JP4531827B2

JP4531827B2 - 通信装置

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Publication number: JP4531827B2
Application number: JP2008111566A
Authority: JP
Inventors: 則夫新井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-04-22
Filing date: 2008-04-22
Publication date: 2010-08-25
Anticipated expiration: 2028-04-22
Also published as: JP2009267513A; US20090262875A1; US8199869B2

Description

本発明にかかる通信装置は、特に多相クロックのいずれの位相のクロックを選択するかを判定する通信装置に関する。

異なる半導体装置間でデータの送受信を行う場合、その伝送路において信号の遅延やジッタが発生する。このとき、データの送受信を行う半導体装置が互いに非同期の関係にあるクロック信号に基づき動作する場合、受信側装置でデータを正しく受信できない問題がある。そこで、受信側装置でデータの受信において用いるクロックの位相を制御して、データ受信を正しく行うことが行われる。このように、受信側装置においてデータ受信に用いるクロックの位相を制御する方法の一例が特許文献１に開示されている。

特許文献１に記載の同期引き込み装置１００のブロック図を図１２に示す。図１２に示す同期引き込み装置１００は、ユニークワード（ＵＷ）検出器１０２、ＴＤＭＡタイミング生成器１０７、位相比較器１０６、マイクロプロセッサ１２０、補正カウンタ１２４、１／ｎ分周器１０３、補正器１０４、１／ｍ分周器１０５を有する。

ユニークワード検出器１０２は、基地局からの電波を復調器１０１で復調して得られるシリアルのディジタル受信データ及び受信クロックからユニークワードを検出しその検出タイミングを出力する。ＴＤＭＡタイミング生成器１０７は、シンボルクロックでＴＤＭＡタイミングを生成し、自局の送信スロットタイミング及び受信スロットタイミングを生成する。位相検出器１０６は、ユニークワードの検出タイミングに応じて受信時のシンボルタイミングと自局のシンボルクロックの位相とを比較し、その位相差の値を出力する。マイクロプロセッサ１２０は、位相検出器１０６が出力する位相差の値に基づき基本クロックの補正量を算出するとともに進み／遅れ補正の指示を行う。補正カウンタ１２４は、マイクロプロセッサ１２０から指示された補正量から補正タイミングを生成する。１／ｎ分周器１０３は、受信時のシンボルタイミング周期のｎ×ｍ倍のクロックを１／ｎ分周し前記基本クロックを生成する。補正器１０４は、補正カウンタ１２４が出力する補正タイミングが進み補正の場合は基本クロックに対してクロックの削除、遅れ補正の場合は基本クロックに対してクロックの挿入を行い、補正操作を行った同期補正クロックを出力する。１／ｍ分周器１０５は、その同期補正されたクロックを１／ｍ分周し、自局のシンボルタイミングを示すシンボルクロックを出力する。

同期引き込み装置１００では、位相検出器１０６で検出された受信時のシンボルタイミングと自局のシンボルクロックの位相との位相差の値に基づきマイクロプロセッサ１２０が基本クロックの補正量を算出する。そして、算出された補正量で補正された基本クロックに基づき動作することで、基地局との動作の整合性を確保する。
特開平８−８８１１号公報

しかしながら、同期引き込み装置１００では、マイクロプロセッサ１２０において補正量を算出するため、その演算に時間を要する。そのため、基本クロックの補正タイミングが受信タイミングに対して遅れる問題がある。このような、遅れが生じた場合、受信データの初期部分のデータを正しく処理できない問題がある。近年、データ通信速度が向上しており、補正タイミングの遅れがデータ処理に及ぼす影響がより顕著な問題となっている。

本発明にかかる通信装置の一態様は、信号に含まれる同期パターンを位相がそれぞれ異なる複数のクロックでサンプリングした結果とあらかじめ定められた同期パターンとを比較して、あらかじめ定められた同期パターンを正しくサンプリングすることができたクロックを前記複数のクロックの中から識別する第１ユニットと、前記信号に含まれる同期パターンのサンプリングを行うクロックエッジであって、当該同期パターンのデータが変化する時点から最も近い第１クロックエッジおよび前記第１クロックエッジの次に前記時点に近い第２クロックエッジを有する第１クロックおよび第２クロックを前記複数のクロックの中から識別する第２ユニットと、あらかじめ定められた同期パターンを正しくサンプリングすることができた前記クロックの内、前記第１および第２クロック以外の一のクロックを、前記信号のサンプリングに使用すべきクロックと判定する位相判定部と、を有する。

本発明にかかる通信装置によれば、第１ユニットが、信号に含まれる同期パターンを互いに位相が異なる複数のクロックでサンプリングし、予め定められた同期パターンを正しくサンプリングすることができるクロックを複数のクロックの中から識別する。次に、第２ユニットが、同期パターンのサンプリングを行うクロックエッジのうち同期パターンのデータの変化する時点に近接する二つのクロックエッジを特定する。そして第２ユニットは、その特定された二つのクロックエッジを有する二つの異なるクロックを識別する。そして判定部が、第１ユニットが識別したクロックのうち第２ユニットが特定した二つのクロック以外の一のクロックを、同期パターンのサンプリングに使用すべきクロックと判定する。この第１ユニット、第２ユニット、判定部を有することにより、本発明に係る通信装置は、マイクロプロセッサ等に複雑な演算をさせることなく、信号を確実にサンプリングできるクロックを選択することができる。

本発明にかかる通信装置の別の態様は、同期パターン領域を含む伝送信号及び多相クロックを受け、前記同期パターン領域に含まれる同期パターンデータが前記多相クロックのうちどの位相のクロックにより検出されたかを示す同期パターン検出結果信号を出力する同期パターン検出ユニットと、前記多相クロックと前記伝送信号を受け、前記多相クロックに含まれる第１のクロックの位相と、前記第１のクロックと隣接する位相を有する第２のクロックの位相と、前記同期パターンデータのデータが変化する時点と、を比較し、前記時点の位置を示す位相比較結果信号を出力する位相比較ユニットと、前記同期パターン検出結果信号と前記位相比較結果信号とに基づき、前記多相クロックのうち前記第１及び第２のクロック以外の一のクロックを、選択すべき同期クロックとして指定する位相判定信号を出力する位相判定部と、前記位相判定信号に基づき前記多相クロックのうち前記同期クロックと同じ位相を有するクロックを選択して出力するクロック選択回路と、を有する。

本発明にかかる通信装置によれば、同期パターンを検出できた位相のクロックを示す同期パターン検出結果信号と、データが変化する時点の位置を示す位相比較結果信号とを生成する。そして、同期パターン検出結果信号と位相比較結果信号とに基づき同期パターンデータのデータの変化する時点とは異なる位相を有するクロックを選択すべき同期クロックとして指定する位相判定信号を出力する。これにより、本発明にかかるクロック位相選択回路は、非同期関係のクロックで動作する装置間において送受信されるデータを演算等の時間のかかる処理を行うことなく確実に取り込むことができる位相のクロックを選択することができる。

本発明にかかる通信装置によれば、演算等の処理を行うことなく高速にデータを確実に取り込める位相のクロックを選択することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるクロック位相選択回路１４を備える通信装置（具体的には受信装置）のブロック図を示す。図１に示すように、受信装置は、アンテナ１０、復調器１１、パラレルシリアル変換器１２、第１のＰＬＬ（Phase Locked Loop）回路１３、クロック位相選択回路１４、第２のＰＬＬ回路１５、サンプリング回路１６、シリアルパラレル変換器１７、信号処理回路１８を有する。

復調器１１は、アンテナ１０を介して受信される無線信号を復調してデータ信号を生成する。このデータ信号は、例えば、８ビットのビット幅を有するパラレルデータである。パラレルシリアル変換器１２は、パラレルデータをシリアルデータに変換して伝送信号として出力する。伝送信号は、例えば、１ビットのビット幅のデータ列を構成する。本実施の形態における伝送信号は、データ列中に同期パターン領域とペイロードデータ領域とを有する。同期パターン領域は、予めシステムにおいて設定された同期パターンデータが格納される。ペイロードデータ領域は、システムにおいて処理される処理データが格納される。システムでは、同期パターンデータに続けて処理データを送信する。そして、同期パターンデータによって、処理データの伝送単位を管理する。同期パターンデータに続いて第１のＰＬＬ回路１３は、例えば、単相の第１のクロックを出力する。この第１のクロックは、パラレルシリアル変換器１２におけるデータ列の変換に用いられる。

クロック位相選択回路１４は、伝送信号の位相と第２のＰＬＬ回路１５によって生成される多相クロックから一つの位相のクロックを選択して選択クロックとして出力する。クロック位相選択回路１４は、同期検出部２０、第３のユニット（例えば、位相判定部）３０、判定結果更新タイミング制御部４０、クロック選択回路５０を有する。同期検出部２０は、同期パターンデータと多相クロックに基づき同期パターン検出結果信号ＳＰ及び位相比較結果信号ＰＣを出力する。なお、本実施の形態では、同期検出部２０は、第１ユニット（例えば、同期パターン検出ユニット）２１と第２ユニット（例えば、位相比較ユニット）２２とを有する。位相判定部３０は、同期パターン検出結果信号ＳＰと位相比較結果信号ＰＣとに基づき同期パターンデータのデータ変化点とは異なる位相を有する同期クロックを判定し、選択クロックを指定する位相判定信号を出力する。判定結果更新タイミング制御部４０は、同期パターン検出結果信号ＳＰを受けて位相判定部３０おいて保持されている同期クロックの位相の位置を更新する更新信号を出力する。クロック選択回路５０は、位相判定信号に基づき多相クロックのうち同期クロックと同じ位相を有するクロックを選択して選択クロックとして出力する。クロック位相選択回路１４の詳細な構成については後述する。

第２のＰＬＬ回路１５は、多相クロックを生成する。本実施の形態における多相クロックは、位相が異なる４つのクロックにより構成される。そのため、第２のＰＬＬ回路１５の出力は４ビットのビット幅により構成され、それぞれのビットは一つの位相のクロックに対応する。また、本実施の形態では、第１のＰＬＬ回路１３と第２のＰＬＬ回路１５は、同じ周波数を有し、かつ、互いに非同期の関係を有するクロックを生成する。

サンプリング回路１６は、伝送信号に含まれるデータを選択クロックに基づきサンプリングし、サンプリングしたデータをシリアルパラレル変換器１７に出力する。シリアルパラレル変換器１７は、サンプリング回路１６においてサンプリングされたシリアルデータを選択クロックに同期させてパラレルデータに変換して出力する。本実施の形態では、シリアルパラレル変換器１７によって生成されるパラレルデータは、パラレルシリアル変換器１２に入力されるデータ信号と同じビット幅（例えば８ビット）を有する。信号処理回路１８は、シリアルパラレル変換器１７から出力されるパラレルデータに基づき信号処理（例えば、受信データのパスサーチ等を含む復号化処理）を行い、後段回路（不図示）で用いられる制御信号あるいはデータ信号を生成する。

続いて、本実施の形態にかかるクロック位相選択回路１４の詳細について説明する。図２にクロック位相選択回路１４のブロック図を示す。図２に示すように、同期検出部２０における同期パターン検出ユニット２１は、多相クロックの相数に応じて、４つの同期パターン検出器（図中の２１ａ〜２１ｄ）を有する。同期パターン検出器２１ａ〜２１ｄは、伝送信号及び多相クロックを受け、同期パターン領域に含まれる同期パターンデータが多相クロックのうちどの位相のクロックにより検出されたかを示す同期パターン検出結果信号ＳＰ０〜ＳＰ３を出力する。具体的には、同期パターン検出器２１ａ〜２１ｄのそれぞれは、受信した伝送信号を受信したクロックエッジ（例えば受信したクロックの立ち上がりエッジ）のタイミングでサンプリングするサンプリング回路である。

同期パターン検出器２１ａ〜２１ｄは、それぞれ同じものであって、同期パターンデータを検出するために用いるクロックの位相が異なる。例えば、同期パターン検出器２１ａは、多相クロックのうち１番目のクロックＣＬＫ０を用いて、同期パターンデータを検出する。すなわち、１番目のクロックＣＬＫ０のクロックエッジのタイミングに応答して受信した伝送信号に含まれる同期パターンをサンプリングする。同期パターン検出器２１ｂは、多相クロックのうち２番目のクロックＣＬＫ１を用いて、同期パターンデータを検出する。すなわち、ＣＬＫ１のクロックエッジのタイミングに応答して受信した伝送信号に含まれる同期パターンをサンプリングする。同期パターン検出器２１ｃは、多相クロックのうち３番目のクロックＣＬＫ２を用いて、同期パターンデータを検出する。すなわち、ＣＬＫ２のクロックエッジのタイミングに応答して受信した伝送信号に含まれる同期パターンをサンプリングする。同期パターン検出器２１ｄは、多相クロックのうち１番目のクロックＣＬＫ３を用いて、同期パターンデータを検出する。すなわち、ＣＬＫ３のクロックエッジのタイミングに応答して受信した伝送信号に含まれる同期パターンをサンプリングする。同期パターン検出器２１ａ〜２１ｄは、それぞれシステムにおいて予め設定された同期パターンを格納する同期パターン格納部を有する。そして、入力されるクロックを用いてサンプリングした同期パターンデータを取り込むとともに、同期パターン格納部に格納されている同期パターンと取り込んだ同期パターンデータとを比較する。そして、同期パターン検出器２１ａ〜２１ｄは、入力されるクロックを用いてサンプリングした同期パターンと、予め定められた同期パターンが一致していれば、伝送信号に含まれる同期パターンデータを正しくサンプリングすることができたことを示す同期パターン検出結果信号ＳＰを出力する。一方、同期パターン格納部に格納されている同期パターンと取り込んだ同期パターンデータとが不一致であった場合、同期パターン検出結果信号ＳＰは、出力されない（例えば、同期パターン検出信号が同期パターンデータの未検出状態を示す値となる）。なお、図２における同期パターン検出結果信号ＳＰ０〜ＳＰ３は、それぞれ同期パターン検出器２１ａ〜２１ｄの出力に対応するものである。

また、同期検出部２０における位相比較ユニット２２は、多相クロックの相数に応じて、４つの位相比較器（図中の２２ａ〜２２ｄ）を有する。位相比較器２２ａ〜２２ｄは、多相クロックと伝送信号を受け、多相クロックに含まれる第１のクロックの位相と、第１のクロックと隣接する位相を有する第２のクロックの位相と、同期パターンデータのデータが変化する時点（同期パターンデータのデータが変化する点の位相）とを比較し、同期パターンのデータの変化する時点の位置を示す位相比較結果信号ＰＣ０〜ＰＣ３を出力する。すなわち、位相比較ユニット２２は、以下の動作を行っている。位相比較ユニット２２は、第２のＰＬＬ回路が出力した複数のクロックのそれぞれが有するクロックエッジの内、伝送信号に含まれる同期パターンのサンプリングを行うクロックエッジの間に、同期パターンのデータの変化が発生しているかどうかを識別する。例えば、クロックＣＬＫ０と、当該クロックＣＬＫ０より位相が９０度遅れたクロックＣＬＫ１は、それぞれ同期パターンのサンプリングを行うクロックエッジ（例えば立ち上がりエッジ）を有する。位相比較ユニット２２は、例えば、同期パターンのデータの変化が、クロックＣＬＫ０とクロックＣＬＫ１のクロックエッジの間に存在するかどうかを識別する。同様に、位相比較ユニット２２は、クロックＣＬＫ１と、クロックＣＬＫ１より位相が９０度遅れたクロックＣＬＫ２のそれぞれが有するクロックエッジであって、同期パターンのサンプリングを行うクロックエッジの間に同期パターンのデータの変化が存在するかどうかを識別する。さらに位相比較ユニット２２は、クロックＣＬＫ２と、クロックＣＬＫ２より位相が９０度遅れたクロックＣＬＫ３のそれぞれが有するクロックエッジであって、同期パターンのサンプリングを行うクロックエッジの間に同期パターンのデータの変化が存在するかどうかを識別する。

位相比較器２２ａ〜２２ｄは、それぞれ同じものであって、同期パターンデータとの比較に用いるクロックの位相が異なる。例えば、位相比較器２２ａは、多相クロックのうちクロックＣＬＫ０（第１の入力クロック）の位相及びクロックＣＬＫ１（第２の入力クロック）の位相を同期パターンデータの位相と比較する。位相比較器２２ｂは、多相クロックのうちクロックＣＬＫ１（第１の入力クロック）の位相及びクロックＣＬＫ２（第２の入力クロック）の位相を同期パターンデータの位相と比較する。位相比較器２２ｃは、多相クロックのうちクロックＣＬＫ２（第１の入力クロック）の位相及びクロックＣＬＫ３（第２の入力クロック）の位相を同期パターンデータの位相と比較する。位相比較器２２ｄは、多相クロックのうちクロックＣＬＫ３（第１の入力クロック）の位相及びクロックＣＬＫ０（第２の入力クロック）の位相を同期パターンデータの位相と比較する。そして、位相比較器２２ａ〜２２ｄは、入力される２つのクロックの位相の間（例えば、２つのクロックのそれぞれの立ち上がりエッジの間）に同期パターンデータのデータ変化点があれば、データ変化点を検出したことを示す位相比較結果信号ＰＣ０〜ＰＣ３を出力する。なお、位相比較結果信号ＰＣ０〜ＰＣ３は、データ変化点が検出されなかった場合は、出力されない（例えば、位相比較結果信号は、データ変化点を未検出であることを示す値となる）。

ここで、位相比較器２２ａ〜２２ｄの回路図の一例を図３に示す。図３に示す例では、位相比較器２２ａ及び２２ｂのみを示した。位相比較器２２ａは、ＤフリップフロップＤＦＦ１ａ〜ＤＦＦ３ａ、排他的論理和回路ＥＸＯＲａを有する。ＤフリップフロップＤＦＦ１ａは、データ端子Ｄに伝送信号が入力され、クロック入力端子ＣにクロックＣＬＫ０が入力される。そして、ＤフリップフロップＤＦＦ１ａは、クロックＣＬＫ０の立ち上がりエッジに応じて伝送信号に含まれるデータの値を取り込み、その値を出力端子Ｑから出力する。ＤフリップフロップＤＦＦ２ａは、データ端子Ｄに伝送信号が入力され、クロック入力端子ＣにクロックＣＬＫ１が入力される。そして、ＤフリップフロップＤＦＦ２ａは、クロックＣＬＫ１の立ち上がりエッジに応じて伝送信号に含まれるデータの値を取り込み、その値を出力端子Ｑから出力する。排他的論理和回路ＥＸＯＲａは、一方の入力端子にＤフリップフロップＤＦＦ１ａの出力端子Ｑが接続され、他方の入力端子にＤフリップフロップＤＦＦ２ａの出力端子Ｑが接続される。そして、排他的論理和回路ＥＸＯＲａは、２つ入力の排他的論理和演算結果を出力する。ＤフリップフロップＤＦＦ３ａは、データ端子Ｄに排他的論理和回路ＥＸＯＲａの出力端子が接続され、クロック入力端子ＣにクロックＣＬＫ０が入力される。そして、ＤフリップフロップＤＦＦ３ａは、クロックＣＬＫ０の立ち上がりエッジに応じて排他的論理和回路ＥＸＯＲａの出力値を取り込み、その出力値を位相比較結果信号ＰＣ０として出力端子Ｑから出力する。

位相比較器２２ｂは、ＤフリップフロップＤＦＦ１ｂ〜ＤＦＦ３ｂ、排他的論理和回路ＥＸＯＲｂを有する。ＤフリップフロップＤＦＦ１ｂは、データ端子Ｄに伝送信号が入力され、クロック入力端子ＣにクロックＣＬＫ１が入力される。そして、ＤフリップフロップＤＦＦ１ｂは、クロックＣＬＫ１の立ち上がりエッジに応じて伝送信号に含まれるデータの値を取り込み、その値を出力端子Ｑから出力する。ＤフリップフロップＤＦＦ２ｂは、データ端子Ｄに伝送信号が入力され、クロック入力端子ＣにクロックＣＬＫ２が入力される。そして、ＤフリップフロップＤＦＦ２ｂは、クロックＣＬＫ２の立ち上がりエッジに応じて伝送信号に含まれるデータの値を取り込み、その値を出力端子Ｑから出力する。排他的論理和回路ＥＸＯＲｂは、一方の入力端子にＤフリップフロップＤＦＦ１ｂの出力端子Ｑが接続され、他方の入力端子にＤフリップフロップＤＦＦ２ｂの出力端子Ｑが接続される。そして、排他的論理和回路ＥＸＯＲｂは、２つ入力の排他的論理和演算結果を出力する。ＤフリップフロップＤＦＦ３ｂは、データ端子Ｄに排他的論理和回路ＥＸＯＲｂの出力端子が接続され、クロック入力端子ＣにクロックＣＬＫ１が入力される。そして、ＤフリップフロップＤＦＦ３ｂは、クロックＣＬＫ１の立ち上がりエッジに応じて排他的論理和回路ＥＸＯＲｂの出力値を取り込み、その出力値を位相比較結果信号ＰＣ１として出力端子Ｑから出力する。

ここで、位相比較器２２ａ、２２ｂの動作を示すタイミングチャートを図４に示す。図４に示すように、伝送信号は、データＤ１〜Ｄ４（Ｄ４以降は不図示）が順次入力される。また、クロックＣＬＫ０〜ＣＬＫ２は、クロックＣＬＫ０を基準（位相差０）とした場合、９０度ずつ位相が遅れる。

このような場合、位相比較器２２ａでは、タイミングＴ１でＤフリップフロップＤＦＦ１ａがクロックＣＬＫ０に応じてデータＤ１を取り込む。また、タイミングＴ２でＤフリップフロップＤＦＦ２ａがクロックＣＬＫ１に応じてデータＤ１を取り込む。このとき、タイミングＴ１からＴ２の区間ではＤフリップフロップＤＦＦ１ａの出力とＤフリップフロップＤＦＦ２ａの出力が不一致となるため、タイミングＴ１からタイミングＴ２の区間では排他的論理和回路ＥＸＯＲａの出力がハイレベルとなる。一方、ＤフリッププロップＤＦＦ３ａは、タイミングＴ１でクロックＣＬＫ０に応じて排他的論理和回路ＥＸＯＲａの出力を取り込む。タイミングＴ１では、排他的論理和回路ＥＸＯＲａはロウレベルを出力しているため、ＤフリップフロップＤＦＦ３ａはロウレベルの位相比較結果信号ＰＣ０を出力する。

一方、位相比較器２２ｂでは、タイミングＴ２でＤフリップフロップＤＦＦ１ｂがクロックＣＬＫ１に応じてデータＤ１を取り込む。また、タイミングＴ３でＤフリップフロップＤＦＦ２ｂがクロックＣＬＫ２に応じてデータＤ２を取り込む。このとき、タイミングＴ２からＴ３の区間ではＤフリップフロップＤＦＦ１ｂの出力とＤフリップフロップＤＦＦ２ｂの出力が一致するため、タイミングＴ２からタイミングＴ３の区間では排他的論理和回路ＥＸＯＲｂの出力がロウレベルとなる。なお、タイミングＴ２以前及びタイミングＴ３以降では排他的論理和回路ＥＸＯＲｂはハイレベルとなる。ＤフリッププロップＤＦＦ３ｂは、タイミングＴ２でクロックＣＬＫ１に応じて排他的論理和回路ＥＸＯＲｂの出力を取り込む。タイミングＴ２では、排他的論理和回路ＥＸＯＲｂはハイレベルを出力しているため、ＤフリップフロップＤＦＦ３ｂはハイレベルの位相比較結果信号ＰＣ１を出力する。

このように、位相比較器２２ａ〜２２ｄは、第１のクロックの立ち上がりエッジよりも後ろに対象とする同期パターンデータのデータ変化点がある場合、ロウレベルの位相比較結果信号ＰＣ０〜ＰＣ３を出力する。一方、位相比較器２２ａ〜２２ｄは、第１のクロックの立ち上がりエッジよりも前に対象とする同期パターンデータのデータ変化点がある場合、ハイレベルの位相比較結果信号ＰＣ０〜ＰＣ３を出力する。なお、図４に示すタイミングＴ４以降も、タイミングＴ１〜Ｔ３の動作は継続して行われる。

位相判定部３０は、同期パターン判定部３１、位相比較結果判定部３２、判定結果保持部３３を有する。同期パターン判定部３１は、同期パターン検出結果信号ＳＰ０〜ＳＰ３に基づき同期パターンデータを検出できたクロックの位相の番号を判定し、判定結果を判定結果保持部３３に出力する。位相比較結果判定部３２は、位相比較結果信号ＰＣ０〜ＰＣ３に基づき同期パターンデータのデータ変化点が多相クロックのどの位相の間にあるかを判定し、判定結果を判定結果保持部３３に出力する。判定結果保持部３３は、位相比較結果判定部３２が出力する判定結果と同期パターン判定部３１の判定結果とに基づき同期パターンデータのデータ変化点とは異なる位相を有する同期クロックを判定し、選択クロックを指定する位相判定信号ＤＲを出力する。つまり、位相比較ユニット２２は、すでに同期パターンのデータの変化がどのクロックのクロックエッジの間で発生するかを識別している。そこで、位相判定部３０は、同期パターンを正しくサンプリングすることができたクロックの内、データの変化が発生する時点に最も近いクロックエッジであって同期パターンのサンプリングを行うクロックエッジ及びそのクロックエッジの次に前記時点に近いクロックエッジ（同期パターンのサンプリングを行うエッジ）を有する二つのクロック以外の一のクロックを、伝送信号のサンプリングに使用すべき同期クロックと判定する。具体的には、位相判定信号ＤＲは、同期パターン判定部３１の判定結果によって示される同期可能な位相の番号のうち、同期パターン判定部３１の判定結果及び位相比較結果判定部３２の判定結果によって示されるデータ変化点の位相から最も離れた位相の番号に対応したクロックを同期クロックとする。そして、同期クロックの位相の番号により選択クロックの位相を指定する。

判定結果更新タイミング制御部４０は、同期パターン検出結果信号ＳＰ０〜ＳＰ３のうちいずれか一つが同期パターンを検出したことに応じてリフレッシュ信号ＲＦＳＨを出力する。リフレッシュ信号ＲＦＳＨは、同期パターン判定部３１、位相比較結果判定部３２、判定結果保持部３３に入力される。そして、リフレッシュ信号ＲＦＳＨの入力を受けて、同期パターン判定部３１、位相比較結果判定部３２、判定結果保持部３３は、それ以前の判定結果を初期化する。

クロック選択回路５０は、位相判定信号ＤＲに基づき多相クロックのうちいずれか一つのクロックを選択する。例えば、位相判定信号ＤＲが１番目の位相のクロックＣＬＫ０を示している場合、クロックＣＬＫ０を選択して選択クロックとして出力する。

ここで、クロック位相選択回路１４の動作を説明するために、伝送信号と多相クロックとの関係を示すタイミングチャートの一例を図５に示す。図５に示す例では、クロックＣＬＫ０〜ＣＬＫ３がそれぞれ９０度ずつ遅れる関係を有する。また、伝送信号はクロックＣＬＫ１の立ち上がりエッジとクロックＣＬＫ２の立ち上がりエッジとの間にデータ変化点を有する。さらに、伝送信号は、伝送信号の伝送路においてジッタが発生し、データ変化点の位置が前後する特性を有しているものとする。

このような場合、同期パターン検出器２１ａ及び同期パターン検出器２１ｄは、同期パターンデータを正しく検出したこと、すなわち同期パターンを正しくサンプリングできたことを示す同期パターン検出結果信号ＳＰ０、ＳＰ３を出力する。一方、同期パターン検出器２１ｂ及び同期パターン検出器２１ｃでは、ジッタによるデータ変化点の揺らぎにより同期パターンデータに含まれるいずれかのビットが誤りとなる場合がある。そのため、同期パターンデータがジッタにより誤ったものとなった場合、同期パターン検出器２１ｂ及び同期パターン検出器２１ｃは、同期パターンデータを正しくサンプリングすることができなかったことを示す同期パターン検出結果信号ＳＰ１、ＳＰ２を出力する。

このような同期パターン検出結果信号ＳＰ０〜ＳＰ３に基づき同期パターン判定部３１は、正しく同期パターデータを検出できた第４クロック（図５に示す例ではクロックＣＬＫ０）及び第３クロック（図５の例ではクロックＣＬＫ３）を示す判定結果を判定結果保持部３３に出力する。

また、位相比較器２２ａは、クロックＣＬＫ０の立ち上がりエッジよりも後ろ同期パターンデータのデータ変化点があるため、位相比較結果信号ＰＣ０をロウレベルとする。位相比較器２２ｄは、クロックＣＬＫ３の立ち上がりエッジよりも前に同期パターンデータのデータ変化点があるため、位相比較結果信号ＰＣ３をハイレベルとする。位相比較器２２ｂ、２２ｃについては、ジッタによるデータ変化点の変動に起因して、位相比較結果信号ＰＣ１、ＰＣ２の論理レベルが変化する。

このような位相比較結果信号ＰＣ０〜ＰＣ３に基づき位相比較結果判定部３２は、第１クロック（図５の例ではクロックＣＬＫ１）の立ち上がりエッジと第２クロック（図５の例ではクロックＣＬＫ２）の立ち上がりエッジとの間に同期パターンデータのデータ変化点があることを示す判定結果を判定結果保持部３３に出力する。

判定結果保持部３３では、位相比較結果判定部３２が出力する判定結果と同期パターン判定部３１の判定結果とに基づき、データ変化点のあるクロックＣＬＫ１とクロックＣＬＫ２から最も離れた位相（例えば、最も離れた位置に立ち上がりエッジを有する）となるクロックＣＬＫ０を示す位相判定信号ＤＲを出力する。この位相判定信号ＤＲに基づきクロック選択回路５０は、多相クロックの中からクロックＣＬＫ０を選択して選択クロックとして出力する。そして、伝送信号として伝送されるデータが次のサイクルの同期パターデータとなると、同期パターン検出器２１ａ〜２１ｄのいずれかが同期パターンデータを検出し、同期パターン検出結果信号を出力する。この同期パターン検出結果信号に基づき判定結果更新タイミング制御部４０がリフレッシュ信号ＲＦＳＨを出力し、同期パターン判定部３１、位相比較結果判定部３２、判定結果保持部３３が初期化される。そして、初期化後に同期パターン判定部３１、位相比較結果判定部３２、判定結果保持部３３は、新たな同期パターンデータに対する位相判定信号ＤＲを出力する。

上記説明より、本実施の形態にかかるクロック位相選択回路１４によれば、同期パターンデータの検出と、同期パターンデータのデータ変化点の位相の検出と、を行い、これらの検出結果に基づき同期パターンデータの同期クロックとなる選択クロックを選択する。具体的には、クロック位相選択回路１４では、複雑な演算を行うことなく、同期パターン検出結果信号ＳＰと位相比較結果信号ＰＣの論理レベルから選択クロックとして出力すべき多相クロックの位相を判定する。そして、本実施の形態にかかるクロック位相選択回路１４では、位相の選択が処理データの前に付加される同期パターンデータに基づき行われるため、処理データのサンプリング回路によるサンプリングタイミングに対して選択クロックを決定するタイミングが遅れることがない。つまり、本実施の形態にかかるクロック位相選択回路１４を用いることで、伝送信号に対して遅れることなく最適な選択クロックの位相の選択を行うことができる。これにより、非同期のクロックに同期してデータの送受信を行う装置間であっても確実なデータ送受信を行うことができる。

さらに、本実施の形態にかかる受信装置では、伝送信号を１ビットのシリアルデータとして扱う。これにより、装置間を接続する配線数及び送信側装置と受信側装置の端子数を削減することができる。携帯電話等のシステムでは、装置及び配線の実装面積が限られるため、端子数及び配線数を削減できる効果は大きい。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、位相比較器の構成は上記実施の形態に限られるものではなく、入力信号に応じて適宜変更することが可能である。

実施の形態１にかかる受信装置のブロック図である。実施の形態１にかかるクロック位相選択回路のブロック図である。実施の形態１にかかる位相比較器のブロック図である。実施の形態１にかかる位相比較器の動作を示すタイミングチャートである。実施の形態１における伝送信号と多相クロックとの関係を示すタイミングチャートである。特許文献１に記載の同期引き込み装置のブロック図である。

符号の説明

１０アンテナ
１１復調器
１２パラレルシリアル変換器
１３回路
１４クロック位相選択回路
１５回路
１６サンプリング回路
１７シリアルパラレル変換器
１８信号処理回路
２０同期検出部
２１同期パターン検出ユニット
２１ａ〜２１ｄ同期パターン検出器
２２位相比較ユニット
２２ａ〜２２ｄ位相比較器
２２ａ位相比較器
３０位相判定部
３１同期パターン判定部
３２位相比較結果判定部
３３判定結果保持部
４０判定結果更新タイミング制御部
５０クロック選択回路
ＣＬＫ０〜ＣＬＫ３クロック
ＤＦＦ１ａ〜ＤＦＦ３ａ、ＤＦＦ１ｂ〜ＤＦＦ３ｂフリップフロップ
ＥＸＯＲａ、ＥＸＯＲｂ排他的論理和回路
ＥＸＯＲｂ排他的論理和回路
ＤＲ位相判定信号
ＰＣ、ＰＣ０〜ＰＣ３位相比較結果信号
ＲＦＳＨリフレッシュ信号
ＳＰ、ＳＰ０〜ＳＰ３同期パターン検出結果信号

Claims

信号に含まれる同期パターンを位相がそれぞれ異なる複数のクロックでサンプリングした結果と予め定められた同期パターンとを比較して、前記予め定められた同期パターンと同一のパターンをサンプリングすることができたクロックを前記複数のクロックの中から識別する第１ユニットと、
前記信号に含まれる同期パターンのサンプリングを行うクロックエッジであって、当該同期パターンのデータが変化する時点から最も近い第１クロックエッジ及び前記第１クロックエッジの次に前記時点に近い第２クロックエッジを有する第１クロック及び第２クロックを前記複数のクロックの中から識別する第２ユニットと、
予め定められた同期パターンを正しくサンプリングすることができた前記クロックのうち前記第１および第２クロック以外の一のクロックを、前記信号のサンプリングに使用すべきクロックと判定する位相判定部と、
を有することを特徴とする通信装置。
前記位相判定部は、前記信号に含まれる同期パターンのサンプリングを行うクロックエッジであって、前記第２クロックエッジの次に前記時点に近い第３クロックエッジ及び前記第３クロックエッジより前記時点から遠い第４クロックエッジを有する第３および第４クロックのうち、前記第４クロックを前記信号のサンプリングに使用すべきクロックと判定することを特徴とする請求項１に記載の通信装置。
前記信号のサンプリングに使用すべきクロックであると前記位相判定部が判定したクロックを、前記複数のクロックの中から選択して出力する選択回路をさらに有することを特徴とする請求項２に記載の通信装置。
前記選択回路が出力したクロックに基づき前記信号のサンプリングを行うサンプリング回路をさらに有することを特徴とする請求項３に記載の通信装置。
前記複数のクロックのそれぞれを、前記第１及び第２ユニットに出力する発振回路をさらに有することを特徴とする請求項１に記載の通信装置。
信号に含まれる同期パターンを位相がそれぞれ異なる複数のクロックでサンプリングした結果と予め定められた同期パターンとを比較して、前記予め定められた同期パターンと同一のパターンをサンプリングすることができたクロックを前記複数のクロックの中から識別する第１ユニットと、
前記信号に含まれる同期パターンのサンプリングを行うクロックエッジであって、当該同期パターンのデータが変化する時点から最も近い第１クロックエッジ及び前記第１クロックエッジの次に前記時点に近い第２クロックエッジを有する第１クロック及び第２クロックを前記複数のクロックの中から識別する第２ユニットと、
前記第１ユニットの識別結果と前記第２ユニットの識別結果に基づいて、前記複数のクロック信号の中から前記同期パターンのデータが変化する時点から最も離れたクロックエッジを有する第３のクロック信号を前記信号のサンプリングに使用すべきクロックと判定する位相判定部と、
を有することを特徴とする通信装置。
前記複数のクロック信号を生成するＰＬＬ回路部をさらに有し、
前記ＰＬＬ回路部は前記複数のクロック信号として、互いに同じ周波数を有する多相ク
ロック信号を生成することを特徴とする請求項６に記載の通信装置。