JP2002368628A

JP2002368628A - ビタビ復号器

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Publication number: JP2002368628A
Application number: JP2001175932A
Authority: JP
Inventors: Toru Takamichi; 透高道; Takeshi Kizawa; 武鬼沢
Original assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Current assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2002-12-20
Anticipated expiration: 2021-06-11
Also published as: JP3544532B2

Abstract

(57)【要約】【課題】ビタビ復号器のパスメモリ回路におけるパス
メモリ長可変に伴う処理遅延およびパスメモリの未使用
部分による消費電力の無駄をなくする。【解決手段】パスメモリ長可変に伴うリタイミングを
行うための回路を別途設ける必要がなく、記憶回路の出
力タイミングをそのまま用いることができる構成とす
る。また、未使用部分のフリップフロップ回路を動作さ
せない構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビタビアルゴリズム
を用いた最尤復号装置に利用する。ビタビアルゴリズム
では、あらかじめパスメモリ回路に設けられた複数のパ
スの中から尤度の優れるものを選択し、生き残りパスを
得ることにより送信信号の誤り訂正を行うが、本発明
は、このパスメモリ回路に設けられたパスの段数を可変
する技術に関する。

【０００２】

【従来の技術】ビタビ復号器は、無線アクセスシステム
や衛星通信システムなどの情報通信システムで、効率的
に誤り訂正を行うために用いられる回路である。これは
受信回路に配備され、ビタビアルゴリズムによる最尤復
号法により、受信信号と、想定される送信信号とを比較
して、想定される送信信号の中から最も確からしい系列
を復号信号として採用し、誤り訂正を行う回路である。

【０００３】図３はビタビ復号器の構成例である。符号
７はブランチメトリック計算回路、符号８はＡＣＳ（Ad
d Compare Select）回路、符号９はメトリックメモリ回
路、符号１０はパスメモリ回路である。

【０００４】ブランチメトリック計算回路７には、送信
側の畳み込み符号化器によって畳み込み処理が行われた
２系列のデータ符号列ＩｎとＱｎが、周期ｆ［Ｈｚ］の
クロック信号ＣＬＫに同期して入力される。このブラン
チメトリック計算回路７は、このビタビ復号器の拘束長
をｋとして、２^ｋ本の枝（ブランチ）用のブランチメト
リック信号ＢＭ０〜ＢＭ（２^ｋ−１）を生成する。この
２^ｋ本のブランチメトリック信号は、ＡＣＳ回路８に入
力される。

【０００５】このＡＣＳ回路８の中には拘束長ｋによっ
て定まる計２^ｋ−１個の状態が規定され、ブランチメト
リック計算回路７より入力されるブランチメトリック値
ＢＭ０〜ＢＭ（２^ｋ−１）およびメトリックメモリ回路
９から入力される現在のメトリック値ＭＰ０〜ＭＰ（２
^ｋ−１−１）を用いて、各状態０〜２^ｋ−１−１毎に新
メトリック値ＭＮ０〜ＭＮ（２^ｋ−１−１）を算出して
メトリックメモリ回路９に対して出力するとともに、パ
スセレクト信号ＰＳ０〜ＰＳ（２^ｋ−１−１）をパスメ
モリ回路１０に対して出力する。このパスセレクト信号
ＰＳ０〜ＰＳ（２^ｋ−１−１）は、各状態０〜２^ｋ−１
−１毎に二つのメトリック値を算出して、そのメトリッ
ク値のうちの尤度の優れるものを示す選択信号であり、
トレリス線図を考えたときに、このパスセレクト信号に
したがってパスを選んで行けば、生き残りパスが得られ
るものである。

【０００６】パスメモリ回路１０は、ＡＣＳ回路８から
パスセレクト信号ＰＳ０〜ＰＳ（２ ^ｋ−１−１）を受け
取り、逐次その情報に基づいて受信データを保持して行
く回路であり、生き残りパスを記憶する役割を持つ。

【０００７】図４は従来のパスメモリ回路の構成例を説
明する図である。図４に示すパスメモリ回路は１１−１
〜１１−Ｎまでの計Ｎ段（Ｎは任意の正の整数）の記憶
回路が縦続接続されており、各記憶回路１１−ｍ（ｍは
１以上、Ｎ以下の正の整数）は、２^ｋ−１個の記憶要素
回路１２−ｍ−１〜１２−ｍ−２^ｋ−１で構成される。
つまり、各段１１−ｍは、状態番号０〜２^ｋ−１−１に
応じた記憶要素回路を有している。

【０００８】図４は拘束長ｋ＝３のパスメモリ回路構成
を示しており、任意のｍ段目のパスメモリ記憶回路１１
−ｍは、１２−ｍ−１〜１２−ｍ−４の４個の記憶要素
回路で構成されている。任意の記憶要素回路１２−ｍ−
ｊ（ｊは１以上２^ｋ−１以下の正の整数）は、それぞれ
１個の２−１セレクタ回路と１個のフリップフロップ回
路で構成される。これらのフリップフロップ回路は周期
ｆ［Ｈｚ］のクロック信号ＣＬＫにしたがって動作す
る。また、各２−１セレクタ回路も、ＣＬＫに同期した
パスセレクト信号に基づいて動作し、任意の記憶要素回
路１２−ｍ−ｊ（ｊは１以上２^ｋ−１以下の正の整数）
の２−１セレクタ回路は、パスセレクト信号ＰＳ（ｊ−
１）により切り替わる。

【０００９】このように、このパスメモリ回路は、Ｎ×
２^ｋ−１個のフリップフロップ回路がクロックＣＬＫの
周期ｆ［Ｈｚ］毎に同時動作し、逐次、次段の記憶回路
に選択データ信号を転送してゆく。最終的に、最終段１
１−Ｎの２^ｋ−１個（ここでは４個）の各状態番号の出
力信号に、生き残りパスのデータが出力される。したが
って、パスメモリ回路１０での処理遅延はＮクロックと
なる。

【００１０】ビタビ復号器の復号データとして、２
^ｋ−１個の各状態番号の出力データ信号のうち、ＡＣＳ
回路でのメトリック値の尤度が最も優れるものと同一状
態番号のデータを、このビタビ復号器の復号データ出力
するＭＬ法（Maximum Likelihood法）や、記憶回路１１
−Ｎの２^ｋ−１個の出力データ信号の内容のうち、
“０”が過半数を占めるのか、“１”が過半数を占める
のかを１クロック毎に調べ、優勢な方のデータをこのビ
タビ復号器の復号データとして出力してゆくＭＪ法（Ma
jority法）などがある。

【００１１】次に、無線アクセスシステムの一つとして
標準化活動が進められている、ＩＥＥＥ８０２．１１ａ
／Ｄ７．０（１９９９）の無線ＬＡＮ（Local Area Net
work）システムについて説明する。図５はＩＥＥＥ８０
２．１１ａ／Ｄ７．０で規定される無線ＬＡＮシステム
の変復調回路において使用されるパケットフレームのフ
ォーマットを示した図である。

【００１２】パケットフレームは２４ビットのＳＩＧＮ
ＡＬシンボル領域と、ビット長可変のデータシンボル領
域で構成される。ＳＩＧＮＡＬシンボル領域は、４ビッ
ト長のＲＡＴＥ領域、予備（Ｒｅｓｅｒｖｅｄ）領域１
ビット、１２ビット長のＬＥＮＧＴＨ領域、パリティビ
ット１ビット、およびＴＡＩＬビット６ビットで構成さ
れる。一方、データシンボル領域は、ＳＥＲＶＩＣＥ領
域１６ビット、可変ビット長のＰＳＤＵ（PHY sublayer
Service Data Units）領域、６ビット長のＴＡＩＬ領
域、可変ビット長のＰＡＤ領域で構成される。このう
ち、ＳＩＧＮＡＬシンボルのＬＥＮＧＴＨ領域には、デ
ータシンボルのＰＳＤＵ領域のビット長が格納されてお
り、ＲＡＴＥ領域には、このデータシンボルの変調速度
が格納されている。

【００１３】変調回路では、ＳＩＧＮＡＬシンボル領域
をＢＰＳＫ（Binary Phase Shift Keying）方式で変調
し、データシンボル領域は、ＳＩＧＮＡＬシンボルのＲ
ＡＴＥ領域に記された変調速度にしたがって、ＢＰＳＫ
方式、ＱＰＳＫ（QuadraturePhase Shift Keying）方
式、１６ＱＡＭ（Quadrature Amplitude Modulation）
方式、６４ＱＡＭ方式のいずれかの変調方式で変調を行
う。

【００１４】復調回路では、ＳＩＧＮＡＬシンボル領域
はＢＰＳＫ方式で復調し、データシンボル領域は、この
ＳＩＧＮＡＬシンボル領域のＲＡＴＥ領域に記された変
調速度に応じて、ＢＰＳＫ方式、ＱＰＳＫ方式、１６Ｑ
ＡＭ方式、６４ＱＡＭ方式により復調を行う。

【００１５】図６は受信回路の構成例である。符号１５
は復調回路、符号１６はビタビ復号器、符号１７はＲＡ
ＴＥ判定回路である。復調回路１５はＳＩＧＮＡＬシン
ボル領域をＢＰＳＫ方式で復調する。復調されたＳＩＧ
ＮＡＬシンボル領域はビタビ復号器１６に入力され、そ
こで誤り訂正を行った後に、ＲＡＴＥ判定回路１７に入
力される。ＲＡＴＥ判定回路１７では、ＲＡＴＥ領域を
検出し、そこに書き込まれている変調速度を判定し、復
調方式切替信号を復調回路１５に対して出力する。ま
た、ビタビ復号器１６では、ＳＩＧＮＡＬシンボル領域
の復号が終了すると、回路を全てリセットし、引き続き
到着するデータシンボル領域の復号に備える。復調回路
１５は、復調方式切替信号にしたがって復調方式をＢＰ
ＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ
方式に切り替えて、データシンボル領域の復調を行う。
復調されたデータシンボル領域もビタビ復号器１６で誤
り訂正され、データ信号として出力される。

【００１６】ここで、ビタビ復号器１６のパスメモリ長
として、６０段以上の場合に誤り訂正能力が高まること
が良く知られている。ＩＥＥＥ８０２．１１ａで規定さ
れる無線ＬＡＮシステムでもパスメモリ長を６０段とす
る場合を考える。この場合に、データシンボル領域の復
号では、データシンボルが６０ビットよりも大きい場合
は、６０段あるパスメモリが全て誤り訂正のために機能
するが、ＳＩＧＮＡＬ領域の復号に際しては、ＳＩＧＮ
ＡＬシンボル領域は２４ビットしかないため、６０段の
うちのはじめの２４段のみで誤り訂正が行われ、後ろの
３６段は機能せず、固定遅延としてＳＩＧＮＡＬシンボ
ル領域の出力を遅らせる働きをするのみである。

【００１７】ＩＥＥＥ８０２．１１ａで規定される無線
ＬＡＮシステムは、アクセス方式としてＣＳＭＡ／ＣＡ
（Carrier Sense Multiple Access / Collision Avoida
nce）が使用されている。ＣＳＭＡ／ＣＡ方式では、送
受信処理時間を短縮すると伝送効率が向上する。したが
って、ビタビ復号器での処理遅延を短縮すると、無線Ｌ
ＡＮシステムの伝送効率が向上する。特に、ＳＩＧＮＡ
Ｌ領域の復号遅延を短縮して、ＲＡＴＥ判定回路１７で
速くＲＡＴＥを検出し、早急に復調回路１５に変調速度
情報を転送することができれば、復調回路１５では早め
に復調方式の変更を行うことができる。しかし、ビタビ
復号器での処理遅延が大きく、ＳＩＧＮＡＬ領域の復号
に時間がかかり復調回路１５になかなか変調速度情報が
届かない場合は、復調回路１５では、変調速度情報がＲ
ＡＴＥ判定回路１７より届くまで、データシンボル領域
の復号開始を待ち、その結果、受信処理時間が伸び、伝
送効率の低下を招く。

【００１８】したがって、ＳＩＧＮＡＬシンボル領域の
復号に際しては、ビタビ復号器１６ではパスメモリ長を
ＳＩＧＮＡＬシンボル長にあわせて短くし、単に固定遅
延としてのみ挿入される部分を使用しない構成として、
復号遅延を短縮することが効果的である。

【００１９】ビタビ復号器のパスメモリ段数を変更する
従来例として、公開特許公報昭６３−１６６３３２号が
ある。図７に、その構成例を示す。全体のパスメモリ長
をＮ段として、Ｍ段目（Ｍは１以上Ｎ−１以下の正の整
数）の記憶回路１１−Ｍの出力と、最終段である１１−
Ｎの出力を２−１セレクタ回路１３−１〜１３−４によ
り、制御信号ＳＥＬによって選択出力することで、パス
メモリ長をＮ段もしくはＭ段に可変設定とするものであ
る。符号１４−１〜１４−４はフリップフロップ回路で
あり、リタイミングを行うことで、２−１セレクタ回路
によって生じる出力波形上のひげなどの誤パルスを除去
するために配備する。

【００２０】

【発明が解決しようとする課題】このような従来のパス
メモリ長が可変のビタビ復号器の第一の問題点として
は、復号遅延が大きいことが挙げられる。その理由は、
図７のパスメモリ回路では、２−１セレクタ回路１３−
１〜１３−４の出力をフリップフロップ回路１４−１〜
１４−４でリタイミングする必要があり、パスメモリ回
路での処理遅延は、パスメモリ長がＮ段のときは、Ｎ＋
１クロック、パスメモリ長がＭ段のときはＭ＋１クロッ
クとなる。

【００２１】また、ここではパスメモリ長をＮ段とＭ段
の長短２段階に設定する場合であるが、さらに、Ｋ種類
（Ｋは３以上の正の整数）以上に設定する場合には、２
−１セレクタ回路１３−１〜１３−４のかわりに、Ｋ−
１セレクタ回路を配備することになる。Ｋが大きく、そ
のセレクタ動作が１クロック内に終了しない場合には、
Ｋ−１セレクタ回路中に、さらにフリップフロップ回路
によるリタイミングが必要になり、処理遅延の増加が顕
著になる。

【００２２】ＣＳＭＡ／ＣＡ方式のように、処理遅延が
伝送効率すなわちスループットに大きく影響を与えるア
クセス方式では、この処理遅延の増大は問題である。

【００２３】また、第二の問題点としては、消費電力が
大きいことが挙げられる。その理由は、図７のパスメモ
リ回路では、パスメモリ長をＭ段の短設定とした場合で
あっても、Ｎ段の長設定時と同様にすべての段数のフリ
ップフロップ回路が動作し、すなわち、短設定時には使
用していないＭ＋１段目からＮ段目のフリップフロップ
回路まで動作し、無駄な消費電力を発生する。

【００２４】本発明は、このような背景に行われたもの
であって、処理遅延を低減することができるパスメモリ
長が可変なビタビ復号器を提供することを目的とする。
本発明は、消費電力の低減を図ることができるパスメモ
リ長が可変なビタビ復号器を提供することを目的とす
る。

【００２５】

【課題を解決するための手段】本発明は、パスメモリ長
が可変でありながら、処理遅延を低減させることができ
る。すなわち、ビタビ復号器のパスメモリ回路をパスメ
モリ長可変設定構成とする場合に、リタイミングを行う
ための回路を別途設ける必要がなく、記憶回路の出力タ
イミングをそのまま用いることができるため、回路遅延
の増加無しに長短設定を行うことができる。特に、ＩＥ
ＥＥ８０２．１１ａで規定される無線ＬＡＮシステムで
は、パスメモリ長を長短設定できることが伝送効率を向
上するためには不可欠であるが、本発明に基づいたパス
メモリ回路では、パスメモリ回路での処理遅延が増加せ
ずに、パスメモリ長を可変にできることから、復調回路
の処理遅延が短くなり、回線使用率、すなわち伝送効率
を向上することができる。したがって、無線ＬＡＮシス
テムをはじめとする受信回路において伝送効率を向上す
ることができる。

【００２６】また、本発明は、パスメモリ回路での消費
電力を低減することができる。すなわち、パスメモリ長
を短設定とする場合に、イネーブル信号によって使用し
ない部分のフリップフロップ回路の動作を停止させるこ
とができる。パスメモリ回路はＮ×２^ｋ−１個（Ｎは最
大のパスメモリ段数、ｋは拘束長）のフリップフロップ
回路を有し、通常は、その全てが１クロック毎に動作す
るため、消費電力は増加する。しかし、本発明に基づい
たパスメモリ回路では、短設定でＭ段構成とした場合に
は、未使用の（Ｎ−Ｍ）×２^ｋ−１個のフリップフロッ
プ回路を停止させることができるため、その分、消費電
力を低減することができる。この効果はＭが小さく、ま
た、拘束長ｋが大きい場合により顕著になる。なお、低
消費電力化の結果として、例えば無線ＬＡＮ装置のよう
に携帯型パーソナルコンピュータや携帯端末中に該ビタ
ビ復号器を含んだ受信回路を組み込み、このパーソナル
コンピュータや携帯端末から電源を供給する場合には、
このパーソナルコンピュータ装置あるいは携帯端末装置
内のバッテリ装置などの電源装置の消費電力を減らすこ
とができる。その結果として、このバッテリ装置の小型
化や、長時間動作が可能になる。

【００２７】すなわち、本発明は、Ｎ段縦続接続された
記憶回路を備え、この記憶回路は、拘束長ｋとするとき
に２^ｋ−１個の記憶要素回路をそれぞれ含み、この記憶
要素回路は、到来する入力のうち“１”または“０”の
いずれかの入力を選択する第一のセレクタ回路とこの第
一のセレクタ回路の選択結果にしたがって“１”または
“０”のいずれかの出力を保持するフリップフロップ回
路とを含むビタビ復号器である。

【００２８】ここで、本発明の特徴とするところは、１
以上の前記記憶回路に含まれる前記記憶要素回路には、
１段目の前記記憶回路に到来する入力が接続される第二
のセレクタ回路と、前記第一のセレクタ回路と前記フリ
ップフロップ回路との間に介挿され前記第一のセレクタ
回路の出力またはこの第二のセレクタ回路の出力のいず
れかを選択する第三のセレクタ回路とを備えたところに
ある。

【００２９】Ｎ−Ｍ＋１段目の前記記憶回路に設けられ
た前記第三のセレクタ回路が前記第二のセレクタ回路の
出力を選択したときには、１段目からＮ−Ｍ段目までの
前記記憶回路の動作を停止させる手段を備えることが望
ましい。

【００３０】これにより、本発明では、パスメモリ長の
短設定であるＭ段時と、長設定であるＮ段時のパスメモ
リ回路での処理遅延を、それぞれＭクロックとＮクロッ
クとすることができる。

【００３１】また、パスメモリ長の短設定（Ｍ段設定）
時には、１段目からＮ−Ｍ段目までの記憶回路の動作を
停止することによって、Ｎ×２^ｋ−１個あるフリップフ
ロップ回路のうち、（Ｎ−Ｍ）×２^ｋ−１個のフリップ
フロップ回路の動作を停止させることができる。その
分、パスメモリ長の短設定時には、無駄な回路動作が起
こらず、消費電力を低減することができる。この効果
は、拘束長ｋが大きく、短設定時のパスメモリ段数Ｍが
小さいほど顕著になる。

【００３２】

【発明の実施の形態】（第一実施例）本発明第一実施例
のパスメモリ回路の構成を図１を参照して説明する。図
１は本発明第一実施例のビタビ復号器に用いられるパス
メモリ長をＮ段、Ｍ段（Ｎ＞Ｍ；いずれも正の整数）の
２段階に設定可能な、パスメモリ回路のブロック構成図
である。拘束長ｋ＝３である。

【００３３】本発明は、図１に示すように、Ｎ段縦続接
続された記憶回路１−１〜１−Ｎを備え、この記憶回路
１−１〜１−Ｎは、拘束長３とするときに４個の記憶要
素回路をそれぞれ含み、この記憶要素回路は、到来する
入力のうち“１”または“０”のいずれかの入力を選択
する第一の２−１セレクタ回路２−１−１〜２−Ｎ−４
とこの２−１セレクタ回路２−１−１〜２−Ｎ−４の選
択結果にしたがって“１”または“０”のいずれかの出
力を保持するフリップフロップ回路３−１−１〜３−Ｎ
−４とを含むビタビ復号器である。

【００３４】ここで、本発明の特徴とするところは、Ｎ
−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）に含まれる
前記記憶要素回路には、１段目の記憶回路１−１への入
力と同等の入力信号が接続される第二の２−１セレクタ
回路４−（Ｎ−Ｍ＋１）−１〜４と、２−１セレクタ回
路２−（Ｎ−Ｍ＋１）−１〜４とフリップフロップ回路
３−（Ｎ−Ｍ＋１）−１〜４との間に介挿され２−１セ
レクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力またはこ
の２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出
力のいずれかを選択する第三の２−１セレクタ回路５−
（Ｎ−Ｍ＋１）−１〜４とを備えたところにある。

【００３５】本発明第一実施例のビタビ復号器は、パス
メモリ長を長設定（Ｎ段）と短設定（Ｍ段；Ｍは１以
上、Ｎ未満の正の整数）に設定可能なパスメモリ回路の
実施例であり、拘束長ｋ＝３の例である。

【００３６】１−ｍ（ｍを１以上、Ｎ以下の正の整数）
は、パスメモリｍ段目の記憶回路であり、１段目からＮ
段目まで縦続接続されている。各段の記憶回路１−ｍは
状態番号０〜３に応じた記憶要素回路を有している。ｊ
を１以上、４（＝２^ｋ−１）以下の正の整数として、符
号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セレクタ
回路である。また、符号３−ｍ−ｊは、ｍ段目の状態番
号ｊのフリップフロップ回路である。

【００３７】そして、Ｎ−Ｍ＋１段目である記憶回路１
−（Ｎ−Ｍ＋１）にのみ、パスセレクト信号ＰＳ０〜Ｐ
Ｓ３に基づいて“０”または“１”を選択出力する２−
１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御
信号ＳＥＬに基づいて２−１セレクタ回路２−（Ｎ−Ｍ
＋１）−１〜４の出力信号または２−１セレクタ回路４
−（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１
セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構
成である。

【００３８】また、Ｎ−Ｍ＋１段目からＮ段目のフリッ
プフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４に
は、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１を
入力し、１段目からＮ−Ｍ段目のフリップフロップ回路
３−１−１〜３−（Ｎ−Ｍ）−４には、イネーブル信号
ＥＮＢ２およびリセット信号２を入力する。

【００３９】イネーブル信号ＥＮＢ１は常時動作可能設
定としてもよいし、図６の復調回路１５でＳＩＧＮＡＬ
シンボル領域もしくはデータシンボル領域を受信開始す
ると同時に動作可能設定に切り替えてもよい。また、イ
ネーブル信号ＥＮＢ２は、ＳＥＬ信号によって制御を行
い、長設定時は動作可能設定、短設定時は動作停止状態
に設定してもよい。あるいは、復調回路１５でデータシ
ンボル領域を受信開始すると同時に動作可能設定に切り
替えてもよい。

【００４０】リセット信号ＲＳＴ１とリセット信号ＲＳ
Ｔ２は同一信号としてもよいが、ＩＥＥＥ８０２．１１
ａで規定された無線ＬＡＮの受信機に用いる場合には、
ＲＳＴ１はＳＩＧＮＡＬシンボル領域の受信開始直前も
しくは直後、および、データシンボル領域の受信開始直
前もしくは直後に動作して、フリップフロップ回路をリ
セットする構成とし、一方、リセット信号ＲＳＴ２は、
データシンボル領域受信開始直前もしくは直後に動作し
て、フリップフロップ回路をリセットする構成としても
よい。

【００４１】次に、本発明第一実施例のビタビ復号器の
動作を説明する。まず、制御信号ＳＥＬがパスメモリ短
設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路
１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ
＋１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレク
タ回路４−（Ｎ−Ｍ＋１）−１〜４−（Ｎ−Ｍ＋１）−
４からの出力を選択する。これにより、Ｎ−Ｍ＋１段目
〜Ｎ段目までの記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを
用いた、パスメモリ長Ｍ段のパスメモリ回路が構成され
る。

【００４２】この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎ
は、パスセレクト信号ＰＳ０〜ＰＳ３にしたがって、１
クロックＣＬＫ毎にパス選択結果を次段に逐次転送して
ゆく。そして、最終段の記憶回路１−Ｎの出力に復号結
果出力が得られる。一連の入力データ系列の復号が終了
したら、リセット信号ＲＳＴ１によって、フリップフロ
ップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセッ
トする。

【００４３】一方、１段目からＮ−Ｍ段目までの記憶回
路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、
イネーブル信号ＥＮＢ２によって、そのフリップフロッ
プ回路３−１−１〜３−（Ｎ−Ｍ）−４の動作を停止さ
せる。

【００４４】ＩＥＥＥ８０２．１１ａのパケットフレー
ムで考えると、まずＳＩＧＮＡＬシンボル領域が入力さ
れるときにはビット長が２４ビットであり、２４段あれ
ば復号が完了するのでＭ＝２４となる。記憶回路１−
（Ｎ−Ｍ＋１）〜１−Ｎを用いたＳＩＧＮＡＬ領域２４
ビットの復号が完了すると、リセット信号ＲＳＴ１によ
って、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜
３−Ｎ−４をリセットする。

【００４５】次に、制御信号ＳＥＬがパスメモリ長設定
であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−
（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋
１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレクタ
回路２−（Ｎ−Ｍ＋１）−１〜２−（Ｎ−Ｍ＋１）−４
からの出力を選択する。これによって、１段目〜Ｎ段目
までの記憶回路１−１〜１−Ｎを用いた、パスメモリ長
Ｎ段のパスメモリ回路が構成される。この場合には、１
段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−
Ｍ）のイネーブル信号は解除して、動作可能設定にす
る。

【００４６】この記憶回路１−１〜１−Ｎは、パスセレ
クト信号ＰＳ０〜ＰＳ３にしたがって、１クロックＣＬ
Ｋ毎にパス選択結果を次段に逐次転送してゆく。そし
て、最終段の記憶回路１−Ｎの出力に復号結果出力が得
られる。一連の入力データ系列の復号が終了したら、リ
セット信号ＲＳＴ１によって、フリップフロップ回路３
−１−１〜３−Ｎ−４をリセットする。

【００４７】ＩＥＥＥ８０２．１１ａのパケットフレー
ムで考えると、データシンボル領域の復号に相当し、デ
ータ領域の復号動作が終了したら、リセット信号ＲＳＴ
１およびＲＳＴ２によって、フリップフロップ回路３−
１−１〜３−Ｎ−４をリセットする。

【００４８】（第二実施例）本発明第二実施例のパスメ
モリ回路の構成を図２を参照して説明する。図２は本発
明第二実施例のビタビ復号器に用いられるパスメモリ長
をＮ段、Ｌ段、Ｍ段（Ｎ＞Ｌ＞Ｍ；いずれも正の整数）
の３段階に設定可能な、パスメモリ回路のブロック構成
図である。拘束長ｋ＝３である。

【００４９】符号１−ｍ（ｍを１以上、Ｎ以下の正の整
数）は、パスメモリｍ段目の記憶回路であり、１段目か
らＮ段目まで縦続接続されている。各段の記憶回路１−
ｍは状態番号０〜３に応じた記憶要素回路を有してお
り、ｊを１以上、４（＝２^ｋ− ^１）以下の正の整数とし
て、符号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セ
レクタ回路である。また、符号３−ｍ−ｊは、ｍ段目の
状態番号ｊのフリップフロップ回路である。

【００５０】そして、Ｎ−Ｍ＋１段目である記憶回路１
−（Ｎ−Ｍ＋１）には、パスセレクト信号ＰＳ０〜ＰＳ
３に基づいて“０”と“１”を選択出力する２−１セレ
クタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御信号Ｓ
ＥＬ１に基づいて２−１セレクタ回路２−（Ｎ−Ｍ＋
１）−１〜４の出力信号および２−１セレクタ回路４−
（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１セ
レクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構成
である。

【００５１】また、Ｎ−Ｌ＋１段目である記憶回路１−
（Ｎ−Ｌ＋１）にもパスセレクト信号ＰＳ０〜ＰＳ３に
基づいて“０”と“１”を選択出力する２−１セレクタ
回路４−（Ｎ−Ｌ＋１）−１〜４および制御信号ＳＥＬ
２に基づいて２−１セレクタ回路２−（Ｎ−Ｌ＋１）−
１〜４の出力信号および２−１セレクタ回路４−（Ｎ−
Ｌ＋１）−１〜４の出力信号を選択する２−１セレクタ
回路５−（Ｎ−Ｌ＋１）−１〜４を配備した構成であ
る。

【００５２】そして、Ｎ−Ｍ＋１段目からＮ段目のフリ
ップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４
には、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１
を入力し、Ｎ−Ｌ＋１段目からＮ−Ｍ段目のフリップフ
ロップ回路３−（Ｎ−L＋１）−１〜３−（Ｎ−Ｍ）−
４には、イネーブル信号ＥＮＢ２とリセット信号ＲＳＴ
２を入力し、１段目からＮ−Ｌ段目のフリップフロップ
回路３−１−１〜３−（Ｎ−Ｌ）−４には、イネーブル
信号ＥＮＢ３およびリセット信号３を入力する。

【００５３】イネーブル信号ＥＮＢ１は常時動作可能設
定としてもよいし、このビタビ復号器１６にパケットフ
レームが入力されているときは常時動作可能設定として
もよい。イネーブル信号ＥＮＢ２は、制御信号ＳＥＬ１
がパスメモリ長Ｍ段設定のときは動作停止設定としてよ
い。また、イネーブル信号ＥＮＢ３は、制御信号ＳＥＬ
２がパスメモリ長Ｌ段設定のときは動作停止設定として
よい。また、リセット信号ＲＳＴ１とＲＳＴ２およびＲ
ＳＴ３は同一信号としてもよい。

【００５４】次に、本発明第二実施例のパスメモリ回路
の動作を図２を参照して説明する。まず、制御信号ＳＥ
Ｌ１がパスメモリＭ段設定であるときを説明する。Ｎ−
Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレ
クタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレク
タ回路４−（Ｎ−Ｍ＋１）−１〜４からの出力を選択す
る。これにより、Ｎ−Ｍ＋１段目〜Ｎ段目までの記憶回
路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いたパスメモリ長Ｍ
段のパスメモリ回路が構成される。

【００５５】この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎ
は、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１ク
ロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆ
く。そして、最終段の記憶回路１−Ｎの出力に復号結果
出力が得られる。データ系列の復号が終了したら、リセ
ット信号ＲＳＴ１により、フリップフロップ回路３−
（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。

【００５６】一方、１段目からＮ−Ｍ段目までの記憶回
路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、
イネーブル信号ＥＮＢ２およびＥＮＢ３によって、その
フリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４
の動作を停止させる。

【００５７】次に、制御信号ＳＥＬ１およびＳＥＬ２が
パスメモリＬ段設定であるときを説明する。この場合、
Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１
セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セ
レクタ回路２−（Ｎ−Ｍ＋１）−１〜４からの出力を選
択する。そして、Ｎ−Ｌ＋１段目の記憶回路１−（Ｎ−
Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１
〜４は、２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜
４からの出力を選択する。これにより、Ｎ−Ｌ＋１段目
〜Ｎ段目までの記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎを
用いた、パスメモリ長Ｌ段のパスメモリ回路が構成され
る。

【００５８】この記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎ
は、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１ク
ロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆ
く。そして、最終段の記憶回路１−Ｎの出力に復号結果
出力が得られる。データ系列の復号が終了したら、リセ
ット信号ＲＳＴ１およびＲＳＴ２により、フリップフロ
ップ回路３−（Ｎ−Ｌ＋１）−１〜３−Ｎ−４をリセッ
トする。

【００５９】一方、１段目からＮ−Ｌ段目までの記憶回
路１−１〜１−（Ｎ−Ｌ）は機能しなくてよいため、イ
ネーブル信号ＥＮＢ３によって、そのフリップフロップ
回路３−１−１〜３−（Ｎ−Ｌ）−４の動作を停止させ
る。

【００６０】最後に、制御信号ＳＥＬ１およびＳＥＬ２
がパスメモリＮ段設定であるときを説明する。この場
合、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２
−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−
１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜２４からの出
力を選択する。また、Ｎ−Ｌ＋１段目の記憶回路１−
（Ｎ−Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋
１）−１〜４も２−１セレクタ回路２−（Ｎ−Ｌ＋１）
−１〜４からの出力を選択する。これにより、１段目〜
Ｎ段目までの記憶回路１−１〜１−Ｎを用いた、パスメ
モリ長Ｎ段のパスメモリ回路が構成される。

【００６１】この記憶回路１−１〜１−Ｎは、パスセレ
クト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ
毎にパス選択結果を次段に逐次転送してゆく。そして、
最終段の記憶回路１−Ｎの出力に復号結果出力が得られ
る。データ系列の復号が終了したら、リセット信号ＲＳ
Ｔ１およびＲＳＴ２およびＲＳＴ３により、フリップフ
ロップ回路３−１−１〜３−Ｎ−４をリセットする。

【００６２】以上はパスメモリ長を３段階に設定可能な
場合の構成例であるが、同様に、４段階以上に設定可能
なパスメモリ回路に適用してもよい。

【００６３】また、本発明第一および第二実施例は、拘
束長ｋ＝３の場合の実施例であるが、拘束長ｋを４以上
とする場合にも用いてもよい。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
処理遅延を低減することができるとともに、消費電力の
低減を図ることができる。

【図面の簡単な説明】

【図１】本発明第一実施例のパスメモリ回路のブロック
構成図。

【図２】本発明第二実施例のパスメモリ回路のブロック
構成図。

【図３】ビタビ復号器のブロック構成図。

【図４】従来のパスメモリ回路のブロック構成図。

【図５】ＩＥＥＥ８０２．１１ａに規定される無線ＬＡ
Ｎシステムのパケットフレーム構成を説明する図。

【図６】ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステ
ム受信器のブロック構成図。

【図７】従来の可変長パスメモリ回路のブロック構成
図。

【符号の説明】

１−ｍパスメモリのｍ段目の記憶回路２−ｍ−ｊパスメモリｍ段目の状態番号ｊにおける
２−１セレクタ回路３−ｍ−ｊパスメモリｍ段目の状態番号ｊにおける
フリップフロップ回路４−（Ｎ−Ｍ＋１）−１パスメモリＮ−Ｍ＋１段目
の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１パスメモリＮ−Ｍ＋１段目
の２−１セレクタ回路７ブランチメトリック計算回路８ＡＣＳ回路９メトリックメモリ回路１０パスメモリ回路１１−１〜１１−Ｎパスメモリの各段の記憶回路１２−１−１〜１２−Ｎ−４各段内の記憶要素回路１３−１〜１３−４２−１セレクタ回路１４−１〜１４−４フリップフロップ回路１５復調回路１６ビタビ復号器１７ＲＡＴＥ判定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者鬼沢武東京都千代田区大手町二丁目３番１号日本電信電話株式会社内Ｆターム(参考） 5B001 AA10 AB05 AC01 AD06 AE02 5J065 AA01 AB01 AC02 AD10 AE06 AF01 AF03 AG05 AH06 AH23 5K014 AA01 BA11 EA01 HA01

Claims

【特許請求の範囲】

【請求項１】Ｎ（Ｎは正の整数）段縦続接続された記
憶回路を備え、この記憶回路は、拘束長ｋとするときに２^ｋ−１個の記
憶要素回路をそれぞれ含み、この記憶要素回路は、到来する入力のうち“１”または
“０”のいずれかの入力を選択する第一のセレクタ回路
とこの第一のセレクタ回路の選択結果にしたがって
“１”または“０”のいずれかの出力を保持するフリッ
プフロップ回路とを含むビタビ復号器において、１以上の前記記憶回路に含まれる前記記憶要素回路に
は、１段目の前記記憶回路に到来する入力が接続される
第二のセレクタ回路と、前記第一のセレクタ回路と前記
フリップフロップ回路との間に介挿され前記第一のセレ
クタ回路の出力またはこの第二のセレクタ回路の出力の
いずれかを選択する第三のセレクタ回路とを備えたこと
を特徴とするビタビ復号器。
【請求項２】Ｎ−Ｍ＋１（Ｍは正の整数、Ｎ＞Ｍ）段
目の前記記憶回路に設けられた前記第三のセレクタ回路
が前記第二のセレクタ回路の出力を選択したときには、１段目からＮ−Ｍ段目までの前記記憶回路の動作を停止
させる手段を備えた請求項１記載のビタビ復号器。