JP2002232391A

JP2002232391A - 直交符号発生回路

Info

Publication number: JP2002232391A
Application number: JP2001021952A
Authority: JP
Inventors: Asako Kurabe; 麻子倉辺; Yasushi Matsushita; 裕史松下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-01-30
Filing date: 2001-01-30
Publication date: 2002-08-16
Also published as: US7031369B2; EP1235375A3; US20020136269A1; EP1235375A2

Abstract

(57)【要約】【課題】直交符号を発生させる為の回路規模を削減し
た直交符号発生回路を提供する。【解決手段】直交符号発生回路１０は、カウンタ回路
部１２と、直交符号の組み合わせ回路部１４と、コント
ロール回路部１６とから構成され、更に、組み合わせ回
路部１４は、論理積１４ａと排他的倫理和１４ｂとから
構成されている。コントロール回路部１６には、設定さ
れた符号指定信号ＣＮｏに基づいてデコード出力が出力
され、カウンタ回路１２に、符号発生開始信号ＳＴが入
力されると、カウンタ出力が開始される。デコード出力
とカウンタ出力は、組み合わせ回路部１４に入力され、
各々対応する出力ビット同士で論理積され、次に排他的
論理和されて、直交符号のシリアルデータとして出力さ
れる。よって、直交符号を記憶する従来のＲＯＭ部が省
略できるので、直交符号発生回路の回路規模を小規模化
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム拡散
方式などの通信システムの信号伝送において、伝送され
る信号列の判定に用いられる直交符号発生技術に関す
る。

【０００２】

【従来の技術】近年、直交符号は、スペクトラム拡散通
信方式などの通信システムの信号伝送において、信号列
の判定の為の相関検出に利用されている。以下に従来の
直交符号発生回路について、図１２を参照して説明す
る。図１２は、従来の直交符号発生回路を示す構成図で
ある。従来の直交符号発生回路１００は、符号長、符号
番号に対応する直交符号が記憶されているＲＯＭ部１０
２と、符号長、符号番号に対応したアドレスを発生する
アドレス発生部１０４と、ＲＯＭ部１０２の直交符号を
パラレルデータで読み出し、シリアルデータに変換する
パラレル／シリアル変換部１０６と、アドレス発生部１
０４とパラレル／シリアル変換部１０６とに対して、ア
ドレス発生タイミングや変換タイミングを出力するタイ
ミング発生部１０８とから構成されている。

【０００３】以上のように構成された直交符号発生回路
１００における直交符号発生動作について説明する。符
号長と符号番号に対応したＲＯＭ部１０２のアドレス
が、タイミング発生部１０８に基づきアドレス発生部１
０４から指定され、直交符号のデータが出力される。こ
のデータは、パラレルデータで読み出されるので、パラ
レル／シリアル変換部１０６に一旦記憶させてからシリ
アルデータに変換して、直交符号を発生させる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
直交符号発生回路の構成では、直交符号の符号長、符号
番号を大きくなると、直交符号発生回路の回路規模が増
大してしまう。例えば、直交行列の符号長が２¹⁰＝１０
２４ビットであると、符号番号も１０２４あり、全ての
直交符号を記憶する為に、１０２４×１０２４ビットも
のメモリ容量が必要になってしまう。また、符号長の異
なる直交符号を発生させる場合においては、回路規模が
増大し、切換の為等の回路構成が複雑になる。例えば、
直交行列の符号長２⁹と符号長２¹⁰とを発生させる場合
は、それぞれの符号長の直交符号を記憶するメモリ容量
（５１２×５１２ビット＋１０２４×１０２４ビット）
が必要となり、更にこれらを切換る為の回路構成も複雑
になる。

【０００５】本発明はこのような状況に鑑みてなされた
もので、直交符号を発生させる為の回路規模を削減した
直交符号発生回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成する為の
本発明の直交符号発生回路は、２^k×２^k（ｋは０以上の
整数）のアダマール行列の符号列として定義される直交
符号を発生させる直交符号発生回路であって、符号発生
開始信号が入力されると、前記アダマール行列の符号列
位置信号を所定の初期位相から最大値まで昇順にカウン
タ出力するカウンタ回路部と、前記アダマール行列の符
号番号を指定する符号指定信号に基づいたデコード出力
を出力するコントロール回路部と、前記カウンタ回路部
からの前記カウンタ出力と前記コントロール回路部から
の前記デコード出力とを対応する出力ビット同士で論理
積し、前記論理積した出力ビットを排他的論理和し、前
記直交符号のシリアルデータを出力する組み合わせ回路
部とを備えたことを特徴とする。

【０００７】この直交符号発生回路によれば、カウンタ
回路部のパラレル出力とコントロール回路部のデコード
出力とを組み合わせ回路部によって、直交符号のシリア
ルデータを出力している。よって、直交符号を記憶する
為の従来のＲＯＭ部が省略できるので、直交符号発生回
路の回路規模を小規模化することができる。また、直交
符号の符号番号が大きくなっても、それに伴ってデコー
ド出力を大きくすればよく、従来のようにＲＯＭ部を増
やす必要が無いので、回路規模の増大が防止できる。

【０００８】本発明の直交符号発生回路は、前記コント
ロール回路部は、前記符号指定信号の上位ビットから下
位ビットを対称的に置き換えてから前記デコード出力を
出力し、前記組み合わせ回路部は、前記デコード出力に
より階層化直交符号の符号列として定義される直交符号
を出力することを特徴とする。

【０００９】この直交符号発生回路によれば、アダマー
ル行列の符号列として定義される直交符号を発生させる
直交符号発生回路を用いて、符号指定信号の上位ビット
から下位ビットを対称的に置き換えることによって、階
層化直交符号の符号列として定義される直交符号を発生
させることが可能となる。

【００１０】本発明の直交符号発生回路では、前記コン
トロール回路部は、最大符号長以下の符号長を指定する
符号長指定信号が入力されることにより、前記符号指定
信号を前記符号長指定信号で指定された符号長とした前
記デコード出力を出力し、前記組み合わせ回路部は、指
定された符号長の前記符号指定信号に基づいた前記直交
符号を出力することを特徴とする。

【００１１】この直交符号発生回路によれば、符号長の
異なる直交符号を発生させる場合においても、回路規模
が増大したり、切換の為等の回路構成が複雑になること
無く、異なる符号長の直交符号を発生させることが可能
となる。

【００１２】本発明の直交符号発生回路では、前記カウ
ンタ回路部は、符号初期位相設定値が入力されることに
より、前記符号初期位相設定値に対応した前記初期位相
から前記カウンタ出力を開始することを特徴とする。

【００１３】この直交符号発生回路によれば、カウンタ
回路部の初期位相を設定することが可能となる。

【００１４】本発明の直交符号発生回路は、前記コント
ロール部は、符号発生切換信号が入力されることによ
り、前記アダマール行列、或いは、前記階層化直交符号
に関する前記直交符号を切り換えて出力することを特徴
とする。

【００１５】この直交符号発生回路によれば、符号発生
切換信号によって、アダマール行列の符号列として定義
される直交符号と、階層化直交符号の符号列として定義
される直交符号とを切り換えて出力することができる。

【００１６】

【発明の実施の形態】直交符号は、情報の暗号化やスペ
クトル拡散の拡散符号として用いられ、この直交符号と
して、アダマール行列の行ベクトルで定義される符号列
が知られている。本実施形態は、このアダマール行列の
符号列として定義される直交符号を発生させる直交符号
発生回路に関するものであるが、先ず、アダマール行列
について、図１を参照して説明する。図１は、アダマー
ル行列Ｈ_kを説明する為の説明図であり、図１（ａ）
は、ｋ＝０のアダマール行列を示す式、図１（ｂ）は、
ｋ＝１のアダマール行列を示す式、図１（ｃ）は、ｋ＝
２のアダマール行列を示す式、図１（ｄ）は、ｋ＝ｎの
アダマール行列を示す一般式である。尚、ｋ、ｎは０以
上の整数である。

【００１７】ｋ＝０の時のアダマール行列Ｈ₀を、
「０」とすると、ｋ＝１の時のアダマール行列Ｈ₁は、
図１（ｂ）で示すような、２行２列の行列になり、更
に、ｋ＝２の時のアダマール行列Ｈ₂は、図１（ｃ）で
示すような、４行４列の行列になる。そして、ｋ＝ｎの
場合のアダマール行列Ｈ_nを一般式で表すと、図１
（ｄ）に示す行列になる。また、アダマール行列の行ベ
クトルで示される符号列が直交符号である。

【００１８】次に、本発明の骨子である直交符号の算出
方法について、図２に示す８行８列のアダマール行列Ｈ
₃を用いて説明する。図２は、アダマール行列Ｈ₃を用い
た説明図である。同図において、アダマール行列Ｈ₃に
は、説明のために行番号と列番号とを付している。行番
号とは、行（行ベクトル＝直交符号）を示す番号（符号
番号とする）で、ここでは、２進数で示している。行は
８行あるので、上から「０００、００１、０１０、、、
１１０、１１１」としている。また、列番号は、列の位
置を示す番号（符号列位置信号）である。列も８列ある
ので、左から「０００、００１、０１０、、、１１０、
１１１」としている。

【００１９】いま、行番号「００１」の直交符号に注目
する。この行番号「００１」の直交符号は、「０１０１
０１０１」である。そして、この行番号「００１」の直
交符号の列番号「０００」に対応する値は、「０」（直
交符号の左端の値）であり、列番号「００１」に対応す
る値は、「１」（直交符号の左から２番目の値）であ
り、列番号「０１０」に対応する値は、「０」（直交符
号の左から３番目の値）であり、以下列番号に対応し
て、計８列の符号列が構成されている。

【００２０】ここで、各列番号に対応する値は、行番号
に対して、各々の列番号の同一桁のｂｉｔどうしを掛け
合わせて、その結果を排他的論理和した値と等しいこと
が分かる。このことを具体的に説明する為に、行番号
「００１」に関して、列番号「０００」に対応する値の
算出方法の説明図を図３（ａ）に示す。尚、行番号「０
０１」の０ｂｉｔの桁（最下位ｂｉｔ、ＬＳＢ）は、
「１」であり、１ｂｉｔの桁と、２ｂｉｔの桁（最上位
ｂｉｔ、ＭＳＢ）は、「０」である。また、行番号「０
００」は、０〜２ｂｉｔの桁が、全て「０」である。図
３（ａ）においては、上述したように、行番号と列番号
との同一桁のｂｉｔどうしを掛け合わせ、その掛け合わ
せた結果を排他的論理和することによって、行番号「０
０１」に関して、列番号「０００」に対応する値「０」
を算出している。

【００２１】同様に、行番号「００１」に関して、列番
号「００１」に対応する値の算出方法の説明図を図３
（ｂ）に示す。図３（ｂ）においても、行番号と列番号
との同一桁のｂｉｔどうしを掛け合わせ、その掛け合わ
せた結果を排他的論理和することによって、行番号「０
０１」に関して、列番号「００１」に対応する値「１」
を算出している。よって、行番号が３ｂｉｔ幅である場
合、一般的に、行番号「ａｂｃ」に関して、列番号「ｄ
ｅｆ」に対応する値「Ｘ」は、図３（ｃ）に示すように
求められる。更に、ｋの値が変わって、行番号がｋｂｉ
ｔ幅になっても、同様に行番号と列番号との同一桁のｂ
ｉｔどうしを掛け合わせ、その掛け合わせた結果を排他
的論理和することによって、直交符号の各列の値を求め
ることができる。

【００２２】よって、アダマール行列の行ベクトルであ
る直交符号は、行番号と列番号との同一桁のｂｉｔどう
しを掛け合わせる論理積と、この論理積の出力を排他的
論理和する排他的論理和とによって求められる。即ち、
この演算方法を利用した直交符号発生回路では、従来の
直交符号発生回路にあった「符号番号に対応する直交符
号が記憶されているＲＯＭ部」の代わりに、論理積と排
他的論理和との組み合わせにより直交符号が得られるの
で、直交符号発生回路の回路規模が削減される。

【００２３】［第１実施形態］具体的な直交符号発生回
路の構成について対応する図を参照しながら説明する。
図４は、本実施形態における直交符号発生回路の構成図
である。図４に示すように、直交符号発生回路１０は、
カウンタ回路部１２と、直交符号の組み合わせ回路部１
４と、コントロール回路部１６とから構成され、組み合
わせ回路部１４は、論理積１４ａと排他的倫理和１４ｂ
とから成る。更に、論理積１４ａは、各桁のｂｉｔどう
しを掛け合わせる論理積群から成り、０ｂｉｔ目の掛け
合わせを行う論理積１４ａ１、１ｂｉｔ目の掛け合わせ
を行う論理積１４ａ２から、ｎｂｉｔ目の掛け合わせを
行う論理積１４ａｎまでを有している。排他的倫理和１
４ｂは、これら論理積１４の出力を排他的論理和する排
他的論地和１４ｂ１を有している。

【００２４】カウンタ回路部１２は、符号発生開始信号
ＳＴが入力されると、基準クロックＣＫに基づいて符号
列位置信号であるところの列番号を出力開始するカウン
タ回路である。また、カウンタ回路部１２は、初期位相
設定信号ＩＮＩが設定されていると、符号発生開始信号
ＳＴが入力されてから初期位相設定信号ＩＮＩをロード
し、初期位相設定信号ＩＮＩで設定された初期位相設定
値をカウンタ回路部１２の初期位相とし、この初期位相
から最大値まで昇順でカウントを開始する。

【００２５】例えば、カウンタ出力幅が２ｂｉｔであ
り、初期位相設定信号ＩＮＩが初期位相「００」に対応
した信号に設定された状態で、符号発生開始信号ＳＴが
入力されると、基準クロックＣＫに伴って、カウンタ回
路部１２は、「００」→「０１」→「１０」→「１１」
というように、最大値まで昇順にカウンタ出力が行われ
る。尚、カウンタ出力は、各ｂｉｔがパラレルに出力さ
れる。

【００２６】コントロール回路部１６は、アダマール行
列の行番号（符号番号）を指定する符号指定信号ＣＮｏ
と、コントロール回路部１６のデコード出力をアダマー
ル行列用、或いは、階層化直交符号用に切り替える為の
切替信号ＣＨＧと、直交符号の符号長を指定する符号長
指定信号ＬＮＧとが入力される。符号指定信号ＣＮｏ
は、例えば、出力幅が２ｂｉｔであり、行番号（符号番
号）として「００」が指定された場合は、コントロール
回路部１６のデコード出力の０ｂｉｔ目、１ｂｉｔ目共
に「０」が出力される。

【００２７】また、切替信号ＣＨＧによって、アダマー
ル行列に対応するデコード出力に切り替えられた時は、
例えば、符号指定信号ＣＮｏとして、行番号（符号番
号）「０１」が入力されると、デコード出力の０ｂｉｔ
目は「１」、１ｂｉｔ目は「０」が、コントロール回路
部１６から出力される。一方、切替信号ＣＨＧによっ
て、階層化直交符号に対応するデコード出力に切り替え
られた時は、例えば、符号指定信号ＣＮｏとして、行番
号「０１」が入力されると、デコード出力の０ｂｉｔ目
は「０」、１ｂｉｔ目は「１」が、コントロール回路部
１６から出力される。アダマール行列の場合と異なるの
は、０ｂｉｔ目と１ｂｉｔ目が入れ替わって、デコード
出力されることである。

【００２８】ここで、階層化直交符号について図５を参
照して説明する。図５は、階層化直交符号を説明する為
の説明図である。階層化直交符号によって、アダマール
行列と同様に直交符号を得ることができる。また、直交
符号Ｃ₀（０）＝０であり、図５の最下の一般式で示す
ように展開される。尚、ｎは０以上の整数である。しか
し、４行４列以上になった場合に、アダマール行列とは
異なった行列となる。階層化直交符号とアダマール行列
との違いについて図６を参照して説明する。図６は、階
層化直交符号とアダマール行列との比較を示す説明図で
あり、図６（ａ）は、行番号の比較を示す図、図６
（ｂ）は、行番号のｂｉｔ変換を示す図である。

【００２９】図６（ａ）に示す行列は、階層化直交符号
の４行４列の行列である。行列の上部には列番号を、行
列の右側には行番号を付している。列番号、行番号共
に、２ｂｉｔ幅の２進数であり、「００、０１、１０、
１１」で示している。ここで、行番号「０１」の直交符
号Ｃ₂（１）に注目すると、この直交符号は、アダマー
ル行列Ｈ₂の行番号「１０」の直交符号と等しい。ま
た、行番号「１０」の直交符号Ｃ₂（２）に注目する
と、この直交符号は、アダマール行列Ｈ₂の行番号「０
１」の直交符号と等しい事が分かる（図１（ｃ）参
照）。

【００３０】よって、アダマール行列における行番号の
０ｂｉｔ目と１ｂｉｔ目を入れ替えると、階層化直交符
号における行番号での直交符号と等しくなる。更に、行
番号のｂｉｔ幅を広げて４ｂｉｔ幅とした場合のｂｉｔ
の入れ替えの説明を図６（ｂ）に示す。図６（ｂ）にお
いて、上段は、アダマール行列の行番号のｂｉｔ列であ
り、数字は、各ｂｉｔ桁を示している。下段は、階層化
直交符号の行番号のｂｉｔ列であり、同様に数字は、各
ｂｉｔ桁を示している。上段から下段への矢印は、アダ
マール行列から階層化直交符号への変換を示しており、
最上位から最下位のｂｉｔが対称的に逆になっている。
例えば、アダマール行列の行番号の０ｂｉｔ目は、階層
化直交符号の３ｂｉｔ目になり、アダマール行列の行番
号の３ｂｉｔ目は、階層化直交符号の０ｂｉｔ目になっ
ている。

【００３１】この様に、アダマール行列の行番号の最上
位ｂｉｔから最下位ｂｉｔを対称的に逆に並べ替えるこ
とによって、階層化直交符号の行番号を指定することが
できる。上記切替信号ＣＨＧは、この並び替えを、アダ
マール行列用、或いは、階層化直交符号用に替えること
を指定する為の信号である。

【００３２】次に、コントロール回路部１６の符号長指
定信号ＬＮＧについて説明する。符号長指定信号ＬＮＧ
は、アダマール行列の最大符号長以下の符号長を指定す
る為の信号であり、符号長指定信号ＬＮＧを設定するこ
とによって、指定された符号長に対応するデコード出力
が出力される。例えば、行番号（符号番号）を３ｂｉｔ
幅から２ｂｉｔ幅にする場合を図７を参照して説明す
る。

【００３３】図７は、符号長指定を説明する為の説明図
である。アダマール行列Ｈ₃は、行番号（符号番号）
が、３ｂｉｔ幅の２進数で示されている。ここで、符号
長指定信号ＬＮＧによって、２ｂｉｔ幅（４サイクル）
のデコード出力にする指定が行われると、コントロール
回路部１６は、上位ｂｉｔ（３ｂｉｔ目）を切り捨て
て、下位の０、１ｂｉｔのみをデコード出力として出力
する。例えば、この場合、符号指定信号ＣＮｏとして行
番号「００１」が入力されても、下位の０、１ｂｉｔの
「０１」のみをデコード出力として出力するので、ｋ＝
２のアダマール行列Ｈ₂の場合と同等な、直交符号が得
られる。以上が直交符号発生回路１０の構成についての
説明である。

【００３４】次に、上述した構成の直交符号発生回路１
０の各種動作について以下に説明する。［基本動作（アダマール行列の直交符号の出力）］直交
符号発生回路１０は、カウンタ回路部１２のカウンタ出
力と、コントロール回路部１６のデコード出力とを、組
み合わせ回路部１４による組み合わせ処理によって、直
交符号をシリアルデータとして出力する。よって、組み
合わせ回路１４の動作について、図８を参照して説明す
る。図８は、組み合わせ回路の動作を示すタイムチャー
トである。ここで、説明のために、カウンタ回路部１２
のカウンタ出力の０ｂｉｔ目をカウンタ出力Ａ、同じく
カウンタ出力の１ｂｉｔ目をカウンタ出力Ｂとし、次
に、コントロール回路部１６のデコード出力の０ｂｉｔ
目をデコード出力Ｃ、同じくコントロール回路部１６の
デコード出力の１ｂｉｔ目をデコード出力Ｄと表す。そ
して、０ｂｉｔ目の掛け合わせを行う論理積１４ａ１の
出力を積出力Ｅ、１ｂｉｔ目の掛け合わせを行う論理積
１４ａ２の出力を積出力Ｆとし、これら論理積の出力を
排他的論理和する排他的論地和１４ｂ１の出力をシリア
ル出力Ｇと表す。

【００３５】尚、この基本動作を説明する前提として、
カウンタ回路部１２への初期位相設定信号ＩＮＩは、カ
ウンタ出力幅が２ｂｉｔであり、初期位相設定信号ＩＮ
Ｉが初期位相「００」に対応した信号に設定された状態
とする。更に、コントロール回路部１６への符号指定信
号ＣＮｏは、出力幅が２ｂｉｔであり、行番号（符号番
号）として「００」が指定され、符号発生開始信号ＳＴ
の入力に伴って、順次「０１、１０、１１」に変化す
る。また、切替信号ＣＨＧは、アダマール行列用に切り
替えられており、符号長指定信号ＬＮＧは、２ｂｉｔ幅
のデコード出力に指定されている。また、更に、論理積
１４ａ１、論理積１４ａ２は共にＡＮＤであり、排他的
論地和１４ｂ１は、ＥＸ−ＯＲである。

【００３６】上述した設定、構成において、タイムチャ
ートを見ると、先ず、符号発生開始信号ＳＴがカウンタ
回路部１２に入力されると、基準クロックＣＫに基づい
て列番号「００、０１、１０、１１」と昇順でカウント
を開始する。よって、カウンタ出力Ａは、「０、１、
０、１」と変化し、カウンタ出力Ｂは、「０、０、１、
１」と変化する。そして、最初の符号発生開始信号ＳＴ
の時は、デコード出力は「００」であり、符号発生開始
信号ＳＴの入力毎に、デコード出力は、「０１、１０、
１１」となるので、デコード出力Ｃは、「０、１、０、
１」と変化し、デコード出力Ｄは、「０、０、１、１」
となる。

【００３７】そして、積出力Ｅ、積出力Ｆを経て、最終
的なシリアル出力Ｇは、最初の符号発生開始信号ＳＴの
時は、「００００」、次の符号発生開始信号ＳＴの時
は、「０１０１」、次の符号発生開始信号ＳＴの時は、
「００１１」、そしてその次の符号発生開始信号ＳＴの
時は、「０１１０」となる。このシリアル出力Ｇを見る
と、最初の符号発生開始信号ＳＴの時は、行番号「０
０」の直交符号そのものであり、次は、行番号「０１」
の直交符号であり、次は、行番号「１０」の直交符号で
あり、最後は、行番号「１１」の直交符号と同一である
事が分かる（図１（ｃ）参照）。

【００３８】よって、直交符号発生回路１０において直
交符号を記憶する為の従来のＲＯＭ部が省略できるの
で、直交符号発生回路１０の回路規模を小規模にするこ
とができる。更に、直交符号の符号番号が大きくなって
も、それに伴ってデコード出力を大きくすればよく、従
来のようにＲＯＭ部を増やす必要が無いので、回路規模
の増大が防止できる。

【００３９】また、上記符号指定信号ＣＮｏは、説明の
ため符号発生開始信号ＳＴの入力に伴って順次変化した
が、例えば、直交符号「０１０１」のみの出力を得たい
場合は、「０１」のまま設定しておけばよい。この場
合、カウンタ回路部１２に符号発生開始信号ＳＴが入力
されると、直交符号「０１０１」が出力される。

【００４０】また、回路規模をより小さくするために、
上記論理積１４ａをＡＮＤに、排他的論地和１４ｂ１を
ＥＸ−ＯＲにしたが、排他的論理和１４ｂ１のみをＥＸ
−ＮＯＲにすれば、反転した直交符号も得ることができ
る。更に、組み合わせ回路部１４内の論理回路のその他
の組み合わせによっても、同様な又は反転したシリアル
出力Ｇを得ることもできる。

【００４１】［階層化直交符号の出力］次に、階層化直
交符号の符号列として定義される直交符号の出力につい
て示す。上記通常動作と異なる点は、切替信号ＣＨＧ
が、階層化直交符号用の信号に切り替えられていること
である。この切替信号ＣＨＧにより、コントロール回路
部１６では、アダマール行列の行番号の最上位ｂｉｔか
ら最下位ｂｉｔを対称的に逆に並べ替えることによっ
て、階層化直交符号の行番号を指定している。

【００４２】この場合、最終的なシリアル出力Ｇは、最
初の符号発生開始信号ＳＴの時は、「００００」、次の
符号発生開始信号ＳＴの時は、「００１１」、次の符号
発生開始信号ＳＴの時は、「０１０１」、そしてその次
の符号発生開始信号ＳＴの時は、「０１１０」となる。
このシリアル出力Ｇを見ると、最初の符号発生開始信号
ＳＴの時は、階層化直交符号の行番号「００」の直交符
号Ｃ₂（０）そのものであり、次は、階層化直交符号の
行番号「０１」の直交符号Ｃ₂（１）であり、次は、階
層化直交符号の行番号「１０」の直交符号Ｃ₂（２）で
あり、最後は、階層化直交符号の行番号「１１」の直交
符号Ｃ₂（３）と同一である（図６参照）。

【００４３】よって、この場合、アダマール行列の符号
列として定義される直交符号を発生させる直交符号発生
回路１０を用いて、行番号（符号指定信号）の上位ビッ
トから下位ビットを対称的に置き換えることによって、
階層化直交符号の符号列として定義される直交符号を発
生させることが可能となる。

【００４４】尚、この場合は、切替信号ＣＨＧによっ
て、アダマール行列、或いは、階層化直交符号による直
交符号を切り替えているが、切替信号ＣＨＧによる切替
をせずに、最初から、階層化直交符号の直交符号の出力
のみを得るように、コントロール回路部１６のデコード
出力を出力するようにしても良い。

【００４５】［符号長指定］次に、符号長を指定した場
合のシリアル出力Ｇについて示す。上記［通常動作］と
異なる点は、符号長指定信号ＬＮＧによって、アダマー
ル行列の最大符号長以下の符号長が指定されていること
である。例えば、１ｂｉｔ幅（２サイクル）のデコード
出力にする指定が行われると、コントロール回路部１６
は、０ｂｉｔ目のみをデコード出力として出力する。
尚、この場合、カウンタ回路部１２は、符号発生開始信
号ＳＴが入力されると、「０、１」というように、符号
列位置信号であるところの列番号の最大値まで昇順にカ
ウンタ出力が行われる。

【００４６】この場合、シリアル出力Ｇは、「０００
１」となる。これは、ｋ＝１のアダマール行列Ｈ₁の場
合の直交符号「００」と、直交符号「０１」とを示して
いる（図１（ｂ）参照）。

【００４７】よって、符号長の異なる直交符号を発生さ
せる場合においても、回路規模が増大したり、切換の為
等の回路構成が複雑になること無く、異なる符号長の直
交符号を発生させることが可能となる。

【００４８】［初期位相指定］次に、初期位相を指定し
た場合のシリアル出力Ｇについて示す。上記［通常動
作］と異なる点は、初期位相が「００」でないことであ
る。例えば、初期位相を「０１」とすると、シリアル出
力Ｇは、最初の符号発生開始信号ＳＴの時に、「００
０」となる。即ち、直交符号の開始の初期位相が「０
０」から、次の「０１」に変化したので、上記［通常動
作］時の最初の「０」が無くなり、次の「０」から直交
符号が発生している。

【００４９】また、次の符号発生開始信号ＳＴが入力さ
れると、シリアル出力Ｇは、「１０１」であり、次の符
号発生開始信号ＳＴ時は、「０１１」となり、その次の
符号発生開始信号ＳＴ時は、「１１０」となる。よっ
て、カウンタ回路部１２の初期位相を設定することが可
能となる。

【００５０】［第２実施形態］次に、本発明の階層化直
交符号の直交符号発生回路を用いた拡散処理装置につい
て、図９、１０を参照して説明する。図９は、拡散処理
装置の構成を示す構成図、図１０は、ｎ＝３の時の階層
化直交符号を示す図である。拡散処理装置３０は、直交
符号発生回路１０と、拡散符号であるＧＯＬＤ符号を発
生する為のＧＯＬＤ符号発生回路３２と、直交符号発生
回路１０から出力された直交符号とＧＯＬＤ符号発生回
路３２から出力されたＧＯＬＤ符号とから排他的論理和
をとる排他的論理回路３４とから構成されている。

【００５１】尚、本実施形態の直交符号発生回路１０に
ついては、第１実施形態の直交符号発生回路１０と構成
が同一であるので、各ユニットについては同一符号を付
して説明を省略する。また、コントロール回路部１６
は、階層化直交符号に対応したデコード出力を行うもの
とする。

【００５２】図１０には、図５で示した階層化直交符号
の行列であって、ｎ＝３の場合の符号番号に対する直交
符号を示す。この場合、拡散処理装置３０は、符号番号
０００〜１１１を付した８種類の拡散符号を生成する動
作を行う。直交符号発生回路１０は、１サイクル、８つ
の直交符号で構成された階層化直交符号をシリアル出力
し、ＧＯＬＤ符号発生回路３２は、ＧＯＬＤ符号をシリ
アルに出力する。そして、これらが排他的論理回路３４
に入力されると、排他的論理和されて、Ｓｐｒｅａｄｉ
ｎｇ符号をシリアルに発生させることができる。尚、ｎ
の値が変わっても、拡散処理装置３０による本動作によ
って、Ｓｐｒｅａｄｉｎｇ符号をシリアルに出力するこ
とができる。

【００５３】ここで、Ｓｐｒｅａｄｉｎｇ符号について
説明する。スペクトラム通信では、通信チャンネル毎に
異なる拡散符号を用いて拡散変調を行って送信し、受信
側では、送信側で用いた拡散符号と同じ符号で逆拡散を
行う必要がある。その為、拡散符号の検出、及び、タイ
ミングを初期同期において確立しなければならない。こ
の初期同期方法として、３段階初期同期方法がある。こ
の３段階初期同期方法は、１段階でチップ同期の確率を
行い、２段階でＳｐｒｅａｄｉｎｇ符号グループの同
定、及び、フレームタイミングの確率を行い、３段階で
Ｓｐｒｅａｄｉｎｇ符号を同定する。この２段階、及
び、３段階において、複数種類の拡散符号の中から１種
類を同定する。拡散処理装置３０は、この３段階初期同
期方法における３段階目の処理で用いられる。

【００５４】したがって、拡散処理装置３０は、直交符
号発生回路１０とわずかな論理回路（排他的論理回路３
４）によって、階層化直交符号を用いた複数種の拡散符
号をシリアルに生成することを可能とし、３段階処理で
行うＳｐｒｅａｄｉｎｇ符号の同定回路の小規模化を図
ることができる。尚、直交符号発生回路１０は、拡散処
理装置３０と同様に、復調処理装置、同期処理装置など
に組み込まれても、各々の装置の回路規模の小規模化を
図ることができる。

【００５５】［第３実施形態］次に、本発明の階層化直
交符号の直交符号発生回路を用いたスペクトラム拡散信
号の受信装置について、図１１を参照して説明する。図
１１は、スペクトラム拡散信号の受信装置の構成を示す
構成図である。受信装置５０は、受信アンテナ５２と、
受信アンテナ５２で受信された受信信号を所定の周波数
でフィルタリング、及び、増幅を行う高周波信号処理部
５４と、高調波信号処理部から出力されたアナログ信号
をデジタル信号に変換するＡ／Ｄ変換器５６と、受信信
号を復調する復調処理部５８と、復調された受信信号を
復号する復号処理部６０と、復号された受信信号を音声
に変換するＣＯＤＥＣ部６２と、、同期獲得を行うため
の同期処理部６４と、所定のユニットに基準クロックＣ
Ｋを供給するクロック発生部６６と、所定のユニットの
処理タイミングを制御するタイミングコントロール部６
８と、拡散符号発生回路７０とから構成されている。

【００５６】また、拡散符号発生回路７０は、Ｍ系列発
生部７２と、演算処理部７４と、直交符号発生回路１０
とによって構成されている。尚、直交符号発生回路１０
は、第１実施形態の直交符号発生回路１０と構成が同一
であるので、各ユニットについては同一符号を付してい
る。

【００５７】同期処理部６４には、Ａ／Ｄ変換器５６か
ら拡散変調されたデジタル信号から成る受信ベースバン
ド信号が与えられ、更に、クロック発生部６６から基準
クロックＣＫが印加される。そして、同期処理部６４で
は、Ａ／Ｄ変換器５６から与えられる受信ベースバンド
信号の逆拡散演算が行われ、同期獲得した結果が復調処
理部５８に出力される。そして、復調処理部５８では、
同期処理部６４から得られた同期獲得の結果を基に受信
信号のデータ復調を行い、復号処理部６０にデータを出
力する。尚、この時、タイミングコントロール部６８
は、逆拡散を行うタイミング等の制御を行っている。

【００５８】また、拡散符号発生回路７０から、同期処
理部６４と復調処理部５８とに拡散符号が与えられるこ
とによって、データ系列の判定において、直交符号によ
る相関検出が利用される。このように、本実施形態の直
交符号発生回路１０を有したスペクトラム拡散信号の受
信装置５０では、小規模な回路で拡散符号をシリアルに
生成することが可能であるため、受信装置５０における
回路規模も小規模化することができる。

【００５９】また、更に、第１実施形態の直交符号発生
回路１０を有する拡散処理部、この拡散処理部を有する
スペクトラム拡散信号の送信装置、この送信装置と上記
受信装置５０とを有する基地局装置や移動端末装置、こ
の基地局装置と移動端末装置とを有する移動体通信シス
テム等も、本実施形態と同様に、回路規模（装置規模）
の小規模化を図ることができる。

【００６０】

【発明の効果】この直交符号発生回路によれば、カウン
タ回路部のパラレル出力とコントロール回路部のデコー
ド出力とを組み合わせ回路部によって、直交符号のシリ
アルデータを出力している。よって、直交符号を記憶す
る為の従来のＲＯＭ部が省略できるので、直交符号発生
回路の回路規模を小規模化することができる。また、直
交符号の符号番号が大きくなっても、それに伴ってデコ
ード出力を大きくすればよく、従来のようにＲＯＭ部を
増やす必要が無いので、回路規模の増大が防止できる。

【図面の簡単な説明】

【図１】アダマール行列Ｈ_kを説明する為の説明図であ
り、図１（ａ）は、ｋ＝０のアダマール行列を示す式、
図１（ｂ）は、ｋ＝１のアダマール行列を示す式、図１
（ｃ）は、ｋ＝２のアダマール行列を示す式、図１
（ｄ）は、ｋ＝ｎのアダマール行列を示す一般式であ
る。

【図２】アダマール行列Ｈ₃を用いた説明図である。

【図３】行番号に関して列番号に対する値の算出方法を
説明する説明図であり、図３（ａ）は、行番号「００
１」に関して、列番号「０００」に対応する値の算出方
法の説明図、図３（ｂ）は、列番号「００１」に対応す
る値の算出方法の説明図、図３（ｃ）は、行番号「ａｂ
ｃ」に関して、列番号「ｄｅｆ」に対応する値「Ｘ」の
算出方法の説明図である。

【図４】第１実施形態の直交符号発生回路の構成図であ
る。

【図５】階層化直交符号を説明する為の説明図である。

【図６】階層化直交符号とアダマール行列との比較を示
す説明図であり、図６（ａ）は、行番号の比較を示す
図、図６（ｂ）は、行番号のｂｉｔ変換を示す図であ
る。

【図７】符号長指定を説明する為の説明図である。

【図８】組み合わせ回路の動作を示すタイムチャートで
ある。

【図９】拡散処理装置の構成を示す構成図である。

【図１０】ｎ＝３の時の階層化直交符号を示す図であ
る。

【図１１】スペクトラム拡散信号の受信装置の構成を示
す構成図である。

【図１２】従来の直交符号発生回路を示す構成図であ
る。

【符号の説明】

１０直交符号発生回路１２カウンタ回路部１４組み合わせ回路部１４ａ論理積１４ｂ排他的倫理和１６コントロール回路部３０拡散処理装置５０受信装置ＣＫ基準クロックＩＮＩ初期位相設定信号ＳＴ符号発生開始信号ＣＮｏ記符号指定信号ＣＨＧ切替信号ＬＮＧ符号長指定信号

Claims

【特許請求の範囲】

【請求項１】２^k×２^k（ｋは０以上の整数）のアダマ
ール行列の符号列として定義される直交符号を発生させ
る直交符号発生回路であって、符号発生開始信号が入力されると、前記アダマール行列
の符号列位置信号を所定の初期位相から最大値まで昇順
にカウンタ出力するカウンタ回路部と、前記アダマール行列の符号番号を指定する符号指定信号
に基づいたデコード出力を出力するコントロール回路部
と、前記カウンタ回路部からの前記カウンタ出力と前記コン
トロール回路部からの前記デコード出力とを対応する出
力ビット同士で論理積し、前記論理積した出力ビットを
排他的論理和し、前記直交符号のシリアルデータを出力
する組み合わせ回路部とを備えたことを特徴とする直交
符号発生回路。
【請求項２】前記コントロール回路部は、前記符号指
定信号の上位ビットから下位ビットを対称的に置き換え
てから前記デコード出力を出力し、前記組み合わせ回路部は、前記デコード出力により階層
化直交符号の符号列として定義される直交符号を出力す
ることを特徴とする請求項１記載の直交符号発生回路。
【請求項３】前記コントロール回路部は、最大符号長
以下の符号長を指定する符号長指定信号が入力されるこ
とにより、前記符号指定信号を前記符号長指定信号で指
定された符号長とした前記デコード出力を出力し、前記組み合わせ回路部は、指定された符号長の前記符号
指定信号に基づいた前記直交符号を出力することを特徴
とする請求項１、又は、請求項２記載の直交符号発生回
路。
【請求項４】前記カウンタ回路部は、符号初期位相設
定値が入力されることにより、前記符号初期位相設定値
に対応した前記初期位相から前記カウンタ出力を開始す
ることを特徴とする請求項１〜３のいずれか１項記載の
直交符号発生回路。
【請求項５】前記コントロール部は、符号発生切換信
号が入力されることにより、前記アダマール行列、或い
は、前記階層化直交符号に関する前記直交符号を切り換
えて出力することを特徴とする請求項２項記載の直交符
号発生回路。
【請求項６】請求項１〜５のいずれか１項記載の直交
符号発生回路を備えたことを特徴とする復調処理装置。
【請求項７】請求項１〜５のいずれか１項記載の直交
符号発生回路を備えたことを特徴とする同期処理装置。
【請求項８】請求項１〜５のいずれか１項記載の直交
符号発生回路を備えたことを特徴とする拡散処理装置。
【請求項９】請求項６記載の復調処理部、又は、請求
項７記載の同期処理部を備えたことを特徴とするスペク
トラム拡散信号の受信装置。
【請求項１０】請求項８記載の拡散処理部を備えたこ
とを特徴とするスペクトラム拡散信号の送信装置。
【請求項１１】請求項９記載の受信装置、又は、請求
項１０記載の送信装置を備えたことを特徴とする基地局
装置。
【請求項１２】請求項９記載の受信装置、又は、請求
項１０記載の送信装置を備えたことを特徴とする移動端
末装置。
【請求項１３】請求項１１記載の基地局装置、又は、
請求項１２記載の移動端末装置を備えたことを特徴とす
る移動体通信システム。