WO2013155785A1 - 扰码的生成方法、装置和扰码的处理装置 - Google Patents

扰码的生成方法、装置和扰码的处理装置 Download PDF

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WO2013155785A1
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scrambling code
code sequence
rotation coefficient
rotation
rotated
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洪思华
冯立国
徐洪波
陈续
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中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7075—Synchronisation aspects with code phase acquisition
    • H04B1/70756—Jumping within the code, i.e. masking or slewing

Definitions

  • the present invention relates to the field of mobile communications, and in particular, to a method, an apparatus, and a scrambling code processing apparatus for generating a scrambling code.
  • a pseudo-random code is used to encrypt the signal, that is, to scramble the spread spectrum signal.
  • the transmitter mixes the scrambling code and the effective signal through the scrambling code generator when transmitting the signal, and then transmits it.
  • the receiver passes the scrambling code generator to process the scrambling code and the received signal to decode the effective signal.
  • Signal scrambling is achieved by scrambling the descrambling method.
  • the 3rd Generation Partnership Project (3GPP) TS 25.213 protocol introduces the generation of scrambling codes and their phase offset methods.
  • 3GPP 3rd Generation Partnership Project
  • X consists of a shift register consisting of small blocks in the upper part of Figure 1 and its corresponding feedback circuit.
  • the derived formula is:
  • Y consists of a shift register consisting of a small square in the lower half of Figure 1 and its corresponding feedback circuit.
  • the derived formula is:
  • each complex scrambling code is obtained by mapping a 25-bit length X sequence and a Y sequence through a fixed combination circuit.
  • X, Y can be offset by 1 chip per clock cycle, and the output scrambling code can have 1 chip offset. If N offsets are to be performed, it is necessary to wait for N clock cycles for scrambling code generation, and the scrambling code generating device must be continuously occupied when the scrambling codes of the N clock cycles are shifted. Recommended interference in the agreement Code generator, suitable for situations where the scrambling code is continuously offset.
  • the scrambling code has a minimum offset of 512 chips.
  • the performance requirement of the interference cancellation time is very high.
  • the scrambling code generator specified by the protocol has a long time to generate the scrambling code, and it is not easy to improve the performance of the interference cancellation.
  • a transformation matrix of slot boundaries of each group such as slot0, slot1, slot2, and the like is generated.
  • a transformation matrix of symbol boundaries of each group such as symbolO , symbol 1 , and symbol 2 is generated.
  • a large number of transform matrix coefficients (at least 50 sets of 25*25 matrix coefficients) need to be stored, which requires a large amount of storage space.
  • the scrambling code generator generated by scrambling one by one is simple in structure but low in performance. Gradually, the increasingly complex RAKE receiver and interference cancellation processing cannot be satisfied.
  • the matrix multiplication method needs to store a large number of transformation matrices, the overhead is relatively large, and the matrix operation is also complicated, and the matrix operation is related to the stored change matrix. If the algorithm is changed, the reconstruction length of the interference ⁇ ⁇ ⁇ changes, and Irregular, the current matrix multiplication will be subject to a larger limit.
  • the matrix coefficients that need to be stored may expand dramatically. Summary of the invention
  • the embodiment of the invention provides a method, a device and a scrambling code processing device for generating a scrambling code, so as to overcome the prior art, the single bit rotation performance is relatively low, and the matrix storage resource consumption is excessive, and the multiplication matrix is inflexible.
  • An embodiment of the present invention provides a method for generating a scrambling code, the method comprising: converting an input phase offset into a binary number, and generating an access address of the rotation coefficient according to a position of a valid bit having the highest weight in the binary number; Determining, according to the access address, a corresponding rotation coefficient from the rotation coefficient table;
  • the method before the selecting the corresponding rotation coefficient from the rotation coefficient table according to the address, the method further includes:
  • the rotation coefficient of the scrambling code is derived based on the nth power of 2, and the rotation coefficient is saved in the rotation coefficient table.
  • the pair of mapped scrambling code sequences and the rotation coefficient are calculated to obtain a rotated scrambling code sequence, including:
  • the mapped 2K-bit 4 U code sequence is divided into K groups, and the K group 4 U code sequence and the rotation system are multiplied and added to obtain a rotated scrambling code sequence.
  • the K is preferably 25.
  • the embodiment of the invention further provides a device for generating a scrambling code, the device comprising:
  • An address generator configured to: generate an access address of the rotation coefficient according to a position of a valid bit having the highest weight in the binary number converted by the current phase offset;
  • a rotation coefficient processing module configured to: save a rotation coefficient table including a rotation coefficient, and select a corresponding rotation coefficient from the rotation coefficient table according to the access address generated by the address generator and output the same;
  • An initial scrambling code buffer configured to: buffer an initial scrambling code sequence, and a rotated scrambling code sequence ⁇
  • a scrambling code buffer configured to: buffer the rotated scrambling code sequence output by the mapping operator;
  • a rotation end judging module configured to: determine whether the number of times of accessing the rotation coefficient processing module reaches the number of non-zero bits in the binary number after the first input phase offset conversion, and if not, to the selector Outputting a first predetermined value; if yes, outputting a second predetermined value to the selector; the selector configured to: receive the first predetermined value input by the rotation end determining module, and according to the first predetermined value Outputting the rotated scrambling code sequence from the scrambling code buffer to the initial scrambling code buffer; or receiving the second predetermined value input by the rotation end judging module, and according to the The second predetermined value outputs the rotated scrambling code sequence from the scrambling code buffer.
  • the rotation coefficient is a rotation coefficient derived based on a power of n of 2.
  • the K is preferably 25.
  • the number of the rotation coefficients held in the rotation coefficient table is determined according to the maximum number of bits of the phase offset amount.
  • An embodiment of the present invention further provides a scrambling code processing apparatus, including the foregoing scrambling code generating apparatus, a branch selector connected to the scrambling code generating apparatus, and a protocol scrambling code connected to the branch selector. generator.
  • the rotation coefficient ⁇ uses a forward rotation coefficient.
  • 1 is a schematic diagram of a conventional protocol scrambling code structure
  • 2 is a schematic structural diagram of an embodiment of a scrambling code generating apparatus of the present invention
  • FIG. 3 is a schematic structural diagram of an embodiment of a processing device for a scrambling code according to the present invention.
  • FIG. 4 is a schematic diagram of a scrambling code mapping structure according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a scrambling code operation structure according to an embodiment of the present invention. Preferred embodiment of the invention
  • FIG. 2 it is a schematic structural diagram of an embodiment of a scrambling code generating apparatus of the present invention, and the apparatus includes:
  • An address generator configured to generate an access address of the rotation coefficient according to a position of a valid bit having the highest weight of the current weight in the binary number converted by the current phase offset
  • a rotation coefficient processing module configured to save a rotation coefficient table including a rotation coefficient, and select a corresponding rotation coefficient from the rotation coefficient table according to the access address generated by the address generator and output the same;
  • An initial scrambling code buffer configured to buffer an initial scrambling code sequence, and a rotated scrambling code sequence
  • a mapping operator configured to map the K-bit initial scrambling code sequence of the initial scrambling buffer buffer to 2K bits a scrambling code sequence, the mapped scrambling code sequence and the rotation coefficient output by the rotation coefficient processing module are operated to obtain a rotated scrambling code sequence and output;
  • a scrambling code buffer configured to buffer the rotated scrambling code sequence output by the mapping operator; and a rotation end judging module, configured to determine whether the number of times the access to the rotation coefficient processing module reaches the first input phase offset a number of non-zero bits in the converted binary number, if not, outputting a first predetermined value to the selector; if yes, outputting a second predetermined value to the selector;
  • a selector configured to receive the first predetermined value input by the rotation end judging module, and output the rotation from the scrambling code buffer to the initial scrambling code buffer according to the first predetermined value a rotated scrambling code sequence; or receiving the second predetermined value input by the rotation end judging module, and outputting the rotated scrambling code sequence from the scrambling code buffer according to the second predetermined value .
  • the first predetermined value may be set to 0, and the second predetermined value may be set to 1.
  • the first predetermined value may be set to 1
  • the second predetermined value may be set to 0, etc.
  • the device is mainly used to perform two parts of the mapping and operation process:
  • the first part is to map and map the 25 scrambling codes of the current scrambling code backward, mainly composed of some XOR units.
  • the mapped scrambling code sequence bits are extended from 25 bits to 50 bits, and the 50 bits can be divided into 25 groups of 4 special code sequences. 0 to 24 bits are the first group of 4 special code sequences, and 1 to 25 bits are the second group of scrambling codes series 25 to 49 are the last set of scrambling code sequences.
  • the other part is the scrambling code operation, which uses the mapped 25 sets of scrambling code sequences and the same rotation coefficient to perform multiplication and addition operations to generate an intermediate scrambling code sequence.
  • Each set of scrambling code sequences is 25 bits, and the rotation coefficient is also 25 bits. Their bits are multiplied correspondingly, and all 25 sets of products are finally added to obtain a new one-bit data.
  • the 25 sets of scrambling codes obtain 25 bits of new data, which is the value of the scrambled code sequence after a deflection.
  • the rotation coefficient table is used to store the coefficient table corresponding to the nth power of 2 prepared beforehand.
  • the contents of the table are as follows:
  • the rotation end judging means is for judging the number of times of the scrambling code deflection operation. If the number of bits whose binary offset is one is X, the number of times of the scrambling rotation operation is X.
  • the operation mechanism is mainly based on the highest The effect bit parameter stores the access address of the table and then erases the most significant bit. At this time, the next most significant bit becomes the most significant bit, and a new address corresponding to the nth power conversion table corresponding to the next operation is generated. When the offset changes to zero, the scrambling code rotation operation ends.
  • the post-skew scrambling buffer is used to store the updated scrambling code value after one rotation. If the operation is the last operation, the buffer is sent to the protocol scrambling generator; otherwise, the initial scrambling buffer is input for the next operation.
  • the method applied to the above-described scrambling code generating apparatus includes the following steps:
  • Step 1 Store the pre-prepared rotation coefficient in the internal register for buffering; these rotation coefficients, ⁇ are calculated by the whole n-th power rotation of 2 to calculate the stored coefficients in advance.
  • This rotation coefficient is used instead of the rotation coefficient of the frame structure, mainly for flexibility, and if the frame structure of the subsequent protocol changes, the impact on the scrambling code generating device is relatively small.
  • the interference cancellation algorithm changes, the reconstruction length is irregular, and there is no impact on the scrambling device of the present invention.
  • Step 2 Convert the output scrambling code offset phase into a binary number, and calculate the total number of "1" bits, and determine the time overhead of the scrambling code rotation;
  • Step 3 According to the scrambled offset value after binarization, determine the position of the bit "1" whose weight is the largest, generate a corresponding address, find the corresponding offset coefficient, and send it to the mapping operator to participate in the operation; If it is an X series forward offset, the generated address is equivalent to the highest bit position corresponding value. If it is a Y series forward offset, the generated address is equivalent to the highest bit position corresponding to the constant A.
  • A can be planned according to the arrangement of the specific coefficient table RAM.
  • Step 4 The extracted 25-bit initial scrambling code is mapped into a 50-bit initial scrambling code through a mapping circuit, and can be combined into 25 sets of scrambling codes;
  • WCDMA Wideband Code Division Multiple Access
  • a 25-bit initial scrambling code is used, and for other systems, the initial 4 special codes of other bits can be used.
  • Step 5 Update the scrambled offset value after binarization, and change the bit with the largest weight "1" to
  • Step six performing a parallel multiplication and addition operation on the 50-bit initial scrambling code and the input rotation coefficient;
  • Step 7 The operation result of registering the scrambling code; determining whether the updated scrambling code offset value is zero, if it is zero, ending the scrambling code rotation, and outputting the operation result; otherwise, jumping to step 3.
  • the number of stored rotation coefficients is mainly determined according to the maximum number of bits of the scrambling code phase offset.
  • the maximum offset of the scrambling is one frame, and only the positive phase offset, so only need to store 16 rotation coefficients, can support any offset within a frame.
  • the minimum unit of offset for current interference cancellation is 512, so the rotation coefficient can be compressed to 7 rotation coefficients.
  • the manner in which the rotation coefficient is performed in the above step three can be various.
  • the main idea is to select the corresponding rotation coefficient according to the position of the non-zero bit. After selecting the coefficient, the corresponding non-zero bit is identified and waiting for subsequent clearing.
  • the weight is from high to low, or from low to high, and does not affect the overall performance.
  • the manner of mapping the rotation coefficient in the above step 4 is mainly related to the characteristics of the scrambling code.
  • the scrambling code generated in this paper is mainly the scrambling code specified in the protocol 3GPP TS 25.213.
  • the Y sequence is an extension of the X sequence, and the two sequences can use the same mapping circuit, and only need to be configured differently.
  • the initial scrambling code is mapped to 25, and the initial scrambling code is used for 25 mapping, instead of using the rotation coefficient as the mapping of 25 because: the initial scrambling code is 25 mapping, and the level of the combination logic can be done. It is less, it is easy to increase the circuit frequency, and the circuit structure is relatively simple. After the mapping, the scrambling code is added to the same rotation coefficient, and a new complete scrambling code can be quickly obtained.
  • the present invention also provides a scrambling code processing apparatus.
  • the processing apparatus includes a scrambling code generating apparatus shown in FIG. 2, a branch selector connected to the scrambling code generating apparatus, and A protocol scrambling code generator coupled to the branch selector, the protocol scrambling code generator including a scrambled scrambling code generator, a descrambling scrambling code generator, and an interference cancellation scrambling code generator.
  • the rotation coefficient of the pre-generated scrambling code can be iteratively calculated according to the generation formula of the scrambling code, and the coefficient of variation corresponding to the nth power position of 2 is obtained. Where X and Y are different, and the forward and reverse directions are different. It is possible to decide which type of rotation coefficient to use according to the actual situation. For example, interference cancellation only requires the use of a forward rotation coefficient, so there is no need to generate a reverse coefficient, which saves space.
  • Any scrambling code offset can be decomposed into several n-th power of 2 and. Such as 11001, can To decompose into a 2 to the power of 4, a 2 to the power of 3 and a sum of 2 to the power of 0.
  • the offset of the entire nth power of each 2 can be calculated in one clock cycle. Therefore, the offset of any value, the time overhead of completing the scrambling offset is equal to the number of non-zero bits after the offset is binarized.
  • the cycle recursion method can be used by splitting an offset into a few of two. The position of the most significant bit is first determined to generate a rotation operation, and after the end of the operation, the most significant bit is erased. Then re-find the most significant bit at the updated offset, then perform a new scrambling rotation based on the new most significant bit, and update the phase offset again after the operation until the final phase offset is zero, representing the disturbance The code operation ends.
  • FIG. 4 only lists the mapping relationship of the X series, and the Y series mapping structure is similar. Mainly based on the recursive formula of the scrambling code, the bit values of bits 25-46 are calculated, and each operation has only one level of exclusive OR gate. In the calculation of 47-49, a two-level XOR gate is required, and the combination logic level is simple, suitable for integrated circuits with higher frequency.
  • the scrambling code is divided into 25 groups in units of 25, as shown in Fig. 5, where 0-24—group, 1-25—group, and so on. Then, the 25 sets of scrambling codes are respectively multiplied by the input rotation coefficient, and when accumulated, they can be accumulated in two or two groups, for example, 0 and 1 are accumulated, and 2 and 3 are accumulated, and their respective accumulated results. Then add up, so the level of combinatorial logic will be reduced by half.
  • the generated scrambling code sequence is sent to the protocol scrambling code generator. Based on normal operation, scrambling code generation requires only a single bit rotation.
  • the processing device of the above scrambling code has higher performance and higher cost performance.
  • the method, device and scrambling code processing device for generating the scrambling code realize fast rotation of the scrambling code, and the rotation time is only related to the non-zero number of the binary number of the phase offset, and the processing performance is It is the highest of the known scrambling code rotation methods.
  • the scrambling code generator is flexible in use, wide in adaptability, applicable to any phase offset, and is less affected by a specific radio frame structure.
  • the internal memory cell has a small area and only needs to store a small amount of rotation coefficient, and does not need to store a large number of sets of variation matrices, and the storage space is greatly reduced.
  • the above-mentioned scrambling code generation method, device and scrambling code processing device improve performance and flexibility, and the cost is relatively slim.

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Abstract

扰码的生成方法、装置和扰码的处理装置，该方法包括：将输入的相位偏移量转换成二进制数，根据所述二进制数中当前权重最高的有效比特的位置生成旋转系数的访问地址，根据所述访问地址从旋转系数表中选择对应的旋转系数；将K比特的初始扰码序列映射成2K比特的扰码序列，对映射后的扰码序列与所述旋转系数进行运算，得到旋转后的扰码序列；将当前权重最高的有效比特更新为零，若更新后的相位偏移量为零，则输出所述旋转后的扰码序列，若更新后的相位偏移量不为零，则将更新后的相位偏移量作为当前输入的相位偏移量，将所述旋转后的扰码序列作为初始扰码序列重复执行上述操作。该方案提升了性能及灵活性，且成本比较低。

Description

扰码的生成方法、 装置和扰码的处理装置
技术领域
本发明涉及移动通信领域， 尤其涉及一种扰码的生成方法、 装置和扰码 的处理装置。 背景技术
在无线通讯系统中， 如宽带码分多址接入（ WCDMA ) 中， 为了进行抗 干扰， 釆用一个伪随机码对信号进行加密， 也就是对扩频信号进行加扰。 发 射器在发射信号的时候， 通过扰码生成器， 把扰码和有效信号进行混合， 然 后发射出去。 接收机在接受信号的时候， 通过扰码发生器， 把扰码和接收信 号进行相关处理， 解码出有效的信号。 通过加扰解扰的方法， 来达到信号保 护的作用。
第三代合作伙伴计划 （3GPP ) TS 25.213协议介绍了扰码的生成及其相 位偏移的方法， 如图 1所示， 其中主要由 X, Y两个序列经过一定规则运算 构成。 X由图 1 中上半部分的小方框构成的移位寄存器及其对应反馈电路构 成， 推导的公式为：
xn(i+25) =xn(i+3) + xn(i) modulo 2, i=0, ... , 225-27
Y由图 1中下半部分的小方框构成的移位寄存器及其对应反馈电路构成， 推导的公式为：
y(i+25) = y(i+3)+y(i+2) +y(i+l) +y(i) modulo 2, i=0, ... , 225-27
图 1中的输出 A的复数扰码 ：
Figure imgf000003_0001
根据图 1所示， 每个复数扰码由 25比特长度的 X序列和 Y序列经过一 个固定的组合电路映射而得的。 按照协议包含的电路， 每个时钟周期， X, Y 能进行 1个码片 （chip ) 的偏移， 输出的扰码可以有 1个 chip的偏移。 如果 要进行 N个偏移，需要等待 N个时钟周期进行扰码生成， 并且在这 N个时钟 周期的扰码偏移的时候， 扰码发生装置必须连续地被占用。 协议中推荐的扰 码发生器， 适用于扰码连续偏移的情况。
在无线通讯中，有很多场合需要使用到扰码非连续偏移。比如在 WCDMA 的 RAKE接收机， 由于多径更新的影响， 而且由于用户自身的运动， 每个用 户的多径相位也是不断地移动，因此接收机也需要不断地根据输入相位偏移， 调整扰码产生的相位， 下一个需要产生的扰码相位与前一个扰码的相位偏移 N常常是不等于 1的。 进行 N比特（bit )偏移， 有一种是控制扰码发生器一 个 bit—个 bit的发生。 当 N为正数的时候， 需要等待 N个时钟周期进行相位 偏转， 当 N为负数的时候， 需要等待 N个时钟周期， 等待输入偏移与扰码偏 移相等。 需要花费大量时间， 并且只为偏移， 长时间占用扰码生成器。
在无线干扰抵消的时候， 现在主要釆用用户分组成批处理， 每个用户按 重构长度（重构长度非协议规定， 不同算法， 可以有不同的值， 我们这里规 定 512 )进行重构抵消， 因此扰码的偏移最小为 512chip。 而干扰 4氏消对时间 的性能要求非常高， 釆用协议规定的扰码生成器， 产生扰码的时间较长， 不 容易提升干扰抵消的性能。 而釆用矩阵相乘的方法， 根据无线帧的结构， 按 子时隙 （slot )序号， 产生 slot0,slotl,slot2等等各组 slot边界的变换矩阵。 根 据符号 ( symbol )序号, 产生 symbolO , symbol 1 , symbol2等各组 symbol边界的 变换矩阵。 需要存放大量的变换矩阵系数（至少 50组 25*25的矩阵系数） ， 需要大量的存储空间。
按比特逐一进行扰码产生的扰码发生器， 结构简单， 但是性能低。 渐渐 不能满足日益复杂的 RAKE接收机和干扰抵消处理。 矩阵相乘法需要存放大 量的变换矩阵， 开销比较大， 并且矩阵运算也较复杂， 而且矩阵运算与存放 的变化矩阵相关， 如果算法进行变更， 干扰 ·ί氏消的重构长度发生变化， 且不 规则， 则现行的矩阵相乘将会受到比较大的限制。 需用存放的矩阵系数可能 急剧膨胀。 发明内容
本发明实施例提供了一种扰码的生成方法、 装置和扰码的处理装置， 以 克服现在技术中， 单比特旋转性能比较低， 而用矩阵存储资源消耗过大， 且 相乘矩阵不灵活的问题。 本发明实施例提供了一种扰码的生成方法， 该方法包括： 将输入的相位偏移量转换成二进制数， 根据所述二进制数中当前权重最 高的有效比特的位置生成旋转系数的访问地址， 根据所述访问地址从旋转系 数表中选择对应的旋转系数；
将 K比特的初始 4尤码序列映射成 2K比特的 4尤码序列， 对映射后的 4尤码 序列与所述旋转系数进行运算， 得到旋转后的扰码序列， K为正整数；
将当前权重最高的有效比特更新为零， 若更新后的相位偏移量为零， 则 输出所述旋转后的扰码序列， 若更新后的相位偏移量不为零， 则将更新后的 相位偏移量作为当前输入的相位偏移量， 将所述旋转后的 4尤码序列作为初始 扰码序列重复执行上述操作。
优选地， 所述根据所述地址从旋转系数表中选择对应的旋转系数之前， 所述方法还包括：
基于 2的 n次幂推导出扰码的旋转系数， 并将所述旋转系数保存到所述 旋转系数表中。
优选地， 所述对映射后的扰码序列与所述旋转系数进行运算， 得到旋转 后的扰码序列， 包括：
将映射后的 2K比特的 4尤码序列分成 K组， 将所述 K组 4尤码序列和所述 旋转系统进行乘加运算， 得到旋转后的扰码序列。
优选地， 所述 K优选为 25。
本发明实施例还提供了一种扰码的生成装置， 该装置包括：
地址生成器， 其设置为： 根据当前相位偏移量转换后的二进制数中当前 权重最高的有效比特的位置生成旋转系数的访问地址；
旋转系数处理模块， 其设置为： 保存包含旋转系数的旋转系数表， 以及 根据所述地址生成器生成的所述访问地址从所述旋转系数表中选择对应的旋 转系数并输出；
初始扰码緩存器， 其设置为： 緩存初始扰码序列， 以及旋转后的扰码序 歹 |J ; 映射运算器， 其设置为： 将所述初始扰码緩存器緩存的 K比特的初始扰 码序列映射成 2K比特的扰码序列，对映射后的扰码序列与所述旋转系数处理 模块输出的所述旋转系数进行运算， 得到旋转后的扰码序列并输出， 其中 K 为正整数；
扰码緩存器， 其设置为： 緩存所述映射运算器输出的所述旋转后的扰码 序列；
旋转结束判断模块， 其设置为： 判断访问所述旋转系数处理模块的次数 是否达到首次输入的相位偏移量转换后的二进制数中的非零比特的个数， 若 未达到， 则向选择器输出第一预定值； 若达到， 则向选择器输出第二预定值； 选择器， 其设置为： 接收所述旋转结束判断模块输入的所述第一预定值， 并根据所述第一预定值向所述初始扰码緩冲器输出来自所述扰码緩存器的所 述旋转后的扰码序列； 或者， 接收所述旋转结束判断模块输入的所述第二预 定值， 并根据所述第二预定值输出来自所述扰码緩存器的所述旋转后的扰码 序列。
优选地， 所述旋转系数为基于 2的 n次幂推导出的旋转系数。
优选地， 所述 K优选为 25。
优选地， 所述旋转系数表中保存的所述旋转系数的个数根据所述相位偏 移量的最大比特数确定。
本发明实施例另提供了一种扰码的处理装置，包括上述扰码的生成装置、 与所述扰码的生成装置相连的支路选择器以及与所述支路选择器相连的协议 扰码发生器。
优选地， 当所述协议扰码发生器为干扰抵消扰码发生器时， 所述旋转系 数釆用正向旋转系数。
上述扰码的生成方法、 装置和扰码的处理装置， 提升了性能及灵活性， 而且成本比较低。 附图概述
图 1是现有协议扰码结构示意图； 图 2是本发明扰码的生成装置实施例的结构示意图；
图 3是本发明扰码的处理装置实施例的结构示意图；
图 4是本发明实施例扰码映射结构示意图；
图 5是本发明实施例扰码运算结构示意图。 本发明的较佳实施方式
下文中将结合附图对本发明的实施例进行详细说明。 需要说明的是， 在 不冲突的情况下， 本申请中的实施例及实施例中的特征可以相互任意组合。
如图 2所示， 是本发明扰码的生成装置实施例的结构示意图， 该装置包 括：
地址生成器 21、 旋转系数处理模块 22、 初始扰码緩存器 23、 映射运算 器 24、 扰码緩存器 25、 旋转结束判断装置 26和选择器 27 , 其中：
地址生成器， 用于根据当前相位偏移量转换后的二进制数中当前权重最 高的有效比特的位置生成旋转系数的访问地址；
旋转系数处理模块， 用于保存包含旋转系数的旋转系数表， 以及根据所 述地址生成器生成的所述访问地址从所述旋转系数表中选择对应的旋转系数 并输出；
初始扰码緩存器， 用于緩存初始扰码序列， 以及旋转后的扰码序列； 映射运算器， 用于将所述初始扰码緩存器緩存的 K比特的初始扰码序列 映射成 2K比特的扰码序列，对映射后的扰码序列与所述旋转系数处理模块输 出的所述旋转系数进行运算， 得到旋转后的扰码序列并输出；
扰码緩存器， 用于緩存所述映射运算器输出的所述旋转后的扰码序列； 旋转结束判断模块， 用于判断访问所述旋转系数处理模块的次数是否达 到首次输入的相位偏移量转换后的二进制数中的非零比特的个数，若未达到， 则向选择器输出第一预定值； 若达到， 则向选择器输出第二预定值；
选择器， 用于接收所述旋转结束判断模块输入的所述第一预定值， 并根 据所述第一预定值向所述初始扰码緩冲器输出来自所述扰码緩存器的所述旋 转后的扰码序列； 或者，接收所述旋转结束判断模块输入的所述第二预定值， 并根据所述第二预定值输出来自所述扰码緩存器的所述旋转后的扰码序列。
其中， 上述第一预定值可以设置为 0, 上述第二预定值可以设置为 1 , 当 然， 上述第一预定值可以设置为 1 , 上述第二预定值可以设置为 0, 等等； 上 述映射运算器主要用来执行映射和运算过程两部分：
第一部分是进行映射， 映射当前扰码向后偏移的 25个扰码， 主要由一些 异或单元构成。 经过映射后的扰码序列比特由 25比特扩展为 50比特， 这 50 比特可以分成 25组 4尤码序列。 0至 24比特为第一组 4尤码序列， 1至 25比特 为第二组扰码系列 ... ...25至 49为最后一组扰码序列。
另一部分是扰码运算，利用映射后的 25组扰码序列和同一个旋转系数进 行乘加运算， 生成一个中间扰码序列。 每组扰码序列是 25比特， 旋转系数也 是 25比特， 他们比特——对应进行相乘， 所有 25组乘积最后相加得到新的 一比特数据。 25组扰码得到 25比特新数据， 这 25比特新数据就是一次偏转 后的扰码序列值。
旋转系数表， 用来存放事前准备好的 2的 n次幂对应的系数表。 表的内 容如下：
0 0000 0000 0000 0000 0000 0010
0 0000 0000 0000 0000 0000 0100
0 0000 0000 0000 0000 0001 0000
0 0000 0000 0000 0001 0000 0000
0 0000 0001 0000 0000 0000 0000
0 0000 0000 0000 0100 1000 0000
0 0001 0000 0000 0000 1000 0000
0 0000 0000 1000 0000 1100 1000
旋转结束判断装置用来判断扰码偏转运算的次数。 如果二进制偏移量为 一的比特个数为 X, 则扰码旋转运算的次数为 X。 运算机制主要先根据最高有 效比特参数存储表的访问地址， 然后擦除最高有效比特。 此时， 次最高有效 比特变成最高有效比特， 产生下次运算对应的 2的 n次幂变换表对应的新地 址。 当偏移量变化为零的时候， 代表扰码旋转运算结束。
偏移后扰码緩存器， 用来存放一次旋转后的更新扰码值。 如果此次运算 是最后一次运算， 则此緩存器会输送给协议扰码产生器； 否则， 输入初始扰 码緩存器， 进行下次运算。
应用于上述扰码的生成装置的方法包含以下步骤：
步骤一、 把预先准备好的旋转系数存放在内部寄存器进行緩存； 这些旋转系数， ^^于 2的整 n次幂旋转事先计算存储好的系数。 之所 以釆用这种旋转系数， 而不釆用帧结构的旋转系数， 主要是为了灵活性， 以 后协议的帧结构如果发生变化， 对扰码生成装置的冲击比较小。 干扰抵消算 法发生变化， 重构长度不规则， 也对本发明的扰码发生装置不产生冲击。
步骤二、 把输出的扰码偏移相位转化成二进制数， 并计算为 "1" 比特的 总个数， 确定扰码旋转的时间开销；
步骤三、 根据二进制化后的扰码偏移值， 确定其权重最大的比特 "1" 的 位置， 产生对应的地址， 查找对应的偏移系数， 送往映射运算器参与运算； 查找的规则如下， 如果是 X系列正向偏移， 则生成的地址就等同于最高 比特位置对应值。 如果是 Y系列正向偏移， 则生成的地址就等同于最高比特 位置对应值加上常数 A。其中 A可以根据具体系数表 RAM的排布进行规划。
步骤四、 把取出来的 25比特初始扰码， 经过映射（map ) 电路， 映射成 50比特初始扰码， 可组合成 25组扰码；
对于宽带码分多址系统（WCDMA ) 系统， 釆用 25比特的初始扰码， 对 于其他系统， 可以釆用其他比特的初始 4尤码。
步骤五、 更新二进制化后的扰码偏移值， 权重最大的比特 "1" , 更改为
"0" ；
步骤六、 把 50比特初始扰码和输入旋转系数进行并行乘加运算； 步骤七、 寄存扰码的运算结果； 判断更新后的扰码偏移值是否为零， 如 果是零， 则结束扰码旋转， 输出运算结果； 否则， 跳转到步骤三。
上述步骤一中， 存放旋转系数的个数主要是根据扰码相位偏移量的最大 比特数决定的。 在干扰抵消中， 加扰最大偏移为一帧， 并且只有正相偏移， 因此只需要存放 16个旋转系数， 就可支持在一帧内的任意偏移。 并且当前干 扰抵消的偏移最小单位是 512, 因此旋转系数可以压缩到 7个旋转系数。
上述步骤三中执行取旋转系数的方式可以多样的。 主体思想是根据非零 比特的位置选择对应的旋转系数， 选择完系数后， 把对应的非零比特进行标 识， 等待后续清除。 至于非零系数按权重由高到低， 或者由低到高来进行运 算， 并不影响总体性能。
上述步骤四中旋转系数映射的方式主要跟扰码的特性有关系。 本文产生 的扰码主要是协议 3GPP TS 25.213规定的扰码。根据 X序列和 Y序列的特性 不同， 有不同的映射结构。 Y序列是 X序列的扩展， 两个序列可以使用同一 个映射电路， 只需要配置不同即可。
上述步骤六中把初始扰码进行 25的映射， 之所以釆用初始扰码作 25映 射， 而不釆用旋转系数作 25的映射是因为： 初始扰码做 25映射， 组合逻辑 的层级可以做得比较少， 容易提升电路频率， 并且电路结构比较简单。 映射 完毕后的扰码与同一旋转系数相累加运算， 可用快速获取一个新的完整的扰 码。
另外， 本发明还提供了一个扰码的处理装置， 如图 3所示， 该处理装置 包括图 2所示的扰码的生成装置、 与所述扰码的生成装置相连的支路选择器 以及与所述支路选择器相连的协议扰码发生器， 该协议扰码发生器包括加扰 扰码发生器、 解扰扰码发生器和干扰抵消扰码发生器。
其中， 预先生成的扰码的旋转系数， 可以根据扰码的生成公式进行迭代 运算， 得到 2的 n次幂位置对应的变化系数。 其中 X, Y不同， 正向反向不 同， 可以根据实际情况决定釆用哪类旋转系数。 比如干扰抵消只需要用到正 向旋转系数， 因此不需要生成反向系数， 可以节省空间。
任何一个扰码偏移都可以分解成几个 2的 n次幂的和。 比如 11001 , 可 以分解成一个 2的 4次方，一个 2的 3次方和一个 2的 0次方的和。 而每个 2 的整 n次幂的偏移， 一个时钟周期就可以计算完毕。 因此任意数值的偏移， 完成扰码偏移的时间开销就等于偏移量二进制化后， 非零比特的个数。 而把 一个偏移量拆分成几个 2 的整次方可以釆用循环递归法。 先判断最高有效比 特的位置， 用来产生一次旋转运算， 运算结束后， 把最高有效比特擦除。 然 后在更新后的偏移量重新寻找最高有效比特， 然后根据新的最高有效比特， 执行新的一次扰码旋转， 并在运算后再次更新相位偏移， 直至最后相位偏移 为零， 代表扰码运算结束。
把 25比特长度的扰码映射成 50比特的扰码的结构见图 4 , 图 4只列出 了 X系列的映射关系， Y系列映射结构类似。 主要是根据扰码的递推公式， 计算出第 25-46位的比特值，每个运算只有一级异或门。在计算 47-49的时候， 需要两级的异或门， 组合逻辑级别简单， 适合主频越来越高的集成电路。
映射完 50比特扰码后， 把扰码以 25为单位分成 25组， 如图 5所示， 其 中 0-24—组， 1-25—组等等。 然后把 25组扰码分别和输入的旋转系数相乘 累加， 其中累加的时候， 可以两两一组， 并行进行累加， 比如 0和 1进行累 加， 同时 2和 3进行累加， 他们各自累加的结果再进行累加， 这样组合逻辑 的层级将减小一半。
最后完成扰码序列的旋转后，把生成的扰码序列输送给协议扰码发生器。 基于在正常工作的时候， 扰码生成只需要单比特旋转。 这样上述扰码的处理 装置， 性能比较高， 并且性价比比较高。
综上所述， 上述扰码的生成方法、 装置和扰码的处理装置， 实现了扰码 的快速旋转， 旋转的时间只与相位偏移量的二进制数的非零个数有关， 处理 的性能是已知的扰码旋转方法中最高的。 并且此扰码生成器的使用灵活、 适 应性广， 适用任意相位偏移， 受具体的无线帧结构影响小。 内部存储单元面 积小， 只需要存储少量的旋转系数， 而不需要存储大量多组的变化矩阵， 存 储空间大大的减小。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序 来指令相关硬件完成， 上述程序可以存储于计算机可读存储介质中， 如只读 存储器、 磁盘或光盘等。 可选地， 上述实施例的全部或部分步骤也可以使用 一个或多个集成电路来实现。 相应地， 上述实施例中的各模块 /单元可以釆用 硬件的形式实现， 也可以釆用软件功能模块的形式实现。 本发明不限制于任 何特定形式的硬件和软件的结合。
以上实施例仅用以说明本发明的技术方案而非限制， 仅仅参照较佳实施 例对本发明进行了详细说明。 本领域的普通技术人员应当理解， 可以对本发 明的技术方案进行修改或者等同替换， 而不脱离本发明技术方案的精神和范 围， 均应涵盖在本发明的权利要求范围当中。
工业实用性
上述扰码的生成方法、 装置和扰码的处理装置， 提升了性能及灵活性， 而且成本比较氐。

Claims

权 利 要 求 书
1、 一种 4尤码的生成方法， 该方法包括：
将输入的相位偏移量转换成二进制数， 根据所述二进制数中当前权重最 高的有效比特的位置生成旋转系数的访问地址， 根据所述访问地址从旋转系 数表中选择对应的旋转系数；
将 K比特的初始 4尤码序列映射成 2K比特的 4尤码序列， 对映射后的 4尤码 序列与所述旋转系数进行运算， 得到旋转后的扰码序列， 其中 K为正整数； 将当前权重最高的有效比特更新为零， 若更新后的相位偏移量为零， 则 输出所述旋转后的扰码序列， 若更新后的相位偏移量不为零， 则将更新后的 相位偏移量作为当前输入的相位偏移量， 将所述旋转后的 4尤码序列作为初始 扰码序列重复执行上述操作。
2、 根据权利要求 1所述的方法， 其中，
所述根据所述地址从旋转系数表中选择对应的旋转系数之前， 所述方法 还包括：
基于 2的 n次幂推导出扰码的旋转系数， 并将所述旋转系数保存到所述 旋转系数表中。
3、 根据权利要求 1所述的方法， 其中，
所述对映射后的扰码序列与所述旋转系数进行运算， 得到旋转后的扰码 序列， 包括：
将映射后的 2K比特的 4尤码序列分成 K组， 将所述 K组 4尤码序列和所述 旋转系统进行乘加运算， 得到旋转后的扰码序列。
4、 根据权利要求 1-3任一权利要求所述的方法， 其中，
所述 K优选为 25。
5、 一种扰码的生成装置， 该装置包括：
地址生成器， 其设置为： 根据当前相位偏移量转换后的二进制数中当前 权重最高的有效比特的位置生成旋转系数的访问地址；
旋转系数处理模块， 其设置为： 保存包含旋转系数的旋转系数表， 以及 根据所述地址生成器生成的所述访问地址从所述旋转系数表中选择对应的旋 转系数并输出；
初始扰码緩存器， 其设置为： 緩存初始扰码序列， 以及旋转后的扰码序 歹 |J ;
映射运算器， 其设置为： 将所述初始扰码緩存器緩存的 K比特的初始扰 码序列映射成 2K比特的扰码序列，对映射后的扰码序列与所述旋转系数处理 模块输出的所述旋转系数进行运算， 得到旋转后的扰码序列并输出， 其中 K 为正整数；
扰码緩存器， 其设置为： 緩存所述映射运算器输出的所述旋转后的扰码 序列；
旋转结束判断模块， 其设置为： 判断访问所述旋转系数处理模块的次数 是否达到首次输入的相位偏移量转换后的二进制数中的非零比特的个数， 若 未达到， 则向选择器输出第一预定值； 若达到， 则向选择器输出第二预定值； 选择器， 其设置为： 接收所述旋转结束判断模块输入的所述第一预定值， 并根据所述第一预定值向所述初始扰码緩冲器输出来自所述扰码緩存器的所 述旋转后的扰码序列； 或者， 接收所述旋转结束判断模块输入的所述第二预 定值， 并根据所述第二预定值输出来自所述扰码緩存器的所述旋转后的扰码 序列。
6、 根据权利要求 5所述的装置， 其中，
所述旋转系数为基于 2的 n次幂推导出的旋转系数。
7、 根据权利要求 5或所述的装置， 其中，
所述 K优选为 25。
8、 根据权利要求 5所述的装置， 其中，
所述旋转系数表中保存的所述旋转系数的个数根据所述相位偏移量的最 大比特数确定。
9、 一种扰码的处理装置， 包括扰码的生成装置、 与所述扰码的生成装置 相连的支路选择器以及与所述支路选择器相连的协议扰码发生器， 其中， 所述扰码的生成装置釆用的是如权利要求 5-8任一权利要求所述的装置。
10、 根据权利要求 9所述的装置， 其中，
当所述协议扰码发生器为干扰抵消扰码发生器时， 所述旋转系数釆用正 向旋转系数。
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