CN1691656B - 在数字通信系统中生成扰码的方法及其装置 - Google Patents

Abstract

本发明公开了一种在数字通信系统中生成扰码的方法及其装置。该方法通过联合使用X序列的一组状态和掩码来产生与指定X序列状态相同的最大长度线性反馈移位寄存器序列输出，从而产生指定扰码。此外通过初始相位0对应X序列的状态和任意指定相位对应X和Y序列的状态的直接产生，以及多个扰码发生器共用一个Y序列发生器等方法从存储容量、灵活性和复杂度等多方面改进扰码发生器。扰码生成装置包括Y序列发生器和X序列发生器，模二加模块，第一和第二状态延迟模块，以及X序列状态和掩码的存储器；其中X和Y序列发生器为最大长度线性反馈移位寄存器序列发生器。采用本发明一方面可以极大缩减所需存储器的容量，另一方面还能在产生多个扰码时减小实现的复杂度，同时还能在降低功耗的基础上灵活的从一帧中间开始产生扰码。

Description

在数字通信系统中生成扰码的方法及其装置

技术领域

本发明涉及数字通信系统中信号的处理方法，具体涉及数字通信系统的基带信号处理中加扰和解扰时产生扰码的方法及其装置。

背景技术

在数字通信系统的基带信号处理中，加扰和解扰技术是非常重要和关键的技术手段。加扰和解扰技术简单来说就是与扰码相乘的操作，其中主要是利用了扰码的相关特性。因此扰码的产生在数字通信系统中是关键的技术手段。扰码在数字通信系统中经常被赋予许多重要功能，如在异步通信系统中提供同步支持，抵抗无线通信系统中无线信道对传输信号的干扰，以及在码分多址系统中区分不同的基站和用户等等。例如在全球移动电信系统(UMTS)的宽带码分多址(W-CDMA)技术中，就使用一套具有良好自相关和互相关特性的扰码来对每一帧38400个码片的数据进行加扰和解扰。

扰码产生的方法是多种多样的，本发明中只针对多项式生成方法研究扰码的生成，如附图1给出的一种基于戈尔德(Gold)码的生成方法。如附图1所示，复值扰码I+jQ由实值戈尔德码I和Q合成，其中戈尔德码是由一对优选的周期和速率均相同的最大长度线性反馈移位寄存器序列(m序列)模二加后所得。最大长度线性反馈移位寄存器序列的周期由生成多项式的最大阶数决定，如附图1中n阶最大长度线性反馈移位寄存器序列的周期就是2ⁿ-1。在扰码的具体应用中，一般根据使用需求选择最大长度线性反馈移位寄存器序列的阶数n。下面将以第三代合作伙伴计划(3GPP)中的扰码为例详细介绍扰码的生成方法和装置。

第三代合作伙伴计划标准中的提供的扰码生成方法如附图2所示，是附图1的一个具体实施实例。附图2中产生扰码所采用的最大长度线性反馈移位寄存器序列生成多项式都是18阶的，因此该扰码发生器总共可以产生2¹⁸-1＝262,143个扰码，编号0、1……262142，其中二进制最大长度线性反馈移位寄存器序列X和Y分别由两个18阶生成多项式产生，其中X序列由本原多项式1+X⁷+X¹⁸来构成，Y序列由多项式1+X⁵+X⁷+X¹⁰+X¹⁸来构成。

下面将参考第三代合作伙伴计划标准中的技术规范(TS)来介绍扰码产生的具体细节。令x(i)、y(i)和z_n(i)分别表示X、Y和z_n序列的的i个符号，则最大长度线性反馈移位寄存器序列X和Y的构成如下：

初始条件：

x初值为：x(0)＝1，x(1)＝x(2)＝……＝x(17)＝0

y初值为：y(0)＝y(1)＝……＝y(17)＝1

序列符号的递归定义为：

x(i+18)＝x(i+7)+x(i)mod 2，i＝0，1，...，2¹⁸-20；

y(i+18)＝y(i+10)+y(i+7)+y(i+5)+x(i)mod 2，i＝0，1，...，2¹⁸-20；

则第n个戈尔德码z_n(n＝0，1，...，2¹⁸-2)为：

z_n(i)＝x((i+n)mod 2¹⁸-2)+y(i)mod 2，i＝0，1，...，2¹⁸-2

通过以下转换将二进制序列转换为实值序列：

$Z_n\left(i\right)=\left\{\begin{array}{cc}+1,& z_n\left(i\right)=0\\ -1,& z_n\left(i\right)=1\end{array}\right.;$ i＝0，1，...，2¹⁸-2

从而得到第n个复数扰码序列：

S_dl，n(i)＝Z_n(i)+jZ_n((i+131072)mod(2¹⁸-1))，i＝0，1，...，38399

由上述扰码定义可知：扰码序列由两个戈尔德码实值序列组合而成的复数序列，而且这两个戈尔德码序列在相位上相差半个码周期；另一方面，由于第三代合作伙伴计划中一帧数据规定为38400个码片，所以其中使用的单个扰码序列的长度也为38400。目前，在第三代合作伙伴计划相关系统中只使用第0到24575个扰码，即总共使用了24576个扰码。其中前8192个扰码供正常模式下使用，第8192到16383个左备选扰码和第16384到24575个右备选扰码都是在压缩模式下使用。而且每8192个扰码由被分为512组，每组16个扰码，其中一个是基本扰码，其它15个都是辅助扰码。基本扰码包括扰码n＝16*i，其中i＝0，1，...，511。第i组的辅助扰码包括扰码16*i+k，其中i＝1，2，...，15。

掩码可以延迟最大长度线性反馈移位寄存器序列的输出相位，即对于任意最大长度线性反馈移位寄存器序列的移位寄存器状态，在特定掩码作用下的输出相位始终与最大长度线性反馈移位寄存器序列的原始输出相位(即附图1中移位寄存器最低位第0位的状态)在特定时刻之后的输出相位完全一致。掩码对于延迟的具体参数由最大长度线性反馈移位寄存器序列的生成多项式决定。由于掩码对最大长度线性反馈移位寄存器序列的输出相位的延迟特性，扰码I和Q项在相位上的差一般是用掩码来实现的。此外，所有扰码的相位0对应的Y序列的状态都是相同的，为Y序列的初值；不同扰码相位0所对应X序列的状态都是不相同的，但是所有扰码相位0所所对应X序列的状态都是由X序列的初值延迟而来。

附图3给出了附图1所示扰码产生方法的一种具体扰码发生器装置。完整的扰码发生器包括：由两个最大长度线性反馈移位寄存器序列发生器(包括移位寄存器、反馈模块和掩码输出模块)X和Y以及模二运算部分构成的扰码产生模块，和X序列状态存储器。在该简单扰码发生器中，只有最大长度线性反馈移位寄存器序列发生器X和Y中的移位寄存器SHIFT_REG_X和SHIFT_REG_Y是可以由外部控制的；而其中的反馈模块和掩码输出模块都是不可控制的，反馈模块由生成多项式决定，掩码模块由生成多项式和具体的扰码相位定义决定。

为了产生如附图2所示的第三代合作伙伴计划标准中的扰码，附图3所示简单扰码发生器中的反馈模块和掩码输出模块都被固定的设置为与附图2中相应部分完全一样，即序列X发生器的掩码MASK_X_I＝000000000000000001，MASK_X_Q＝001000000001010000，反馈FB_X＝000000000010000001，序列Y发生器的掩码MASK_Y_I＝000000000000000001，MASK_Y_Q＝001111111101100000，反馈FB_Y＝000000010010100001。

附图3所示简单扰码发生器的工作过程如下所述：

首先根据控制信号“INI”来初始化扰码发生器中移位寄存器的状态——即根据指定的扰码序号从X序列状态存储器中取出相应X序列状态输入到序列X发生器的移位寄存器中，同时将序列Y发生器的移位寄存器置为预定义Y序列初值，在第三代合作伙伴计划标准中，预定义Y序列初值为全“1”。

然后根据控制信号“NEXT”以固定频率(在第三代合作伙伴计划标准中为每秒3,840,000次)动作两个最大长度线性反馈移位寄存器序列发生器X和Y，同时输出指定序号的扰码。最大长度线性反馈移位寄存器序列发生器动作一次是指掩码模块根据当前移位寄存器的状态值输出相位X_I、X_Q、Y_I和Y_Q，接着每两个最大长度线性反馈移位寄存器序列输出相位(X_I与Y_I，X_Q与Y_Q)进行模二加得到戈尔德码I和Q，最终合并I和Q后输出所需扰码I+jQ，然后整个移位寄存器右移一位，同时由反馈模块给出移位寄存器最高位的状态值，由此完成该最大长度线性反馈移位寄存器序列到下一个状态的转移。

整个扰码发生器以固定周期，在第三代合作伙伴计划标准中为10毫秒，重复进行上述两步操作，完成每个周期内重复输出指定长度扰码序列的工作。

附图3所示扰码发生器系统的方法和装置具有很多缺点。主要来说，为了生成要求的N个扰码，该简单扰码发生器需要N×n比特来存储X序列的状态，例如为了生成第三代合作伙伴计划标准中的24576个扰码，需要24576×18比特来存储X序列的状态，因此对存储器的容量要求非常高，而实现具有如此巨大容量存储器的扰码发生器是非常不划算的。另一方面，第三代合作伙伴计划标准中对扰码应用有一定的特征，如在正常模式一帧中可能出现短期内使用压缩模式，或者有时接收机只需要对一帧中的一段数据进行解扰等。因此在设计具体的扰码发生器时往往需要考虑这些具体的应用情况，在满足所有应用需求的情况下使所实现的系统最优化。

发明内容

本发明的目的是：本发明主要针对现有技术方案的不足，提供一种在数字通信系统中对存储器容量需求小、功耗低以及灵活性高的生成扰码的方法及其装置。

为实现本发明的目的，本发明提供了一种在数字通信系统中生成扰码的方法，它包括以下步骤：

根据指定的扰码序号，从X序列状态和掩码的存储器中取出相应一组X序列的状态和一对掩码，其中X序列的状态经过延迟之后和掩码一起分别输入到最大长度线性反馈移位寄存器序列X发生器的移位寄存器SHIFT_REG_X和一对掩码输出模块MASK_X_I和MASK_X_Q中，同时根据预定义Y序列初值初始化最大长度线性反馈移位寄存器序列Y发生器的移位寄存器SHIFT_REG_Y；

根据控制信号动作最大长度线性反馈移位寄存器序列X发生器和最大长度线性反馈移位寄存器序列Y发生器，同时输出指定序号的扰码序列；

初始化最大长度线性反馈移位寄存器序列X发生器时状态和掩码同时输入，由一组X序列的状态和掩码生成指定X序列状态的最大长度线性反馈移位寄存器序列；

将预先存储的X序列状态延迟，从而产生指定扰码的相位0对应的X序列状态，其中X序列状态延迟的参数取决于指定扰码的相位0对应的X序列状态与从包括X序列状态和掩码的存储器中取出的一组X序列状态的差值。

将输入到最大长度线性反馈移位寄存器序列X和Y发生器的移位寄存器SHIFT_REG_X和SHIFT_REG_Y的初始状态经过延迟后产生指定扰码在任意指定相位对应的X序列和Y序列的状态，然后再次输入到最大长度线性反馈移位寄存器序列X和Y发生器的移位寄存器SHIFT_REG_X和SHIFT_REG_Y中。

当产生多个扰码时，采用多个最大长度线性反馈移位寄存器序列X发生器，同时共用一个最大长度线性反馈移位寄存器序列Y发生器；

根据现在正在使用的扰码所对应的掩码组的相对位置，从需要使用的扰码所对应的掩码组中取出同样的相对位置的掩码，并最终输入到X序列的一对掩码模块中，从而实现扰码的快速切换。

本发明的另一方案是提供一种在数字通信系统中生成扰码的装置，它包括由最大长度线性反馈移位寄存器序列X发生器、最大长度线性反馈移位寄存器序列Y发生器、模二运算部分构成的扰码产生模块和X序列状态和掩码的存储器，以及连接在X序列状态和掩码的存储器和扰码产生模块之间的X序列第一状态延迟模块；扰码产生模块中模二运算部分的输入来自最大长度线性反馈移位寄存器序列X发生器和最大长度线性反馈移位寄存器序列Y发生器的输出，而模二运算部分产生最终输出；其中最大长度线性反馈移位寄存器序列发生器包括移位寄存器、反馈模块和掩码输出模块，反馈模块根据生成多项式和移位寄存器产生内部反馈信号输出给移位寄存器，而掩码输出模块根据掩码和移位寄存器产生最终输出；所述存储器中不仅包含X序列的状态，还包含X序列的掩码，掩码每次将会成对输入到一个最大长度线性反馈移位寄存器序列X发生器的一对掩码输出模块，同时X序列状态输入到最大长度线性反馈移位寄存器序列X发生器的移位寄存器；

X序列第一状态延迟模块用于将X序列状态存储器输出的X序列状态延迟，并将产生的指定扰码的相位0对应的X序列状态输出到最大长度线性反馈移位寄存器序列X发生器的移位寄存器。

还包括连接在X序列第一状态延迟模块和扰码产生模块之间的X序列第二状态延迟模块，以及接受Y序列初值、连接在扰码产生模块输入端的Y序列第二状态延迟模块；

其中X序列第二状态延迟模块用于产生指定扰码在任意指定相位对应的序列X的状态并输出到最大长度线性反馈移位寄存器序列X发生器的移位寄存器；

其中Y序列第二状态延迟模块用于产生指定扰码在任意指定相位对应的序列Y的状态并输出到最大长度线性反馈移位寄存器序列Y发生器的移位寄存器。

其中最大长度线性反馈移位寄存器序列X发生器和模二运算部分的数目为多组，而最大长度线性反馈移位寄存器序列Y发生器为共用的，即每组最大长度线性反馈移位寄存器序列X发生器和模二运算部分与其它各部件之间的连接关系保持不变，每个模二运算部分的输入来自该组中对应最大长度线性反馈移位寄存器序列X_n发生器和共用的最大长度线性反馈移位寄存器序列Y发生器的输出，每个模二运算部分将产生一个最终扰码输出，从而同时生成多个扰码。

假如需要产生连续的N个扰码，附图3所示简单扰码发生器需要N×n比特的存储容量；而使用本发明所给出的扰码生成装置，如果记第一状态延迟模块的参数为N₃，即对X序列状态的延迟不超过N₃，可能的状态延迟为0或1或……或(N₃-1)，X序列状态存储器中X序列的状态数目为N₁，则该存储器中X序列的掩码数目为N₂＝N/N₃/N₁。

本发明的扰码生成装置所需总的存储容量为(N₁+2N₂)×n比特。由简单的数学推导可知，本发明所需最小的存储容量为：

${\mathrm{MIN}}_{\mathrm{MEM}}=2\×\sqrt{\frac{N}{N_3}}\×\mathrm{nbits},$ 当且仅当 $N_1=2N_2=\sqrt{\frac{N}{N_3}};$

以第三代合作伙伴计划标准中的扰码使用为例，附图3所示简单扰码发生器产生24576个扰码需要24576×18比特的存储容量，而本发明的扰码生成装置在第一状态延迟参数N₃＝1，即相位0对应的X序列状态产生不利用第一状态延迟模块的情况下，最少可以只用比特的存储容量。此外，可以针对具体的应用环境对最终的多扰码发生装置进行最优化设置——即通过调节需要预先存储的X序列状态和掩码的数量，充分利用第一状态延迟模块，即增大参数N₃后，本发明的扰码生成装置总的存储容量将进一步缩小。从上述分析和数据可以看出本发明造成存储容量呈指数下降。

直接利用简单扰码发生器来从任意指定相位开始产生扰码时，从相位0到指定相位的其它不必要的扰码都会产生，这将会极大浪费整个扰码发生器的能量；本发明中的X序列第二状态延迟模块和Y序列第二状态延迟模块将指定相位对应X和Y序列的状态产生功能从整个扰码生成装置中分离出来，一方面节约扰码生成装置的功耗，另一方面也使扰码生成装置的使用更具有灵活性。

当产生多个扰码时，本发明采用多个最大长度线性反馈移位寄存器序列X发生器，同时共用一个最大长度线性反馈移位寄存器序列Y发生器，进一步缩减了扰码发生器的复杂度。

附图说明

附图1基于戈尔德码的扰码产生方法的原理示意图。

附图2第三代合作伙伴计划中提供的具体的扰码产生的原理示意图。

附图3根据附图1给出的一种简单扰码发生器结构示意图。

附图4本发明的基本扰码生成装置。

附图5本发明的第一个实施例。

附图6本发明的第二个实施例。

附图7本发明的第三个实施例。

附图8本发明在数字通信系统中产生扰码的流程图。

具体实施方式

以下将以第三代合作伙伴计划中的具体扰码应用为例，同时结合附图对本发明进一步详细描述。

附图4为根据本发明实施的一个用于数字通信系统的基本扰码发生器的示例。该基本扰码发生装置包括：一个Y序列发生器，一个X序列发生器，X和Y序列模二加模块，以及X序列状态和掩码的存储器。其中X和Y序列发生器都是最大长度线性反馈移位寄存器序列发生器，与附图1中完全一样，即包括：

移位寄存器SHIFT_REG_X和SHIFT_REG_Y：用于存储最大长度线性反馈移位寄存器序列初始化时的相位0(即第三代合作伙伴计划中的码片0位置)对应的X序列和Y序列的状态以及其后各时刻的状态值。在开始产生扰码前，指定扰码的相位0对应的X和Y序列状态将被计算并输入移位寄存器；而且以后每个扰码相位0时刻移位寄存器将被相位0对应的X和Y序列状态重新初始化。相位0对应的X序列状态在每个指定扰码序号下都需要计算；而相位0对应的Y序列状态始终为预定义Y序列初值(第三代合作伙伴计划中为全“1”)。每次最大长度线性反馈移位寄存器序列发生器动作一次，移位寄存器的所有相位将右移一位，即第1至n-1位移动到第0至n-2位，而最高位第n-1位的状态将从反馈模块获得。因此所有的移位寄存器都是可以控制的。

反馈模块FB_X和FB_Y：用于根据当前时刻的移位寄存器的状态产生下一个时刻移位寄存器的最高位。在反馈模块中，移位寄存器的所有n位状态将与特定的n位反馈代码(由生成多项式决定)先进行“位与”操作，然后再对这n位结果进行模二加运算，最后输出1位状态值。这一位状态值在每次最大长度线性反馈移位寄存器序列发生器动作时将被输出到移位寄存器最高位第n-1位，所以从移位操作的角度经常称反馈模块的输出状态为移位寄存器的第n位状态。在该扰码发生器中，所有的反馈模块都是固定的，即不可控制的，其中反馈模块中具体的反馈代码将由最大长度线性反馈移位寄存器序列的生成多项式给出，例如在第三代合作伙伴计划中的由扰码生成多项式可以给出X序列的反馈FB_X＝000000000010000001，Y序列的反馈FB_Y＝000000010010100001。

掩码模块MASK_X_I和MASK_Y_I以及MASK_X_Q和MASK_Y_Q：用于产生最大长度线性反馈移位寄存器序列的输出相位。掩码模块中的操作与反馈模块中基本类似，同样是将移位寄存器的n位状态值将与特定的n位“掩码”先进行“位与”操作，然后再对这n位结果进行模二加运算，最后输出1位相位。掩码的主要作用就是将最大长度线性反馈移位寄存器序列输出的相位延迟，本发明就着重利用这一特性来缩小整个扰码发生器的存储器容量需求。在本发明的扰码发生器器中，所有X序列的掩码MASK_X_I和MASK_X_Q都是可控制的，而所有Y序列的掩码MASK_Y_I和MASK_Y_Q都是固定的，即不可变更的，具体的掩码将由具体扰码的生成多项式和相位定义给出，例如在第三代合作伙伴计划中的Y序列的掩码MASK_Y_I＝000000000000000001，MASK_Y_Q＝001111111101100000。

模二加模块主要是将两个最大长度线性反馈移位寄存器序列，即序列X和Y的掩码模块的输出值进行模二加操作，以形成戈尔德码，并最终由两个实值戈尔德码合成一个复值扰码并输出。在每次最大长度线性反馈移位寄存器序列发生器动作时模二加模块都会输出对应的扰码。

X序列状态和掩码的存储器将用于产生X序列的移位寄存器和掩码模块的输入信息。在指定扰码序号后，将从存储器中选择一组X序列状态和掩码(包括MASK_X_I和MASK_X_Q两项)，然后X序列状态将输入到X序列的移位寄存器，而选中的一对掩码将直接输入到X序列的掩码模块中。对于整个扰码发生器而言，可以优化X序列状态和掩码列表的大小，即通过调节存储的X序列状态数目N₁和掩码数目N₂＝N/N₁(其中N为所需要产生的扰码的总数目)，使总的存储容量最小化。

此外，在第三代合作伙伴计划中产生一帧扰码期间，在压缩模式下扰码需要从正常模式下使用的变为压缩模式专用的左或右备选扰码。因此为满足第三代合作伙伴计划标准中的这种特定需求，扰码发生器必须要支持快速切换，即在产生正常扰码和备选扰码间迅速切换。本发明中通过将存储相同的三组掩码来完成快速切换，即序号0至8191的正常模式扰码组中存储的掩码位置与序号8192至16383的左备选扰码组和序号16384至24575的右备选扰码组中存储的掩码的位置都是一一对应的。这样在快速切换时只需要从存储的掩码列表中选择另一个与现在正在使用的对应的扰码即可。

附图5为第一状态延迟模块在本发明的基本扰码发生器中的使用示意图。第一状态延迟模块主要用于将预先存储的X序列状态延迟，即将X序列状态由扰码n-n₃的相位0对应的X序列状态延迟，从而产生指定扰码n的相位0对应的X序列状态。状态延迟操作将由反馈模块和移位寄存器共同完成，其中具体状态延迟的参数取决于指定扰码相位0对应X序列状态与从存储器从取出的一组X序列状态和掩码所对应的X序列状态在相位上的差值n₃。相位0对应的X序列状态在重复产生多帧扰码时将会用于对扰码相位0对应X序列移位寄存器的初始化，此时相位0对应的Y序列状态应该为预定义Y序列初值。

附图6为第二状态延迟模块在本发明的基本扰码发生器中的使用示意图。第二状态延迟模块主要用于产生指定扰码在任意指定相位对应的序列X和Y的状态。该指定相位对应X和Y序列的状态可以用于直接从该指定相位产生指定扰码，而不需要从该扰码的相位0位置开始产生。第二状态延迟模块的输入为第一状态延迟模块的输出相位0对应的X序列状态和Y序列的预定义初值。在第三代合作伙伴计划中，第二状态延迟模块中对序列X和Y的相位0对应的状态的推后不会超过标准中一帧数据的长度，即38400个码片。第二状态延迟模块对X和Y序列的状态延迟参数都是一样的，同样由指定相位给出。第二状态延迟模块的输出的任意指定相位对应X和Y序列的状态将被输入到X和Y序列发生器的移位寄存器中。

附图7为根据本发明的多扰码发生器装置。该多扰码发生器装置中包括两个X序列发生器和一个Y序列发生器，其中X序列发生器和Y序列发生器与本文中前面描述的完全一样。在第三代合作伙伴计划中，该多扰码发生器可以用于同时产生一个基本扰码和其对应的一个辅助扰码，因此在附图7中的序列X₁和X₂发生器中的掩码模块可以是一样的，即MASK_X₁_I＝MASK_X₂_I，而且MASK_X₁_Q＝MASK_X₂_Q，从而所有X序列发生器中的掩码模块可以统一控制。此外，该多扰码发生器中所有X序列发生器所使用的前端部件都是一样的，尤其是X序列状态和掩码的存储器同样只有一个。

参见附图8，本发明所给出的多扰码发生器在产生其中一个扰码时的详细过程。下面将重点描述其中的几个关键步骤：

初始化过程——如附图8所示，整个扰码发生器的初始化是先选择存储器中的一组X序列的状态和掩码，再根据状态延迟计算相位0对应X序列的状态，然后根据是否需要从指定相位开始产生掩码决定是否应该产生任意指定相位对应的X和Y序列的状态，最终使用上述X和Y序列的状态和X序列的一对掩码对X和Y序列发生器的移位寄存器和X序列发生器的一对掩码模块进行赋值以完成产生指定扰码的初始化工作。相应相位0对应的X序列状态，以及Y序列的预定义初值，都会单独存储，以便于扰码产生到最后一个相位后从相位0重新产生扰码时再次初始化X和Y序列的移位寄存器。初始化中最初的X序列的状态和掩码来源于存储器，相位0对应的X序列状态由第一状态延迟模块产生，而指定相位对应的X和Y序列的状态由X序列和Y序列第二状态延迟模块产生。

快速切换过程——在第三代合作伙伴计划中，对于三个扰码组(正常模式的，左备选和右备选扰码组)的预先存储的掩码而言，每组中掩码的相对位置(相对于该扰码组的起始序号，0、8192或16384)都会存在。因此，所谓的快速切换过程，只需要根据现在正在使用的扰码所对应的掩码组的相对位置，从需要使用的扰码所对应的掩码组中取出同样的相对位置的掩码，并最终输入到X序列的一对掩码模块中。这一过程不需要变更整个扰码发生器中的其它部分，真正做到了“快速”的切换不同组的扰码的产生。

扰码输出过程——在本发明的扰码发生器中，每一个扰码的产生都是从掩码模块处理当前的移位寄存器中的最大长度线性反馈移位寄存器序列的现有状态值并产生输出相位开始，接着模二加模块处理X和Y序列的一对掩码模块输出并产生戈尔德码，最终合成I和Q两项戈尔德码来产生所要的扰码。

以上说明都是以第三代合作伙伴计划中的扰码为例进行，对于一般的扰码而言，只需要将最大长度线性反馈移位寄存器序列发生器的阶数更改，同时其中的反馈模块同样根据生成多项式变更，而其它所有模块以及相关处理方法和过程都不变，就能产生所需要的任意指定扰码。此外，由于掩码所导致的相位延迟与最大长度线性反馈移位寄存器序列的生成多项式有关，所以存储器中的所有掩码需要根据生成多项式重新计算；同时X序列的相位是由扰码具体的相位定义决定，因此存储器中的X序列状态也需要根据扰码的定义重新产生。

下面将举例说明如何根据扰码序号选择相应的X序列的状态和掩码：

如果X序列的N₁个状态和N₂个掩码分别为：

$\{X\_{\mathrm{STATE}}_{i\×N_3},i=\mathrm{0,1},...,N_1-1\}$

$\{\mathrm{MASK}\_X_{j{\×N}_3\×N_1},j=\mathrm{0,1},...,N_2-1\}$

其中状态表达式中下标表示该状态所对应相位的时刻，而掩码表达式中下标表示该掩码所对应的相位延迟参数。对于任意扰码，其序号n可以表示为：

n＝n₂×(N₃×N₁)+n₁×N₃+n₃，n₃＝0，1，...，N₃-1

则产生这个序号n的扰码可以通过在本发明的扰码发生器中使用延迟了n₃个状态的存储器中第n₁个X序列状态和第n₂个X序列掩码来完成。

显然，本领域的技术人员可以对本发明的扰码生成方法和装置进行各种改动和变形而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变形属于本发明权利要求及其等同技术的范围之内，则本发明的意图包含这些改动和变形在内。

Claims (7)

1.一种在数字通信系统中生成扰码的方法，包括以下步骤：

根据指定的扰码序号，从X序列状态和掩码的存储器中取出相应一组X序列的状态和一对掩码，其中X序列的状态经过延迟之后和掩码一起分别输入到最大长度线性反馈移位寄存器序列X发生器的移位寄存器SHIFT_REG_X和一对掩码输出模块MASK_X_I和MASK_X_Q中，同时根据预定义Y序列初值初始化最大长度线性反馈移位寄存器序列Y发生器的移位寄存器SHIFT_REG_Y；

根据控制信号动作最大长度线性反馈移位寄存器序列X发生器和最大长度线性反馈移位寄存器序列Y发生器，同时输出指定序号的扰码序列；

其特征在于：

初始化最大长度线性反馈移位寄存器序列X发生器时状态和掩码同时输入，由一组X序列的状态和掩码生成指定X序列状态的最大长度线性反馈移位寄存器序列；

将预先存储的X序列状态延迟，从而产生指定扰码的相位0对应的X序列状态，其中X序列状态延迟的参数取决于指定扰码的相位0对应的指定X序列状态与从包括X序列状态和掩码的存储器中取出的一组X序列状态的差值。

2.根据权利要求1所述在数字通信系统中生成扰码的方法，其特征在于：将输入到最大长度线性反馈移位寄存器序列X和Y发生器的移位寄存器SHIFT_REG_X和SHIFT_REG_Y的初始状态经过延迟后产生指定扰码在任意指定相位对应的X序列和Y序列的状态，然后再次输入到最大长度线性反馈移位寄存器序列X和Y发生器的移位寄存器SHIFT_REG_X和SHIFT_REG_Y中。

3.根据权利要求1所述在数字通信系统中生成扰码的方法，其特征在于：当产生多个扰码时，采用多个最大长度线性反馈移位寄存器序列X发生器，同时共用一个最大长度线性反馈移位寄存器序列Y发生器。

4.根据权利要求1所述在数字通信系统中生成扰码的方法，其特征在于：根据现在正在使用的扰码所对应的掩码组的相对位置，从需要使用的扰码所对应的掩码组中取出同样的相对位置的掩码，并最终输入到X序列的一对掩码模块中，从而实现扰码的快速切换。

5.一种在数字通信系统中生成扰码的装置，包括由最大长度线性反馈移位寄存器序列X发生器、最大长度线性反馈移位寄存器序列Y发生器、模二运算部分构成的扰码产生模块和X序列状态和掩码的存储器，以及连接在X序列状态和掩码的存储器和扰码产生模块之间的X序列第一状态延迟模块；扰码产生模块中模二运算部分的输入来自最大长度线性反馈移位寄存器序列X发生器和最大长度线性反馈移位寄存器序列Y发生器的输出，而模二运算部分产生最终输出；其中最大长度线性反馈移位寄存器序列发生器包括移位寄存器、反馈模块和掩码输出模块，反馈模块根据生成多项式和移位寄存器产生内部反馈信号输出给移位寄存器，而掩码输出模块根据掩码和移位寄存器产生最终输出，其特征在于：

所述存储器中不仅包含X序列的状态，还包含X序列的掩码，掩码每次将会成对输入到一个最大长度线性反馈移位寄存器序列X发生器的一对掩码输出模块，同时X序列状态输入到最大长度线性反馈移位寄存器序列X发生器的移位寄存器；

X序列第一状态延迟模块用于将X序列状态存储器输出的X序列状态延迟，并将产生的指定扰码的相位0对应的X序列状态输出到最大长度线性反馈移位寄存器序列X发生器的移位寄存器。

6.根据权利要求5所述在数字通信系统中生成扰码的装置，其特征在于：还包括连接在X序列第一状态延迟模块和扰码产生模块之间的X序列第二状态延迟模块，以及接受Y序列初值、连接在扰码产生模块输入端的Y序列第二状态延迟模块；

所述X序列第二状态延迟模块用于产生指定扰码在任意指定相位对应的序列X的状态并输出到最大长度线性反馈移位寄存器序列X发生器的移位寄存器；

所述Y序列第二状态延迟模块用于产生指定扰码在任意指定相位对应的序列Y的状态并输出到最大长度线性反馈移位寄存器序列Y发生器的移位寄存器。

7.根据权利要求5所述在数字通信系统中生成扰码的装置，其特征在于：所述最大长度线性反馈移位寄存器序列X发生器和模二运算部分的数目为多组，而最大长度线性反馈移位寄存器序列Y发生器为共用的，即每组最大长度线性反馈移位寄存器序列X发生器和模二运算部分与其它各部件之间的连接关系保持不变，每个模二运算部分的输入来自该组中对应最大长度线性反馈移位寄存器序列X_n发生器和共用的最大长度线性反馈移位寄存器序列Y发生器的输出，每个模二运算部分将产生一个最终扰码输出，从而同时生成多个扰码。

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