CN1365539A - 利用时分复用预合并的匹配滤波器 - Google Patents

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Abstract

公开了一种用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关的技术。该技术通过在数据流中形成信号采样数值组的预合并和然后临时对该预合并排序来实现。临时排序预合并的特定一个根据多个二进制码位的特定合并被选择。该特定被选择的一个临时排序预合并然后被合并以形成相关性。

Description

利用时分复用预合并的匹配滤波器
有关申请的相关参考
本专利申请是1998年11月23日提交的编号美国专利申请US09/197597题目为“减少功率的匹配滤波器”的后续申请，该申请是1997年11月11日提交的编号美国专利申请US08/967444题目为“在滑动窗口上的高效率相关”的后续申请，这两个申请都在此引用作为参考。
本专利申请也是1999年6月30日提交的编号美国专利申请US09/343468题目为“利用预计算的减少功率的匹配滤波器”的后续申请，该申请也是上面引用的美国专利申请US08/967444的后续申请，这该申请也在此引用作为参考。
本专利申请也是1999年4月6日提交的编号美国专利申请US09/286503题目为“减少功率消耗的复合匹配滤波器”的后续申请，该申请也是1996年11月14日提交的编号美国专利申请US08/748755题目为“直接序列扩频通信信号的解扩”的后续申请，这两个申请都在此引用作为参考。
本发明领域
本发明总的涉及对于数字编码信号的匹配滤波器，更具体地涉及在码分多址(CDMA)信号无线电接收机中利用时分复用预合并减少功率消耗的一种匹配滤波器。
本发明背景
蜂窝电话行业在美国以及世界其他地方已经在商业运营上有显著进展。在主要大城市的增长已经远远超过了预期并且正超出系统容量。如果该趋势继续下去，迅速增长的影响将马上波及甚至最小的市场。需要改进方案以民族这些不断增长的容量需求以及保持高质量服务和避免提高价格。
在全世界，蜂窝系统的一个主要步骤是从模拟改变为数字传输。同等重要的是选择有效的数字传输方案，以实现下一代蜂窝技术。此外，普遍认为利用低成本、袖珍尺寸和无绳电话机的第一代个人通信网络(PCN)将由蜂窝运营商使用下一代数字蜂窝系统基础设施和蜂窝频率来提供，该电话机可以舒适地携带并且用于在家中、办公室、街道、车内等发出或接收呼叫。这些新系统所需要的关键特征是增加业务容量。
现在，利用频分多址(FDMA)、时分多址(TDMA)和码分多址(CDMA)方式实现信道接入。在FDMA系统中，一个通信信道是一个单独无线电频带，在该频带上集中了信号的发射功率。通过利用只通过滤波器指定频带内的信号能量的带通滤波器限制相邻信道的干扰。因此，对于分配给不同频率的每个信道，系统容量由可使用频率限制，以及由信道重复使用引起的极限所限制。
在TDMA系统中，一个信道包括在相同频率上之间间隔的周期性序列内的时隙。每个时隙周期称为一个帧。给定信号的能量被限制在这些时隙之一中。相邻信道干扰通过使用只在适当时间通过所接收信号能量的时间门或其它同步单元来限制。因此，来自不同相对信号强度电平的干扰问题被减少。
TDMA系统的容量通过将传输信号压缩到更短的时隙内而增加。结果，信息必须以对应更快的突发速率传输，这成比例地增加了所占用的频谱数量。
对于FDMA或TDMA系统或混合FDMA/TDMA系统，目的是保证两个潜在干扰信号不同时占用相同频率。相反，CDMA系统允许信号在时间和频率上重叠。因此，所有CDMA信号共享相同频谱。在频率和时间域上，多个接入信号重叠。在例如由Gilhousen，Jacobs，Viterbi，Weaver和Wheatley所著“有关蜂窝CDMA系统的容量”中描述了CDMA通信的各个方面，见IEEE Trans.On Vehicular Technology，May 1991。
在典型CDMA系统中，要传输的信息数据流被加到由伪随机噪声码(PN码)发生器产生的高得多的比特数据流上。该信息数据流一般与更高比特速率码数据流相乘。将较低比特速率信息数据流与较高比特速率码数据流合并成为对信息数据流信号编码或扩频。每个信息数据流或信道被分配唯一扩频码。多个被编码信息信号在射频载波上发射并且在接收机中被联合接收成为合成信号。每个被编码信号在频率和时间两方面与所有其他被编码信号以及噪声有关信号重叠。通过利用唯一扩频码之一对合成信号相关，相应信息信号可以分离并且解码。
有关CDMA通信技术有着大量优点。由于宽带CDMA特性例如改善的编码增益/解调强度、话音激活选通、扇区化和每个小区内相同频谱的重复使用等，使基于CDMA的蜂窝系统容量极限计划达到现有模拟技术的二十倍。CDMA实际上避免多径干扰，并且消除了衰落和天电干扰以增强城市地区的性能。通过高比特速率编码器的CDMA话音传输保证优良、逼真的话音质量。CDMA也提供各种数据速率来允许提供许多不同级别的话音质量。CDMA的扰码信号格式消除了串音和是偷听和跟踪通话非常困难和高成本，极大地保证了通话人的隐私并且避免通话期间的欺骗。在按照CDMA或“扩频”原理的通信系统中，信息数据流的频谱利用与数据信号码非相关的代码进行扩频。该代码对每个用户也是唯一的。这是知道所希望发射机代码的接收机能够选择所希望信号的原因。
有几个不同的扩展信号技术。对普遍的两个是直接序列(DS)和跳频(FH)，这两个都是本领域公知的。按照DS技术，数据信号乘以非相关伪随机码(即，前面描述的PN码)。PN码是数值为-1和1(有极性)或0和1(无极性)一系列码片(比特)并且具有象噪声一样的特性。一种产生PN码的方式是依靠至少一个移位寄存器。当这种移位寄存器的长度是N时，由公式TDS＝2N-1给出周期TDS。
在CDMA系统的接收机中，所接收信号再次乘以相同(同步地)PN码。由于该码包括+1｀和-1｀(有极性)，该操作从信号中消除了该码并且留下原有数据信号。换句话说，解扩操作与扩频操作相同。
参照图1，表示了现有技术相关器10的示意图，该相关器被用于计算所接收最新M个信号采样与M比特码字之间的相关性。一个M单元延迟线11存储所接收信号采样并且随后通过M级的每级将它们移位。因此，延迟线存储器单元包含至少所接收的M个信号采样数值。在每个新的信号采样被移位和每个旧信号采样被移出后，M个信号采样数值从延迟线读出到M个符号变换器13，在那里M个信号采样数值按照存储在码存储器12中利用来计算相关性的预定码比特b1……bN乘以+1或-1。该符号变换器数值然后在加法器14中求和以产生相关性结果。
总之，将M单位矢量A＝(a1，a2……aM)与M单位矢量B＝(b1，b2……bM)相关的过程包括形成内积A·B＝(a1·b1，a2·b2……aM·bM)。当矢量之一的单位(例如，B)只包括二进制数值时(算术上的+1或-1)，该乘积例如a1·b1简化为±a1，但是当它必须对每个所接收的新数值“a”执行时将M个数值±a1，±a2……±aM相加的过程仍然有明显成果。该现有技术包括图1所示相关器的许多改变。例如，信号采样可以单一位或只为+1或-1的“硬限量”数字而不是多比特数字。则被使用的符号变换器13一般是简单的异或门。在此情况下，加法器14可以首先相加几对单一比特数值以获得M/2的两比特数值；M/4的二比特加法器然后将二比特数值相加以获得M/4的三比特数值，等等。当输入数值是单一比特而非多比特数值时这种公知为“加法器树型结构”的结构更简单。
对于单一比特数值信号采样，加法器树型结构可以由扫描M个数值的可逆计数器替代，并且当遇到a+1时递增而遇到a-1时递减。同样地，对于多比特数值信号采样，一个平行加法器树型结构可以由轮流从延迟线存储器中提取M个数值的每个并且将它们加到累加器中的连续加法器替代。在后者情况下，使用的逻辑必须与平行加法器情况下同样快地运算M次。因此，相关器总速度与逻辑电路复杂性之间有交换。可是，在上述每个现有技术的相关器变化中，必须在每个新信号采样被接收之后将M个数值合并成为新数值。这引起大量功率消耗，特别是当电源是便携电源例如电池时。
参照图2，表示了另一个现有技术相关器20的示意图，该相关器具有一个地址计数器21、一个开关矩阵22、多个存储器23、对应的多个符号变换器24和一个加法器树型结构25。每个新信号采样S(i)被输入给由地址计数器21控制的开关矩阵22的第一级22a，以将信号采样输入数值引入存储器23的下个可使用存储器，该存储器将是在存储采样S(i-n)之前最后用于“n”个采样的存储器。采样S(i-n)因此被新的采样S(i)覆盖。开关矩阵22的目的是将书日采样线只连接到由地址计数器21选择的存储器，以便减少输入线路上电容负载，由此减少当以高采样速率运算时的功率消耗。开关矩阵22的第一级22a由地址计数器21的第一位控制，以将输入数值或者引入第二级开关22b的第一个或引入第二级开关22b的第二个。地址计数器21的第二位操作第二级将输入数值引入四个第三级开关22c之一，等等，直到开关的最后级22d将输入数值引入委员存储器23。用于控制开关22a的第一地址计数器位优选地是最快改变的地址计数器位，而开关最后级22d的更多开关优选地由地址计数器21的最慢改变位控制，由此使有关切换开关的功率消耗最小。以此方式，存储器23存储最新的“n”个输入采样数值，这里“n”在该例子中是二的幂。当然，“n”也可以小于二的幂并且地址计数器21可以设计得从0到n-1计算并且然后重新设置为零。由于在每个采样时钟瞬间只修改一个存储器数值，该设计的功率消耗远远低于通过“n”级移位寄存器移位输入数值的设计，那里所有的“n”数值将在每个采样时钟瞬间改变，例如图1的相关器10。不同点在于在移位寄存器情况下，第一寄存器总是包括最新信号采样S(i)。可是在图2的相关器20中，包含最新信号采样S(i)的存储器以“i”递增而周期性转动，但是仍然由地址计数器21的数值指示。
要计算的相关性通过表达式给出，
Cn·S(i)+C(n-1)·S(i-1)+C(n-2)·S(i-2)……C(1)·S(i-n+1)……(1)
其中(C1，C2，C3…C(n))是一个n比特码而每个码位具有+1或-1的值。乘以+1或-1可以通过利用各个码位控制的符号变换器24改变符号(对于-1)或不改变(对于+1)而简单实现。码位由码发生器(未图示)提供，该发生器必须转动该码以便Cn被施加到符号变换器24的乘法器上，该符号变换器立脚点包含最新信号采样S(i)的存储器23，这由地址计数器21指示。由于该码包括单一比特数值，优选地转动该码胜于转动存储器23的内容，该存储器保持多比特信号采样。
来自符号变换器24的被改变符号输出加入到加法器树型结构25，该树型结构同时相加几对。产生最终相关性数值所需要的加法器树型结构25的级数与寻址唯一存储器23所需要的开关级22a…22d的数量相同(即，LOG2(n)级)。因此，一个64位相关器包括六十四个存储器23，六级输入引入开关22，和六级加法器树型结构25，总共32+16+8+4+2+1＝63个加法器。
尽管图2相关器20中的输入引入设计给出了与移位寄存器相比足够的功率节省，所计算每个相关性数值的加法数量仍然等于63。即，通过使用图2的相关器20还没有减少加法数量。因此，与图1的相关器10类似，图2相关器20中所需要加法的数量引起大量功率消耗，特别是当电源是便携电源例如电池时。
鉴于上述问题，需要提供一种匹配滤波器，该滤波器使计算最少以便减少功率消耗。
本发明概述
按照本发明，提供一种用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关的技术。在一个实施例中，该技术通过在数据流中形成信号采样数值组的预合并然后临时对预合并排序而实现。形成预合并的数量一般等于二到信号采样数值组中信号采样数值数量的幂。可是，所形成预合并的数量也等于二到信号采样数值组中信号采样数值数量的幂除以二，或其它数量大小。无论如何，预合并优选地临时排序到分布总线的时隙上。
根据多个二进制码位的特定组合选择临时排序预合并的特定一个。例如，可以通过对多个二进制码位的对应组解码可以选择每个特定临时排序预合并。该组多个二进制码位优选地由门或锁存器解码，然后该装置通过特定所选择的一个临时排序预合并。
特定选择的临时排序预合并被组合以形成一个相关性。特定选择的一个临时排序预合并优选地通过算术合并电路组合，该电路一般包括符号变换器以根据多个二进制码位的特定一个的数值改变所选择临时排序预合并的符号。
按照本发明的其它方面，算术合并电路可以将特定所选择临时排序预合并与延迟部分总和合并以获得未延迟部分总和。延迟单元可以用于延迟未延迟部分总和以产生延迟部分总和。延迟单元优选地分成大量单独定时的延迟单元组。例如，如果信号采样数值的数据流以特定频率的采样速率时钟确定的速率出现，每个延迟单元组优选地利用多相位时钟的各个相位定时，该时钟通过将采样速率时钟的特定频率除以组数量而获得。延迟单元的组数量优选地等于信号采样数值组中信号采样数值的数量。
按照本发明的其它方面，信号采样数值数据流以及多个预定二进制码位可以是实数或复数形式。如果信号采样数值数据流和多个预定二进制码位是复数形式，就形成复数信号采样数值的实部和虚部组小组的预合并。该预合并被临时排序并且然后根据多个复数二进制码位特定组合选择。所选择临时排序预合并的前半部分被合并以形成复数相关性的实部，所选择临时排序预合并的后半部分被合并以形成复数相关性的虚部。一般用于合并所选择临时排序预合并的算术合并电路优选地分时使用，以在给定时刻合并所选择临时排序预合并的前半部分，和在插入时刻合并所选择临时排序预合并的后半部分。
附图简要说明
为有助于更全面理解本发明，现在对附图进行说明。这些附图不构成对本发明的限制，而仅仅是本发明的示例。
图1是不计算预合并的第一现有技术相关器的示意图。
图2是不计算预合并的第二现有技术相关器的示意图。
图3是按照本发明对信号采样数值预合并进行时分复用的相关器的示意图。
优选实施例的详细说明
参照图3，表示了按照本发明对信号采样数值预合并进行时分复用的相关器。该相关器100包括一个输入寄存器101，一个预合并器102，一个时分复用器103，多个时间选通或锁存器104，一个定时发生器105和合并电路106。
该输入寄存器101，在该例子中是一个4级输入寄存器，顺序地接收信号采样数值S(i)，该数值可以是实数或复数数值。因此，输入寄存器101包括至少所接收四个信号采样数值，其中S1＝S(i)，S2＝S(i-1)，S3＝S(i-2)和S4＝S(i-3)。
输入寄存器101提供四个信号采样数值(即S1、S2、S3和S4)给预合并器102，该预合并器形成四个信号采样数值的预合并。假设四个信号采样数值是实数，有十六中可逆的+和-符号合并可以应用于合并四个信号采样数值。可是，一半的合并刚刚是另一半合并的负数，所以只需要形成八个。通过+和-符号码型排序使每个合并只使用一个加法而形成这些预合并的技术在前面引用的美国专利申请08/967444中描述，在此引用。
替代地，四个信号采样数值可以是复数。例如，S(i)可以是第一复数信号采样数值的实部和S(i-1)可以是第一复数信号采样数值的虚部。已知复数信号可以通过在一个单一信号线路或总线上交替对实部和虚部进行时分复用来表示。另外，使用两个复数信号采样数值(四个实际数值)的复数相关器需要八个预合并，如同在此引用的美国专利09/343468所示。因此，图3的相关器100也可以对两个复数信号采样数值工作(四个实际数值)。
在8个预合并示例中由p1、p2…p8表示的预合并器102形成的预合并被时分复用器103时分复用到单一输出线路或总线上。尽管图3表示了用于对在时分复用器103的输出端以已知顺序出现的预合并p1、p2…p8时分复用的特定时分复用器108，本领域技术人员应当理解预合并器102和时分复用器103通过使预合并器102按照连续时间顺序计算和输出每个单独的预合并而可以组合。例如，预合并器102可以计算和输出p1，然后计算和输出p2……等等。
在前面引用的美国专利08/967444和前面引用的美国专利09/343468中，该两个专利在此引用，预合并p1、p2…p8中的某些项被选择来用于进一步在合并电路106中合并，以获得全部64个采样相关性。例如，如果预合并器102同时合并四个实数信号采样数值，则四个采样数值预合并中的16个必须被选择并且进一步在合并电路106中合并以形成64个采样的相关性。因此，合并电路106对于实数信号采样数值具有现有技术相关器的1/4复杂程度。在复数相关器例子中，如果预合并器102形成两个连续复数信号采样数值的实部或虚部的预合并，则合并电路106只需要计算32个所选择预合并的进一步合并以获得实数相关性数值，和需要计算32个所选择预合并的进一步合并以获得虚数相关性数值。如同实数信号采样情况下，合并电路106具有现有技术64采样复数相关器的1/4复杂程度，该复数相关器需要形成四个64采样实数相关性。对于现有技术的四倍改进的部分对应前面引用的美国专利申请08/748755和前面引用的美国专利申请09/286503，两个专利在此被引用。对于现有技术四倍改进的其他部分通过对成对复数信号采样预合并获得。
按照本发明，通过使用多个时间选通或锁存器104和定时发生器105对预合并进行时间选通来选择预合并用于在合并电路106中进一步合并。即，定时发生器105为每个时间选通104产生定时信号，以便允许预合并，该预合并出现在时分复用器103的时分复用输出总线上，以通过时间选通104并且到达合并电路106。在8个预合并p1、p2…p8的示例中，这些8个预合并被时分复用成为8时隙时分复用(TDM)帧格式，该格式在一个实施例中以输入采样速率重复(复数采样的复数采样速率，即每两个实数数值输入)。在每个时隙期间，定时发生器105优选地连接到一个8倍采样速率的时钟。产生每个选通/锁存脉冲的该时隙是信号采样被相关的码位小组的函数，如同前面引用的美国专利申请09/197597和前面引用的美国专利申请09/343468和前面引用的美国专利申请08/967444中所描述的，这些申请在此引用。
由于不同预合并不同时出现在总线上，又需要被合并到一起，所选择预合并优选地在保持寄存器中被锁定，以便他们可以同时出现在合并电路106。为以最大可逆速度工作，可能需要双倍缓存以便被锁定预合并可以传递给第二保持寄存器，在那里它们将等待完整采样周期以在进位脉动时间等提供给合并电路104。替代地，合并电路106可以使用能够在1/8采样时钟周期执行合并的快速逻辑电路构成。该快速逻辑电路优选地只在1/8采样时钟周期内使用功率并且对于该采样时钟周期的其余时间断电。例如，使用所谓BiCMOS硅芯片制造技术，快速逻辑电路可以双极性发射极耦合逻辑电路(ECL)，该电路通过将来自电流源的电流导引到栅极的一个或另一个输出端以代表二进制零或一。因此，电流源除了1/8采样时钟周期外可以被禁止，或仅仅除了逻辑电路必须工作的期间。这是利用BiCMOS技术在单一芯片上组合CMOS逻辑电路和双极性逻辑电路的功率利用率最好的方式。
合并电路106可以采用许多形式之一，某些形式在前面引用的美国专利申请09/343468和前面引用的美国专利申请09/197597和前面引用的美国专利申请08/967444中描述，所以这些美国专利申请在此引用。例如，合并电路106可以是一个加法器树型结构，如同前面引用的美国专利申请09/343468所描述。在该特定申请中，当+/-符号对称性已经被用于将形成的预合并数量减半时，使用信号采样被相关的所选择码位，最后符号首先被应用于所选择预合并。该符号改变的所选择预合并然后被简单地利用加法器树型结构例如二进制加法器树型结构相加，该树型结构合并成对，然后合并成对的被合并对，等等。
对于复数相关器，加法器树型结构包括一个用于形成所希望相关性实部的第一加法器树型结构，一个用于形成所希望相关性虚部的第二加法器树型结构。替代地，通过首先选择必须被进一步合并形成相关性结果实部的预合并输入和然后选择必须进一步合并形成相关性结果虚部的预合并输入，相同的加法器树型结构可以用于实部和虚部两者。
替代地，合并电路106可以是连续合并类型，例如在前面引用美国专利申请09/197597中所描述的。在该特定申请中，首先被选择和改变符号的预合并被延迟一个采样周期并且被相加到其次被选择和改变符号的预合并，该结果然后被进一步延迟和相加到第三被选择和改变符号的预合并。在每个阶段，延迟单元的内容代表未来完整相关性的部分和，而最后加法器的输出是当前的完整相关性。因此，在图3相关器100中的合并电路106可以包括延迟或存储器单元106a以延迟预合并或其总和。
对于复数相关器，一半的时间选通或锁存器104可以选择被进一步合并以形成所希望相关性实部的预合并，而时间选通或锁存器104的另一半可以选择被进一步合并以形成所希望相关性虚部的预合并。如同在前面引用美国专利申请09/197597所描述的，连续合并电路可以有利地被分成工作在子采样速率时钟特定相位的单独合并电路。例如，在将四个实际数值组预合并到一起的实际相关器中，合并电路106应当包括四组合并电路，每组用于合并16和数值，并且每组只工作在1/4时间。即，第一合并电路工作在采样时钟时刻1、5、9、13…，第二合并电路工作在采样时钟时刻2、6、10、14…，等等。
为此应当注意，如同前面引用美国专利申请08/967444中所描述的，预合并格式可以从每个采样周期一次减少到每个四个采样周期一次，或总之如果形成L个采样预合并就每L个采样周期一次。当如此进行时，每个第L个相关性，即相关号码nL，其中n是整数，可以通过只对L个采样预合并进一步合并而计算出。可是，编号为4n+1的相关性需要在相关窗口中三个最早采样的预合并与一个新的采样相加，编号为4n+2的相关性需要在相关窗口中二个最早采样的预合并与二个新的采样相加，编号为4n+3的相关性需要在相关窗口中最早采样的预合并与三个新的采样相加，以完成开始和结束“平滑过渡”(fillets)。
相关器100可以根据前面引用的美国专利申请08/967444而进一步改善，如果由预合并器102计算和由时分复用器103时分复用的预合并包括开始和结束平滑过渡(fillets)。例如，一个使用四实际数值S(i)、S(i-1)、S(i-2)和S(i-3)的8个预合并的64采样实数相关器也形成和时分复用下列预合并：
C64·S(i)
C64·S(i)+C63·S(i-1)
C64·S(i)+C63·S(i-1)+C62·S(i-2)
和
C3·S(i)+C3·S(i-1)+C1·S(i-2)
C2·S(i)+C1·S(i-1)
C1·S(i)
这些6个预合并可以通过仅仅使用S(i)替代C64·S(i)和C1·S(i)减少到五个，该符号C64和C1被应用于合并电路106中。因此，在额外形成代价和对13或4个预合并而不是8个进行时分复用时，必须形成预合并的速率可以减少四倍，即仅仅当指数“i”是四的倍数时更新该预合并。在其间，合并电路106根据所形成的预合并可以计算四个连续相关性，包括三个相关性不落到四采样边界所需要的开始和结束平滑过渡(fillets)。
因此，按照本发明，使用多个预计算数量中选择的任何相关器，例如在前面引用的美国专利申请09/343468和前面引用的美国专利申请09/197597和前面引用的美国专利申请08/967444中描述，可以通过将多个预计算数量时分复用到单一线路或总线上随后由时间选通总总线上选择多个预计算数量中的某些数量来实现，作为对选择开关的替代。在减少功率消耗形式上的改进一般通过使用时分复用和时间选通功能实现。
为此应当注意，在某些实施例中，多极选择开关的使用可以仍然代表最佳选择。使用时分复用和时间选通因此不自动地代表实现这种相关器的最佳方式，因为选择一般取决于用于制造相关器的半导体制造技术特性，取决于所希望的相关器速度和采样速率，以及取决于相关器的其它参数，这些可以由本领域技术人员进行估计。还应当注意，尽管图3在相关器100全部由硬件实现的情况下被描述，本发明的某些原理如果不是全部原理的话可以通过一个或几个计算装置实现，这些计算装置可以按照一个或几个软件程序工作，而这些程序以某种形式的存储器存储或在传输媒介上传输。
按照上述说明，很容易理解所公开的用于实数或复数信号采样数值的改进的匹配滤波器。该改进的匹配滤波器在其输入端接收实数或复数信号采样数值数据流，在每个连续采样速率时钟周期上接收新的采样数值。对于每个新的采样输入，输出一个完全相关性数值，该数值是最新N个输入采样和N个数字码元的给定实数或复数码字之间的相关性。通过形成连续输入采样有限数量的预合并，改进的匹配滤波器在每个新采样时钟周期上需要明显少于每相关数值N次乘法-加法运算的方式计算连续相关性，该预合并独立与给定N个数字码元。该预合并被时分复用并且通过总线发布给大量合并电路。有时根据给定N个数字码元合并产生选通时钟，以从利用合并电路进一步合并的某些预合并中选择。
在对实数数值进行相关的示范性实施例中，L数量的连续输入数值被预合并以产生2L-1个预合并，这些预合并被时分复用到总线上。有时，N/L数量的选通时钟根据给定实数码字L个码元的小组产生，其中每个选通时钟用于从总线上以适当时间选择一个时分复用的预合并，该预合并利用合并电路进一步合并。
在对复数数值进行相关的示范性实施例中，两个连续复数输入采样数值Sr(i)、Si(i)和Sr(i-1)、Si(i-1)的八个预合并形成如下：
Sr(i)+Sr(i-1)
Sr(i)-Sr(i-1)
Si(i)+Si(i-1)
Si(i)-Si(i-1)
Sr(i)+Si(i-1)
Sr(i)-Si(i-1)
Si(i)+Sr(i-1)
Si(i)-Sr(i-1)
它们然后被时分复用到总线上。有时，选通时钟根据给定复数码位Cr(2k)、Cr(2k+1)、Ci(2k)、Ci(2k+1)产生，其中每个选通时钟用于从总线上选择利用合并电路进一步合并的一个时分复用预合并。根据给定复数码位Cr(2k)、Cr(2k+1)、Ci(2k)、Ci(2k+1)产生的该选通时钟被用于选择在合并电路中进一步合并的一个预合并，k。来自合并电路的号码N/2-1的输出是一个N采样复数相关性，该相关性因此已经利用N/2-1个合并步骤形成，而非现有技术中的至少N-1个合并步骤。
本发明也不限于在此描述的特定实施例。实际上，这些描述之外根据上述说明书和附图对本发明进行各种修改对于本领域技术人员是显而易见的。因此，这些修改将落入附带的权利要求书的范围内。

Claims (29)

1.一种匹配滤波器，用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关，该匹配滤波器包括：
一个预合并器，用于在数据流中形成信号采样数值组的预合并；
一个时分复用器，用于对预合并临时排序；
多个选通电路，用于通过临时排序预合并的所选择一个，该临时排序预合并根据多个二进制码位的组合选择；
算术合并电路，用于将临时排序预合并的所选择之一与被延迟部分和合并以获得未延迟部分和；和
延迟单元，以延迟未延迟部分和产生延迟的部分和。
2.权利要求1的匹配滤波器，其中该预合并被临时排序成为分布总线上的时隙。
3.权利要求1的匹配滤波器，其中多个选通电路的每个由一组多个二进制码位控制。
4.权利要求1的匹配滤波器，其中信号采样数值数据流以特定频率的采样速率时钟确定的速率呈现，其中延迟单元被分成大量延迟单元组，每个组利用多相位时钟的各个相位定时，该时钟通过将将采样速率时钟的特定频率除以组数量得出。
5.权利要求4的匹配滤波器，其中组数量等于在信号采样数值组中信号采样数值的数量。
6.权利要求1的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂。
7.权利要求1的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂除以二。
8.权利要求1的匹配滤波器，其中算术合并电路包括符号变换器，用于根据多个二进制码位特定一个的数值改变临时排序预合并所选择之一的符号。
9.一种匹配滤波器，用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关，该匹配滤波器包括：
一个预合并器，用于在数据流中形成信号采样数值组的预合并；
一个时分复用器，用于对预合并临时排序；
多个选通电路，用于通过临时排序预合并的所选择一个，该临时排序预合并根据多个二进制码位的组合选择；和
算术合并电路，用于将临时排序预合并的所选择之一合并以形成一个相关性。
10.权利要求9的匹配滤波器，其中该预合并被临时排序成为分布总线上的时隙。
11.权利要求9的匹配滤波器，其中多个选通电路的每个由一组多个二进制码位控制。
12.权利要求9的匹配滤波器，其中算术合并电路包括延迟和存储器单元。
13.权利要求9的匹配滤波器，其中算术合并电路包括符号变换器，用于根据多个二进制码位特定一个的数值改变临时排序预合并所选择之一的符号。
14.权利要求9的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂。
15.权利要求9的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂除以二。
16.一种匹配滤波器，用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关，该匹配滤波器包括：
一个预合并器，用于在数据流中形成复数信号采样数值实部和虚部组小组的预合并；
一个时分复用器，用于对预合并临时排序；
多个选通电路，用于通过临时排序预合并的所选择一个，该临时排序预合并根据多个复数二进制码位的特定组合选择；和
算术合并电路，用于将临时排序预合并的所选择之一的前半部分合并以形成一个复数相关性的实部，和用于将临时排序预合并的所选择之一的后半部分合并以形成一个复数相关性的虚部。
17.权利要求16的匹配滤波器，其中该预合并被临时排序成为分布总线上的时隙。
18.权利要求16的匹配滤波器，其中多个选通电路的每个由一组多个复数二进制码位控制。
19.权利要求16的匹配滤波器，其中算术合并电路包括延迟和存储器单元。
20.权利要求16的匹配滤波器，其中算术合并电路包括符号变换器，用于根据多个复数二进制码位特定一个的数值改变临时排序预合并所选择之一的符号。
21.权利要求16的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂。
22.权利要求16的匹配滤波器，其中所形成预合并的数量等于二到信号采样数值组中信号采样数值数量的幂除以二。
23.权利要求16的匹配滤波器，其中算术合并电路是分时的，以在给定时刻合并临时排序预合并所选择之一的前半部分，和以在间隔时刻合并临时排序预合并所选择之一的后半部分。
24.一种方法，用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关，该方法包括步骤：
在数据流中形成信号采样数值组的预合并；
对预合并临时排序；
选择临时排序预合并的特定一个，该临时排序预合并的特定一个根据多个二进制码位的特定组合来选择；和
将临时排序预合并的特定所选择一个合并以形成一个相关性。
25.权利要求24的方法，其中预合并被临时排序成为分布总线上的时隙。
26.权利要求24的方法，其中特定临时排序预合并的每个通过对多个二进制码位的对应组解码而选择。
27.一种产品，用于将信号采样数值数据流与具有多个二进制码位的预定二进制码相关，该产品包括：
一个计算机可读存储介质；和
存储在该存储介质上的计算机程序；
其中所存储的计算机程序被设计得可以由至少一个计算机从计算机可读存储介质上读取并且由此使至少一个计算机工作以便：
在数据流中形成信号采样数值组的预合并；
对预合并临时排序；
选择临时排序预合并的特定所选择一个，该临时排序预合并的特定一个根据多个二进制码位的特定组合选择；和
将临时排序预合并的特定所选择之一合并以形成一个相关性。
28.权利要求27的产品，其中该预合并被临时排序成为分布总线上的时隙。
29.权利要求27的产品，其中临时排序预合并的特定一个通过对多个二进制码位的对应组解码而选择。
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