JP2003504909A

JP2003504909A - 予備的計算による電力節約型整合フィルタ

Info

Publication number: JP2003504909A
Application number: JP2001508593A
Authority: JP
Inventors: レヴィソン、ヤコブ; デント、ポール、ダブリュ
Original assignee: Ericsson Inc
Current assignee: Ericsson Inc
Priority date: 1999-06-30
Filing date: 2000-06-09
Publication date: 2003-02-04
Also published as: EP1192714A1; ATE275302T1; US6366938B1; MY124774A; EP1192714B1; WO2001003294A1; CN1375126A; DE60013443T2; AU5479400A; DE60013443D1

Abstract

(57)【要約】信号標本値の１つの系列と予め定められた１つのディジタル符号との相関を取って、予め定められた符号に相対的な信号標本値系列のシフトに関する相関値を生成する方法。本方法は、系列中の信号標本値のサブグループを組み合せて予備的組合せの複数組を形成し、次に予備的組合せの各組から１つの予備的組合せを選ぶことによって複数個の選ばれた予備的組合せを提供することによって実現される。次に、複数個の選ばれた予備的組合せを加算または減算することによって、信号標本系列中のシフトに対応する相関値を生成する。

Description

【発明の詳細な説明】

【０００１】（関連出願へのクロスリファレンス）本特許出願は、その全体をここに参照によって取り込む “スライディング・
ウインドウでの効率的相関（ＥｆｆｉｃｉｅｎｔＣｏｒｒｅｌａｔｉｏｎＯ
ｖｅｒａＳｌｉｄｉｎｇＷｉｎｄｏｗ）”と題する１９９７年１１月１１
日付けの米国特許出願第０８／９６７，４４４号の一部継続出願である。

【０００２】本特許出願は、上で引用した米国特許出願第０８／９６７，４４４号の一部継
続出願でもありまたここにその全体を参照によって取り込む “電力節約型整合
フィルタ（ＲｅｄｕｃｅｄＰｏｗｅｒＭａｔｃｈｅｄＦｉｌｔｅｒ）”と
題する１９９８年１１月２３日付けの米国特許出願第０９／１９７，５９７号に
関連する。

【０００３】（発明の分野）本発明は一般的にディジタル符号化された信号用の整合フィルタに関するもの
であって、更に詳細には、符号分割多元接続（ＣＤＭＡ）信号の無線受信機にお
いて電力消費を節約するために予備計算を用いた整合フィルタに関する。

【０００４】（発明の背景）セルラ電話産業は米国およびその他の世界中の経済的活動において驚くべき発
展を遂げた。主要な都市部での成長は予想を大幅に上回り、システム容量を超え
ている。もしこの傾向が続けば、急速な成長の結果として近いうちに最小規模の
市場にさえ到達しよう。このような急増する容量への需要に応ずるためには、高
品質なサービス維持および価格高騰の回避に加えて新規な解決策が求められる。

【０００５】世界中で、セルラ・システムでなされた重要な１つのステップはアナログから
ディジタル送信への変化である。同様に重要なことは、次世代のセルラ技術を実
現するための有効なディジタル送信方式の選択である。更に、便利に携帯でき、
家庭、オフィス、街中、車の中等で通話するために使用できる低価格でポケット
・サイズのコードレス電話器を採用する第１世代のパーソナル通信網（ＰＣＮ）
は、次世代のディジタル・セルラ・システム基盤およびセルラ周波数を採用する
セルラ担体によって提供されるであろうと広く信じられている。このような新し
いシステムで必要な鍵となる技術は通信容量の増大である。

【０００６】現状では、チャンネル・アクセスは、周波数分割多元接続（ＦＤＭＡ）、時分
割多元接続（ＴＤＭＡ）、および符号分割多元接続（ＣＤＭＡ）の方法を用いて
実現される。ＦＤＭＡシステムでは、通信チャンネルは単一の無線周波数帯であ
り、その中には１つの信号の送信電力が集中される。隣接チャンネルとの干渉は
、フィルタの指定された周波数帯域内の信号電力だけを通過させる帯域通過フィ
ルタを使用することで制限される。このように、各チャンネルをそれぞれ異なる
周波数に割り当てることで、システムの容量は、チャンネル再利用によって課さ
れる制限とともに、利用可能な周波数によって制限される。

【０００７】ＴＤＭＡシステムでは、１つのチャンネルは同じ周波数上の周期的時間幅の列
中の１つのタイムスロットで構成される。タイムスロットの各周期はフレームと
呼ばれる。与えられた信号電力はそれらタイムスロットの１つに集中される。隣
接チャンネルの干渉は、時間的なゲートあるいはその他の同期化要素を使用して
正しい時刻に受信される信号電力のみを通過させることで制限される。このよう
に、異なる相対信号強度レベルからの干渉問題は低減される。

【０００８】ＴＤＭＡシステムの容量は、送信信号を短時間のタイムスロットに圧縮するこ
とによって増大させることができる。この結果、情報はそれに応じたより高速の
バースト・レートで送信しなければならず、そのため、占有されるスペクトル幅
はそれに比例して増大する。

【０００９】ＦＤＭＡまたはＴＤＭＡシステム、あるいはＦＤＭＡ／ＴＤＭＡ混合方式では
、目標は２つの干渉の可能性のある信号が同じ時刻に同じ周波数を占有しないこ
とを保証することである。これと対照的に、ＣＤＭＡシステムは信号が時間的に
も周波数的にも重なることを許容する。すなわち、すべてのＣＤＭＡ信号が同じ
周波数スペクトルを共有する。周波数および時間の両ドメインで、多元接続信号
が重畳する。ＣＤＭＡ通信の多様な側面について、例えば、１９９１年５月発行
のＩＥＥＥＴｒａｎｓ．ｏｎＶｅｈｉｃｕｌａｒＴｅｃｈｎｏｌｏｇｙに
掲載されたギルハウゼン（Ｇｉｌｈｏｕｓｅｎ）、ジャコブス（Ｊａｃｏｂｓ）
、ビテルビ（Ｖｉｔｅｒｂｉ）、ウィーバ（Ｗｅａｖｅｒ）、およびホイットレ
イ（Ｗｈｅａｔｌｅｙ）著の論文“セルラＣＤＭＡシステムの容量について（Ｏ
ｎｔｈｅＣａｐａｃｉｔｙｏｆａＣｅｌｌｕｌａｒＣＤＭＡＳｙ
ｓｔｅｍ）”に述べられている。

【００１０】典型的なＣＤＭＡシステムでは、送信すべき情報データ・ストリームは、擬似
ランダム雑音符号（ＰＮｃｏｄｅ）発生器によって生成される、より高速ビット
レートのデータ・ストリームに含まれる。この情報データ・ストリームおよびよ
り高速ビットレートの符号データ・ストリームは相互に乗算されるのが普通であ
る。より低速ビットレートの情報データ・ストリームをより高速ビットレートの
符号データ・ストリームと組み合せるこのやり方は、情報データ・ストリーム信
号のコーディングまたはスプレッディング（拡散）と呼ばれる。情報データ・ス
トリームまたはチャンネルは、各々独自の拡散符号（ｓｐｒｅａｄｉｎｇｃｏ
ｄｅ）を割り当てられる。複数の符号化された情報信号は無線周波数搬送波に乗
せて送信され、受信機において合成信号として結合されて受信される。符号化信
号の各々は、周波数的にも時間的にも、雑音関連の信号とともに他のすべての符
号化信号と重畳する。この合成信号を独特の拡散符号と関連付けることによって
、対応する情報信号が分離され復号される。

【００１１】ＣＤＭＡ通信技術には多くの利点がある。ＣＤＭＡに基づくセルラ・システム
の容量限度は、符号化利得／変調密度の改善、ボイス・アクティビティ・ゲーテ
ィング、セクタ化、およびすべてのセルで同じスペクトルを再利用する等、広帯
域化ＣＤＭＡシステムの特性の結果として、既存のアナログ技術の２０倍にまで
達すると予測される。ＣＤＭＡはマルチパス干渉に対して実質的に耐性を有し、
フェージングおよび空電を解消して市街地での動作性能を改善する。高ビットレ
ートのエンコーダによる音声のＣＤＭＡ送信は優れた再現性の高い音声品質を保
証する。ＣＤＭＡはまた、可変データレートを提供するため、多くの異なるグレ
ードの音声品質を提供できる。ＣＤＭＡのスクランブル信号形式は漏話をなくし
、呼のトラッキングまたは盗聴を非常に困難およびコスト高なものとするため、
発呼者のプライバシーを保護し、エアタイム犯罪（ａｉｒ−ｔｉｍｅｆｒａｕ
ｄ）に強いものとする。ＣＤＭＡまたは“スペクトラム拡散”の概念に従う通信
システムでは、情報データ・ストリームの周波数スペクトルはデータ信号のそれ
とは相関のない符号を用いて拡散される。符号もまたユーザ毎に独自のものであ
る。これが、意図する送信機の符号について知識を有する受信機が所望の信号を
選ぶことのできる理由である。

【００１２】信号を拡散させるための技術はいくつか存在する。最も広く用いられている２
つの方法は、ダイレクト・シーケンス（ＤＳ）および周波数ホッピング（ＦＨ）
であり、これらはどちらも当業者に良く知られている。ＤＳ技術に従えば、デー
タ信号は非相関の擬似ランダム符号（すなわち、前に述べたＰＮｃｏｄｅ）を乗
算される。ＰＮｃｏｄｅは、−１および１の値を有する（ポーラ）か、あるいは
０および１の値を有する（ノン・ポーラ）チップ（ビット）の系列であり、雑音
的な特性を有する。ＰＮｃｏｄｅを生成する１つの方法は、少なくとも１個のシ
フト・レジスタによるものである。そのようなシフト・レジスタの長さがＮであ
る場合、周期Ｔ_DSは次の式Ｔ_DS＝２^N−１で与えられる。

【００１３】ＣＤＭＡシステムの受信機では、受信された信号に再び同じ（同期した）ＰＮ
ｃｏｄｅが乗算される。符号は＋１および−１を含むので（ポーラ）、この演算
によって信号から符号が取り除かれて、もとのデータ信号が残される。言い換え
れば、この逆拡散（ｄｅｓｐｒｅａｄｉｎｇ）演算は拡散演算と同じである。

【００１４】図１を参照すると、従来技術の相関器１０の模式図が示されており、これを用
いて受信された最後のＭ個の信号標本とＭビットのコードワードとの相関が計算
される。Ｍ要素の遅延ライン１１が受信した信号標本を記憶し、それらを逐次的
にシフトしてＭ段ステージの各々へ送る。従って、この遅延ラインである記憶要
素は受信した最後のＭ個の信号標本値を含む。新しい信号標本がシフト入力され
、古い信号標本がシフト出力される度に、Ｍ個の信号標本値が遅延ラインからＭ
サイン変換器１３へ読み出される。そこでは、Ｍ個の信号標本値に対して、それ
との相関を計算すべき、符号ストア１２中に記憶されている予め定められた符号
のビットｂ１．．．ｂＭに応じた＋１または−１が乗算される。サイン変換され
た値は次に加算器１４で加算されて、相関結果が生成される。

【００１５】一般に、Ｍ要素のベクトルＡ＝（ａ１，ａ２．．．ａＭ）とＭ要素のベクトル
Ｂ＝（ｂ１，ｂ２．．．ｂＭ）との相関を取る演算は内積Ａ・Ｂ＝ａ１・ｂ１＋
ａ２・ｂ２＋．．．ａＭ・ｂＭを形成する演算を含む。ベクトルの１つ（例えば
Ｂ）の要素がバイナリ値（算術的には＋１か−１）のみを含む場合、ａ１・ｂ１
のような積は±ａ１と簡略化されるが、Ｍ個の値±ａ１，±ａ２，．．．±ａＭ
を加算する演算は、受信した“ａ”の新しい値毎に実行しなければならない場合
には、尚かなりの作業である。

【００１６】従来技術には図１に示す相関器１０の各種変形が含まれる。例えば，信号標本
は多重ビット量でなく、単一ビットまたは＋１または−１のみの“ハード的に制
限された”量であってもよい。その場合に使用されるサイン変換器１３は単なる
ＸＯＲゲートであるのが一般的である。その場合には、加算器１４はまず単一ビ
ット値の対を加算してＭ／２個の２ビット値を求め、次にＭ／４個の２ビット加
算器が２ビット値を加算してＭ／４個の３ビット値を求める、等々となる。その
ような構造は“加算器木”として知られており、入力値が多重ビット値ではなく
て単一ビットである場合にはより単純なものとなる。

【００１７】単一ビット値の信号標本に対して、加算器木は、Ｍ個の値をスキャンして、＋
１が来たらカウントアップし、−１が来たらカウントダウンするアップ／ダウン
計数器で置き換えることができる。同様に、多重ビット値の信号標本に対して、
並列の加算器木を、Ｍ個の各値を遅延ライン記憶から順に抽出し、それをアキュ
ミュレータに加える逐次的加算器で置き換えることができる。後者の場合には、
採用される論理回路は並列加算器の場合と同じような高速でＭ回の演算を行わな
ければならない。従って、相関器の全体的速度と論理回路の複雑さとの間で妥協
を図ることになる。それにも拘わらず、上述の従来技術相関器の各変形では、新
しい信号標本が受信される度に、新たにＭ個の値を組み合せることが必要である
。これは、特に電源がバッテリのような携帯型の場合に大量の電力消費につなが
る。

【００１８】図２を参照すると、別の従来技術相関器２０の模式図が示されており、これは
アドレス計数器２１、スイッチ・マトリクス２２、複数個のストア２３、それに
対応する複数個のサイン変換器２４、および加算器木２５を有する。各々の新し
い信号標本Ｓ（ｉ）は、アドレス計数器２１が制御するスイッチ・マトリクス２
２の第１ステージ２２ａへ入力され、その信号標本の入力値は次に利用可能な１
つのストア２３へ送られる。このストアは、“ｎ”標本だけ前に標本Ｓ（ｉ−ｎ
）を記憶するために使用したストアとなろう。従って、標本Ｓ（ｉ−ｎ）は新し
い標本Ｓ（ｉ）で上書きされる。スイッチ・マトリクス２２の目的は、入力標本
ラインをアドレス計数器２２によって選ばれたストアのみへつなぐことであり、
それによって入力ラインの容量性負荷を減らし、それによって高標本化レートで
動作する時の電力消費を削減することである。スイッチ・マトリクス２２の第１
ステージ２２ａはアドレス計数器２１の第１ビットによって制御されて、入力値
を第２ステージ・スイッチ２２ｂの第１のものか、あるいは第２ステージ・スイ
ッチ２２ｂの第２のもののいずれかへ送る。アドレス計数器２１の第２ビットは
第２ステージ・スイッチに作用して、入力値を４個の第３ステージ２２ｃの１つ
へ送るようにする。同様にして、最終的にはスイッチ２２ｄの最終ステージは入
力値をストア２３の特有な１つへ送るようにする。スイッチ２２ａを制御するた
めに用いられるアドレス計数器の第１ビットは最も高速に変化するアドレス計数
器ビットであることが好ましく、他方、スイッチ２２ｄの最終ステージにあるよ
り多くのスイッチはアドレス計数器２１の最も低速で変化するビットによって制
御されることが好ましい。これによってスイッチをトグルするのに消費される電
力が最小化される。この手段によって、ストア２３は最後の“ｎ”個の入力標本
値を記憶する。ここで、“ｎ”はこの例では２の冪である。もちろん、“ｎ”を
２の冪より小さくして、アドレス計数器２１は０からｎ−１へカウントし、その
後にゼロへリセットするように構成してもよい。各標本クロックの時点で修正さ
れるのは１つのストア値のみであるので、この構成で消費される電力は、“ｎ”
段のシフト・レジスタを通して入力値をシフトする場合よりもずっと少ない電力
消費でよい。ここで“ｎ”値はすべて、図１の相関器１０でそうであるように、
各標本クロック時に変化する。違いは、シフト・レジスタの場合には、最初のレ
ジスタは常に最新の信号標本Ｓ（ｉ）を含むということである。しかし、図２の
相関器２０では、最新の信号標本Ｓ（ｉ）を含むストアは“ｉ”が増分する毎に
循環するが、それにでもアドレス計数器２１の値によって指示される。

【００１９】計算すべき相関は次のように表現される。

【００２０】

【数１】Ｃｎ・Ｓ（ｉ）＋Ｃ（ｎ−１）・Ｓ（ｉ−１）＋Ｃ（ｎ−２）・Ｓ（ｉ−２）
・・・＋Ｃ（１）・Ｓ（ｉ−ｎ＋１）・・・（１）

【００２１】ここで、（Ｃ１，Ｃ２，Ｃ３．．．Ｃ（ｎ））はｎビット符号であり、各符号
ビットは＋１または−１の値を有する。＋１または−１を乗算することは、対応
する符号ビットによって制御されるサイン変換器２４を用いてサインを変化させ
る（−１に対して）か、あるいはさせない（＋１に対して）かのいずれかを行う
ことである。符号ビットは符号発生器（図示されていない）によって供給される
。これは、アドレス計数器２１によって指示される最新の信号標本Ｓ（ｉ）を含
むストア２３へつながれるサイン変換器２４中の乗算器へＣｎが供給されるよう
にその符号を循環させなければならない。この符号は単一ビット値を含むので、
多重ビット信号標本を保持するストア２３の内容ではなく、この符号を循環させ
るほうが好ましい。

【００２２】サイン変換器２４からのサイン変換された出力は、同時に対加算を行なう加算
器木２５へ加算される。最終的な相関値出力を生成するために要する加算器木２
５のステージ数は、ユニークな１つのストア２３を指定するために要するスイッ
チ・ステージ２２ａ、．．２２ｄの数（すなわち、ＬＯＧ₂（ｎ）ステージ）と
同じである。従って、６４ビット相関器は６４個のストア２３、入力操作用スイ
ッチ２２の６個のステージ、および加算器木２５の６ステージ、合計で３２＋１
６＋８＋４＋２＋１＝６３個の加算器を含む。

【００２３】図２の相関器２０の入力操作構成はシフト・レジスタと比べて電力の点では経
済的であるが、計算される相関値当たりの加算回数はまだ６３に等しい。すなわ
ち、加算回数は図２の相関器２０を使用しても減っていない。このように、図１
の相関器１０と同様に、図２の相関器２０で必要な加算回数のため、消費される
電力量は、特に電源がバッテリのような携帯型電源である場合には大量のものと
なる。

【００２４】以上のことから、計算を最小化し、それによって電力消費を削減する整合フィ
ルタを提供することが望まれる。

【００２５】（発明の概要）本発明に従えば、信号標本値系列と予め定められたディジタル符号との相関を
取って、前記信号標本系列の前記予め定められたディジタル符号に相対的なシフ
トに関する相関値を生成するための方法が提供される。１つの実施の形態では、
本方法は前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せ
の組を構成し、次に予備的組合せの各組から１つの予備的組合せを選ぶことによ
って複数の選ばれた予備的組合せを提供することによって実現される。前記複数
の選ばれた予備的組合せは次に加算または減算されて、信号標本値の前記系列の
シフトに対応する相関値が生成される。

【００２６】前記予め定められたディジタル符号はダイレクト・シーケンス式スペクトラム
拡散（ＤｉｒｅｃｔＳｅｑｕｅｎｃｅＳｐｒｅａｄＳｐｅｃｔｒｕｍ）の
拡散符号の１つのセグメントであることが普通である。前記予め定められたディ
ジタル符号は実数の符号でよく、前記信号標本値も実数値でよい。あるいは、前
記予め定められたディジタル符号は実数符号および虚数符号を含み，前記信号標
本値が複素数値であってもよい。

【００２７】本発明のその他の態様に従えば、予備的組合せの組は、信号標本値対の和およ
び差から形成される。予備的組合せの組は信号標本値の実数対または虚数対の和
および差から形成することもできる。そのような場合には、予備的組合せの組は
、１つの信号標本値の実数部と別の信号標本値の虚数部との和および差から形成
するのが好ましい。

【００２８】本発明の更に別の態様に従えば、予備的組合せの組は与えられた個数の信号標
本値の和および差のあらゆる可能な組合せから形成される。そのような場合には
、信号標本値の１つに関して１つのサイン極性のみを使用するのが有利である。
そうすることによって予備的組合せの各組中に形成される予備的組合せの数が半
分になる。

【００２９】本発明の更に別の態様に従えば、最も古い予備的組合せの組からの予備的組合
せの複数対を組み合せて、前記最も古い予備的組合せ中の信号標本値の最も古い
ものの寄与を消去するのが便利である。この結果を次に、最も新しい信号標本値
と組み合せることによって、予備的組合せの更新された１組が生成される。好ま
しくは、この更新された予備的組合せの１組は新しい信号標本値が受信される度
に生成され、その更新された予備的組合せの組によって記憶装置中の予備的組合
せの最も古いものが上書きされる。予備的組合せの最も古い組は、その寄与がま
だ消去されていない最も古い信号標本値に依存する予備的組合せの組である。

【００３０】本発明の更に別の態様に従えば、予備的組合せの各組は形成された後で記憶さ
れることが好ましい。予備的組合せの組は、好ましくは環状バッファ（ｃｉｒｃ
ｕｌａｒｂｕｆｆｅｒ）である記憶装置に記憶されるのが普通である。記憶装
置は１組の予備的組合せを指定された記憶要素の組へ経路指定するための経路切
換木を含むのが便利である。そのような経路切換木は好ましくは２進木であって
、予備的組合せの組についての記憶場所の個数の２を底とする対数に等しいステ
ージ数を含む。より少数のスイッチ要素を有する２進経路切換木の１つのステー
ジは、より多数のスイッチ要素を有するステージよりもより頻繁に経路切換を行
うことが好ましい。好ましくは、記憶装置は予備的組合せの組を、それらが形成
されたときの時間的な順序に対してビットを逆にした順序で記憶する。

【００３１】本発明の更に別の態様に従えば、予備的組合せの選択は予め定められたディジ
タル符号の対応するビットのサブグループによって制御されることが好ましく、
また各々の選ばれた予備的組合せは次に前記対応するビットのサブグループのう
ちの１ビットの極性に従って加算または減算されるのが好ましい。各々の選ばれ
た予備的組合せは、予め定められたディジタル符号から予め選ばれた対応するビ
ットを乗算して、各々の選ばれた予備的組合せの極性を変更または確認するのが
便利である。

【００３２】本発明の更に別の態様に従えば、予め定められたディジタル符号は第１の個数
の符号シンボルを含み、また予備的組合せの組は第１の個数に分割できない第２
の個数の信号標本値を含むサブグループから構成される。その場合本発明は、前
記第２の個数によって分割可能な長さの予め定められた符号との相関を取る相関
器を含む整合フィルタとして実現できる。

【００３３】本発明の完全な理解を容易にするためにここで添付図面を参照する。これらの
図面は本発明を限定するものとして構成されたのではなく、単なる例示として意
図されたものである。

【００３４】（好適な実施の形態の詳細な説明）図３を参照すると、本発明に従って、和および差を予備計算することによって
信号標本とコードワードとの相関を取るための相関器１００が示されている。相
関器１００は予備結合器１０１、一対の同心リング状のストア１０２、１組のセ
レクタ・スイッチ１０３、３２入力の加算器木１０４、符号発生器１０５、６ビ
ットのアドレス計数器１０６、および乗算器１０７を含む。図２と同じように、
図３の相関器１００に対しても６４ビット相関が仮定され、図２の６４個のスト
ア１２はここでは図３の一対の同心リング状ストア１０２として示されている。
一対の同心リング状ストア１０２は各リング中に３２個で合計６４個の記憶バッ
ファ要素を有する。６ビットのアドレス計数器１０６は標本クロックを６４で割
るが、最上位の５ビットだけを使用して２つの同心リング１０２の３２個のスト
アをアドレッシングするので、アドレッシングされるストアは標本クロックの１
つ置きに変化する。

【００３５】入力信号標本は予備結合器１０１へ送られる。予備結合器１０１の目的は、入
力標本対の和および差を計算することである。例えば、所望の相関のための上式
（１）を次のように書き直すことができる。

【００３６】

【数２】Ｃｎ・（（Ｓ（ｉ）＋Ｃｎ・Ｃ（ｎ−１）・Ｓ（ｉ−１））＋Ｃ（ｎ−２）・（Ｓ（ｉ−２）＋Ｃ（ｎ−２）・Ｃ（ｎ−３）・Ｓ（ｉ−３
））＋Ｃ（ｎ−４）・（Ｓ（ｉ−４）＋Ｃ（ｎ−４）・Ｃ（ｎ−５）・Ｓ（ｎ−５
））・・・・・・・・・＋Ｃ（２）・（Ｓ（ｉ−ｎ＋２））＋Ｃ（２）・Ｃ（１）・Ｓ（ｉ−ｎ＋１）
）・・・（２）

【００３７】ここで、Ｓ（ｉ−２）＋Ｃ（ｎ−２）・Ｃ（ｎ−３）・Ｓ（ｎ−３）のような各
項は和

【００３８】

【数３】Ｓ（ｉ−２）＋Ｓ（ｉ−３）

【００３９】か、あるいは差

【００４０】

【数４】Ｓ（ｉ−２）−Ｓ（ｉ−３）

【００４１】のいずれかであり、それはＣ（ｎ−２）・Ｃ（ｎ−３）が＋１であるか−１であ
るかに依存する。もし符号ビットＣ（ｎ−２）およびＣ（ｎ−３）が同じ極性で
あれば＋１値が適用され、そうでなければ−１値が適用される。従って、もしも
和と差の両方が予め計算されていれば、もし２つの連続する符号ビットが異なれ
ば差を選び、そうでなければ入力標本のｉ個の和を選んで、他方のリングがそれ
らの差を記憶する。

【００４２】分かりやすいようにスイッチ番号“ｋ”の１個のみを示してあるセレクタ・ス
イッチ１０３の組が、符号発生器１０５によって供給される、選ばれた２つの連
続する符号ビットである２つのビットｂ（ｋ，１）およびｂ（ｋ，２）の２を余
剰とする和に依存して、内側リングか、外側リングのいずれかのストアを選択す
る。ｂ（ｋ，ｊ）という表記は、符号ビットＣの選ばれたものが、ビット“ｂ”
とビットＣとの間の対応が一定ではなく、符号ビットを記憶された値に対して循
環させなければならないために環状的に変化することを示すようにするために用
いられる。セレクタ・スイッチ１０３によって選ばれる各和または差は、付随す
る乗算器１０７中でｂ（ｋ，１）の値に従ってサイン変換される。３２個のサイ
ン変換された和または差が、次に３２入力の加算器木１０４へ加算されて相関値
が形成される。３２入力の加算器木１０４は、図２の加算器木１３が行うのと同
じように、対加算を行うが、ここでは１６＋８＋４＋２＋１＝３１個、あるいは
図２のそれと比べておよそ半分の数の加算器しか含んでいない。相関値を形成す
るための加算回数はこのように半分になり、それによって加算器木１０４での電
力消費も半分になる。

【００４３】もし和および差で表した相関についての式（２）を、Ｓ（ｉ＋１）の受信によ
る次の標本クロックについて書き直せば、次式を得る。

【００４４】

【数５】Ｃｎ・（Ｓ（ｉ＋１）＋Ｃ（ｎ）・Ｃ（ｎ−１）・Ｓ（ｉ））＋Ｃ（ｎ−２）・（Ｓ（ｉ−１）＋Ｃ（ｎ−２）・Ｃ（ｎ−３）・Ｓ（ｉ−
２））・・・・・・・・・＋Ｃ２・（Ｓ（ｉ−ｎ＋３）＋Ｃ２・Ｃ１・Ｓ（ｉ−ｎ＋２））・・・（３）

【００４５】これは、式（２）と比べて、異なる１対の値、Ｓ（ｉ＋２）およびＳ（ｉ）の
和および差に依存することが既に分かっている。１つの解決策は、偶数の標本ク
ロック・サイクルとは別に奇数の標本クロック・サイクルに対する相関を計算す
るために複製の構成を使用することである。それぞれ半分の時間でよいので、各
々の電力消費は図２のそれの４分の１になり、合計の電力は目論見通りに図２の
半分になる。しかし、ストアの数は２倍になり、集積回路を実現するための基板
面積は増大する。複製を避けるために、次の相関に対する式（３）を次のように
書き換える。

【００４６】

【数６】Ｃ（ｎ−１）・（Ｓ（ｉ）＋Ｃ（ｎ−１）・Ｃ（ｎ−２）・Ｓ（ｉ−１）
）＋Ｃ（ｎ−３）・（Ｓ（ｉ−２）＋Ｃ（ｎ−３）・Ｃ（ｎ−４）・Ｓ（ｉ−
３））・・・・・・・・・＋Ｃ３・（Ｓ（ｉ−ｎ＋４）＋Ｃ３・Ｃ２・Ｓ（ｉ−ｎ＋３））＋Ｃ１・（Ｓ（ｉ−ｎ＋２）＋Ｃ１・Ｃｎ・Ｓ（ｉ＋１））・・・（４）

【００４７】これはここでは、最新の標本Ｓ（ｉ＋１）と２番目に古い標本Ｓ（ｉ−ｎ＋２）
との間の同じ複数対の値の和および差に依存することが分かるであろう。これは
次のように、和および差だけでなく古い標本値を覚えている必要なく計算できる
。

【００４８】和のストアＡが古い和の値

【００４９】

【数７】Ｓ（ｉ−ｎ＋２）＋Ｓ（ｉ−ｎ＋１）

【００５０】を保持しており、他方、差のストアＢが古い値

【００５１】

【数８】Ｓ（ｉ−ｎ＋２）−Ｓ（ｉ−ｎ＋１）

【００５２】を保持していると仮定する。そうすると、２番目に古い標本値Ｓ（ｉ−ｎ＋２）
は次のように再構成されよう。

【００５３】

【数９】（Ａ＋Ｂ）／２

【００５４】ここでＳ（ｉ−ｎ＋１）は打ち消されている。従って、予備結合器１０１は、最
も古い和および差の値ＡおよびＢを次式に従って最新の標本Ｓ（ｉ＋１）と組み
合せるように配置される。

【００５５】

【数１０】新Ａ値＝Ｓ（ｉ＋１）＋（Ａ＋Ｂ）／２＝Ｓ（ｉ＋１）＋Ｓ（ｉ−ｎ＋２）（５ａ）

【００５６】および

【００５７】

【数１１】新Ｂ値＝Ｓ（ｉ＋１）−（Ａ＋Ｂ）／２＝Ｓ（ｉ＋１）−Ｓ（ｉ−ｎ＋２）（５ｂ）

【００５８】値ｂ（ｋ，２）およびｂ（ｋ，１）を符号ビットＣ（ｉ）から正しく選んだも
のと等しくなるように選ぶことによって、正しい相関値は、複数の古い和および
差と、式（５）によって与えられる１つの新しい和および差から計算される。

【００５９】次の標本クロック時点では、Ｓ（ｉ＋２）が到着し、予備結合器１０１は式（
５）に従う同じ演算を、アドレッシングされるストアＡおよびＢを変更すること
なしに再び実行することによって次を得る。

【００６０】

【数１２】新Ａ値＝Ｓ（ｉ＋２）＋（Ａ＋Ｂ）／２＝Ｓ（ｉ＋２）＋Ｓ（ｉ＋１）（６ａ）

【００６１】および

【００６２】

【数１３】新Ｂ値＝Ｓ（ｉ＋２）−（Ａ＋Ｂ）／２＝Ｓ（ｉ＋２）−Ｓ（ｉ＋１）（６ｂ）

【００６３】ここで、Ｓ（ｉ−ｎ＋２）の寄与は打ち消される。この場合にも、符号ビットＣ
（ｉ）からのビットｂ（ｋ，２）およびｂ（ｋ，１）を符号発生器１０５が正し
く選べば正しい相関結果が得られよう。予備結合器１０１が式（６）を計算した
後で、再び式（２）を使用するためには記憶されている和および差が必要とされ
、ここで“ｉ”の値は２だけ増分されており、アドレス計数器１０６はリング・
バッファ１０２中の和／差ストアＡ，Ｂの次の対をアドレッシングしている。こ
のように、相関器１００は、予備結合器１０１を使用して奇数の相関を計算する
ために式（５）を使用して、既に記憶されている和および差Ａ、Ｂを変換し、ま
た次の偶数の相関値を計算する前にＡおよびＢのアドレスをアドレス計数器１０
６が先へ進める前に式（６）を使用して同じストアＡ、Ｂを再び変換することに
よって、記憶されている本質的に同じ和および差に基づいて偶数および奇数の両
相関値を計算することができる。式（５）および（６）は基本的に同じであるの
で、予備結合器１０１は偶数と奇数の両相関について正確に同じ演算を実行する
。これは本発明の簡便な特徴である。更に、符号発生器１０５は、新しい偶数の
相関毎に単に出力を位置１つ分だけ循環させることによってすべての偶数相関に
ついて同じ６４個の出力ビット値を供給し、これと交番的に、これも常に同じで
あるが引き続く奇数相関同士の間で循環しただけの、奇数の相関についての別の
６４個の出力ビット値を供給する。

【００６４】この原理を拡張してより多くの入力標本を含むより多くの予備的組合せを計算
することができる。例えば、４個の入力標本の場合には可能な組合せが１６個あ
る。そのうちの８個は残りの８個の否定である。従って、４入力標本の場合、８
個の予備的組合せを計算および記憶すれば十分である。この場合、必要な予備的
組合せの個数は元の標本数の２倍であり、リング・バッファのサイズも２倍にな
り、それは６４ビットの相関器について１６×８のバッファとなろう。６４ビッ
ト相関を、８個の各グループから１個を選んで、１６個の予備的組合せの和とし
て表現することによって、相関を８＋４＋２＋１＝１５回の加算だけで計算する
ことが可能となる。所望の相関は次式で表される。

【００６５】

【数１４】Ｃｎ・（Ｓ（ｉ）＋Ｃｎ・Ｃ（ｎ−１）・Ｓ（ｉ−１）＋Ｃｎ・Ｃ（ｎ−２）
・Ｓ（ｉ−２）＋Ｃｎ・Ｃ（ｎ−３）・Ｓ（ｉ−３））＋Ｃ（ｎ−４）・（Ｓ（ｉ−４）＋Ｃ（ｎ−４）・Ｃ（ｎ−５）・Ｓ（ｉ−５）
＋Ｃ（ｎ−４）・Ｃ（ｎ−６）・Ｓ（ｉ−６）＋Ｃ（ｎ−４）・Ｃ（ｎ−７）・
Ｓ（ｉ−７））・・・・・・・・・＋Ｃ４・（Ｓ（ｉ−ｎ＋４）＋Ｃ４・Ｃ３・Ｓ（ｉ−ｎ＋３）＋Ｃ４・Ｃ２・Ｓ
（ｉ−ｎ＋２）＋Ｃ４・Ｃ１・Ｓ（ｉ−ｎ＋１））（７）

【００６６】式（７）の次のような項

【００６７】

【数１５】Ｓ（ｉ）＋Ｃｎ・Ｃ（ｎ−１）・Ｓ（ｉ−１）＋Ｃｎ・Ｃ（ｎ−２）・Ｓ（ｉ
−２）＋Ｃｎ・Ｃ（ｎ−３）・Ｓ（ｉ−３）

【００６８】は次の８個の組合せのうちの１個にすぎない。

【００６９】

【数１６】Ｓ（ｉ）＋Ｓ（ｉ−１）＋Ｓ（ｉ−２）＋Ｓ（ｉ−３）Ｓ（ｉ）＋Ｓ（ｉ−１）＋Ｓ（ｉ−２）−Ｓ（ｉ−３）Ｓ（ｉ）＋Ｓ（ｉ−１）−Ｓ（ｉ−２）＋Ｓ（ｉ−３）Ｓ（ｉ）＋Ｓ（ｉ−１）−Ｓ（ｉ−２）−Ｓ（ｉ−３）Ｓ（ｉ）−Ｓ（ｉ−１）＋Ｓ（ｉ−２）＋Ｓ（ｉ−３）Ｓ（ｉ）−Ｓ（ｉ−１）＋Ｓ（ｉ−２）−Ｓ（ｉ−３）Ｓ（ｉ）−Ｓ（ｉ−１）−Ｓ（ｉ−２）＋Ｓ（ｉ−３）Ｓ（ｉ）−Ｓ（ｉ−１）−Ｓ（ｉ−２）−Ｓ（ｉ−３）

【００７０】これは次の３個の係数の極性に依存している。

【００７１】

【数１７】Ｃｎ・Ｃ（ｎ−１）；Ｃｎ・Ｃ（ｎ−２）；Ｃｎ・Ｃ（ｎ−３）

【００７２】標本Ｓ（ｉ＋１）の受信直後に、それに続く相関が同じように計算された場合
は、次の８個の予備的組合せの１個を必要としよう。

【００７３】

【数１８】Ｓ（ｉ＋１）＋Ｓ（ｉ）＋Ｓ（ｉ−１）＋Ｓ（ｉ−２）Ｓ（ｉ＋１）＋Ｓ（ｉ）＋Ｓ（ｉ−１）−Ｓ（ｉ−２）Ｓ（ｉ＋１）＋Ｓ（ｉ）−Ｓ（ｉ−１）＋Ｓ（ｉ−２）Ｓ（ｉ＋１）＋Ｓ（ｉ）−Ｓ（ｉ−１）−Ｓ（ｉ−２）Ｓ（ｉ＋１）−Ｓ（ｉ）＋Ｓ（ｉ−１）＋Ｓ（ｉ−２）Ｓ（ｉ＋１）−Ｓ（ｉ）＋Ｓ（ｉ−１）−Ｓ（ｉ−２）Ｓ（ｉ＋１）−Ｓ（ｉ）−Ｓ（ｉ−１）＋Ｓ（ｉ−２）Ｓ（ｉ＋１）−Ｓ（ｉ）−Ｓ（ｉ−１）−Ｓ（ｉ−２）

【００７４】これらは最初の８個の予備的組合せと同じではない。同様に、次の２つの相関
も異なる予備的組合せおよび同じ予備的組合せを必要とし、異なる点は古い８個
に置き換わる新しい８個が４番目の相関毎にのみ使用されることである。もちろ
ん、これは１標本ずつずらして連続的に動作する同じハードウエアの４個の複製
によって実行される。各々が４個の値から８個の予備的組合せを計算するので、
もし先に参照した特許である米国特許出願第０８／９６７，４４４号に開示され
ているグレイ・コードの順番で行われるとすれば、１０回の加算だけですむ。次
に、相関を完成させるために、記憶されている予備的組合せの選ばれた１６個を
組み合せるために１５回の加算が必要とされ、合計で２５回の加算となる。４個
の相関の各々は時間の４分の１だけ動作する。相関当たりの正味の加算回数であ
る２５回というのは、図３に述べた相関器１００に従って２つの標本値の予め組
み合わされた対に対して必要な３４回よりも少し少ないだけであるが、リング・
バッファの記憶要素の数は８倍必要である。従って、偶数および奇数の相関を処
理するためにハードウエアを複製することを避けるために、ここではハードウエ
アを４倍にする必要がないように、図３に述べた相関器１００で使用されるもの
と等価な装置を使用することが望ましい。そのような装置は、同じ標本値の４分
の１の８個の予備的組合せの同じ１５個の組で、引き続く４個の相関を表現でき
るものであり、その度に８個からなる新しい組を１つだけ計算するものであるべ
きである。

【００７５】図４を参照すると、加算器２０１およびバタフライ回路２０２を使用した、４
標本の８個の予備的組合せを更新するためのトレリス構造（ｔｒｅｌｌｉｓｓ
ｔｒｕｃｔｕｒｅ）２００が示されている。トレリス構造２００は、同じ標本値
の４分の１の８個の予備的組合せの同じ１５個の組で、引き続く４個の相関を表
現できるものであり、その度に８個からなる新しい組を１つだけ計算するもので
ある。８個の予備的組合せの新しい組は、図４のトレリス構造２００に示すよう
に、最も古い標本値に１個の新しい標本を加えたものを含む８個の予備的組合せ
の１組から計算される。図４で最も古い予備的組合せの組はＡ．．．Ｈで表記さ
れており、それらの式が４個の最も古い標本Ｓ（ｉ−ｎ＋４）；Ｓ（ｉ−ｎ＋３
）；Ｓ（ｉ−ｎ＋２）；およびＳ（ｉ−ｎ＋１）の項を用いて与えられている。

【００７６】最も古い標本Ｓ（ｉ−ｎ＋１）の寄与を除くために、加算器２０１は、それら
の成分Ｓ（ｉ−ｎ＋１）のサインが異なる複数対の値を組み合せる。例えば、

【００７７】

【数１９】Ａ＋Ｂ＝２（Ｓ（ｉ−ｎ＋４）＋Ｓ（ｉ−ｎ＋３）＋Ｓ（ｉ−ｎ＋２））

【００７８】因子２があるため、最下位ビット（ＬＳＢ）はゼロでなければならず、（Ａ＋
Ｂ）／２を得るためには単に無視される。次に、バタフライ回路２０２が新しい
標本Ｓ（ｉ＋１）と（Ａ＋Ｂ）／２との和および差を計算して、図４の一番下に
示す式によって与えられるように新しい値Ａ．．．Ｈを与える。新しい値が前と
同じサイン・パターンに対応する場所に記憶されることを保証するために、十文
字のトレリス接続が用いられる。こうして、例えば、ＣおよびＤの古い値が組み
合わされて、ＣおよびＤの新しい値ではなく、ＢおよびＧの新しい値が得られる
。図４のトレリス構造２００での演算全体を４個の加算器２０１および４個のバ
タフライ回路２０２を用いて並列的に行えば、新しい値はすべて同時に計算され
て古い値を上書きすることになり、今でも必要な古い値を上書きする危険性はな
い。あるいは、もしも１個の加算器２０１およびバタフライ回路２０２を逐次的
に４回使用すれば、古いＡ．．．Ｈを先走って上書きするのを避けるために、新
しい値Ａ．．．Ｈは８個のストア含む組に交番的に書き込まれる必要がある。図
４のトレリス構造２００を、新しい入力標本Ｓ（ｉ）、Ｓ（ｉ＋１）、Ｓ（ｉ＋
２）、およびＳ（ｉ＋３）について繰り返すことによって、引き続く相関に対し
て必要な予備的組合せを提供できる。ここでＳ（ｉ）、Ｓ（ｉ＋１）、Ｓ（ｉ＋
２）、およびＳ（ｉ＋３）は連続的に受信される。次に、アドレス計数器は、同
じように最新の標本Ｓ（ｉ＋４）に関する相関を計算する前に、１６×８のリン
グ・バッファ中の８個のストアＡ．．．Ｈの次の組をアドレッシングするように
増分される。前に用いられた８個のストアＡ．．．ＨはここではＳ（ｉ＋３）、
Ｓ（ｉ＋２）、Ｓ（ｉ＋１）、およびＳ（ｉ）の予備的組合せを含んでおり、そ
れらは４個の前の最も古い標本の組合せに置き換わる。

【００７９】図５を参照すると、４個の標本値を含む予備的組合せを使用する６４ビット相
関器３００の一部分が示されている。相関器３００は、予備結合器３０１、スイ
ッチ木３０２、リング・バッファ３０３、複数個の８方向セレクタ３０４、対応
する複数個のサイン変換器３０５、加算器木３０６、符号スケジューラ３０７、
およびアドレス計数器３０８を含む。予備結合器３０１は図４のトレリス構造２
００に従って動作し、新しい標本が受信される度に、予備的組合せの選ばれた８
個を更新する。同じ８個のストアも引き続いて８回更新され、その後に、アドレ
ス計数器３０８は増分されて、リング・バッファ３０３中の８個のストアを含む
次のグループをアドレッシングする。アドレス計数器３０８はここで、新しい値
をそれらの入力へ送ることのほかに、８個のストアを含むグループの出力を選択
するので、スイッチ木３０２は値をストアへ送るための入力スイッチ木と、スト
アから値を選択する出力スイッチ木の両方を含む。スイッチ木３０２は、もし必
要ならＣＭＯＳ双方向スイッチを用いた単一の双方向スイッチ木でよく、またス
トアは読出し（すなわち、それらの記憶された値を関連するＩ／Ｏバス上へ置く
）または書込み（すなわち、Ｉ／Ｏバス上の値を記憶するために受け入れる）を
許可される。６４ビット相関器用のアドレス計数器３０８は、６４で割り算を行
う６ビット計数器である。最上位の４ビットはスイッチ木３０２によって選ばれ
る８個のストアを含む組のアドレスを供給する。他方、最下位の２ビットは４個
の引き続く相関の間に符号スケジューラ３０７からの４個の明確な出力ビット・
パターンのうちの適切な１個を選択する。このパターンは次に、符号スケジュー
ラ３０７からの出力ビット・パターンを位置１個分だけ循環させて繰り返される
。符号スケジューラ３０７は、式（７）に従って、３個の制御ビットを含む１６
個の組を１６方向セレクタ３０４（簡単のためにそのうちの４個だけを示してあ
る）へ供給し、また１６個のサイン変換ビットを１６個の対応するサイン変換器
３０５（簡単のためにそのうちの４個だけを示してある）へ供給する。符号ビッ
トＣ（１）．．．Ｃ（６４）の使用は、制御ビットｂ（ｉ）を計算する前に各々
の引き続く相関相互間で場所を１個分だけ循環させたものである。加算器木３０
６は、８＋４＋２＋１＝１５個の対になった加算器を用いて、１６個の選ばれた
予備的組合せを加算して、各々の新しい相関を得る。このように、各々の相関は
、図４に示すトレリス構造においては１２回の加算または減算を必要とし、また
図５に示す相関器３００においてはそれに加えて１５回、合計で２７回が必要で
ある。

【００８０】図３に示す相関器１００（３４回の加算）から、図４に示すトレリス構造２０
０と図５に示す相関器３００との組合せ（２７回の加算）への労力の節約は多分
見かけよりも大きい。それはバタフライ回路が和または差だけの複雑さの２倍未
満の複雑さで和および差を同時に形成できるからである。図４のトレリス構造の
等価的な複雑さは、従って、１２ではなくて約１０回の操作となる。しかし、４
個の値を含む予備的組合せを用いることによる利得は図３の相関器１００と比べ
てまだ小さいであろうため、複雑さの増加を正当化できない。しかし、同時に１
個よりも多い６４ビットコードワードで６４ビット相関を実行することが望まし
い場合には、予備的組合せを計算および記憶するための労力およびハードウエア
はすべての相関について共通しており、符号スケジューラおよび加算器木のみが
符号毎に複製される必要がある。このように、４個の６４ビット相関を実行する
ための複雑さは、例えば、図３の相関器についての３＋４×３１＝１２７回の等
価的加算と比べて１２＋４×１５＝７２回の等価的加算である。更に、もしもそ
の加算器木が、それを用いて１つの標本周期内に異なる６４ビット符号で４回連
続して成功するのに十分高速なものであれば、４個の異なるコードワードで４個
の相関を実行するためにハードウエアを追加する必要はない。本発明は加算器木
中のステージ数を減らすことができるため、リップルを含む伝播を減らす手助け
になり、また速度増加を許容し、それによって同一のハードウエアでより多くの
相関を実行できる。

【００８１】先に引用した特許である、米国特許出願第０８／９６７，４４４号に述べられ
ているように、一般に、入力標本の相関を取るべき符号が多ければそれだけ、あ
るいは符号が長くなればそれだけ予備的組合せの個数は大きくなり、そのうちの
１つを合計の電力複雑さを最小化するための計算時に正当化しなければならない
。

【００８２】図６を参照すると、４個の６４ビット符号と相関を取るための符号スケジュー
ラ４００が示されている。符号スケジューラ４００は、４個の再循環シフト・レ
ジスタ４０１、４０２、４０３、４０４、ｎビット幅のバス４０５、タイミング
・コントローラ４０６、および結合器４０７を含む。４個の再循環シフト・レジ
スタ４０１、４０２、４０３、４０４は、受信した信号標本との相関を取るべき
４個のｎビット符号のそれぞれ１つを記憶する。シフト・レジスタの出力はｎビ
ット幅のバス４０５へつながれ、また許可されるか、あるいは出力許可制御ライ
ンＯＥ１、ＯＥ２、ＯＥ３、ＯＥ４の関連する１つを励起することによって“３
状態”化することができる。出力を順番に許可することによって、ｎビット符号
（ｕ１．．．ｕｎ）、（ｖ１．．．ｖｎ）、（ｗ１．．．ｗｎ）、および（ｘ１
．．．ｘｎ）をうまく使って相関を形成することができる。各符号が使用された
後で、それの再循環シフト・レジスタは、シフト・ラインの１本を励起すること
によって場所１個分循環される。ＯＥおよびシフト・ラインは、こうして新しい
信号標本が受信される度に、各符号に対して１個ずつ、４個の相関を生成するた
めにタイミング・コントローラ４０６によって４個の符号に対して逐次的に励起
される。

【００８３】図４のトレリス構造２００および図５の相関器３００のように、４個の信号標
本の予備的組合せを用いて加算器木を縮小する場合、各８方向セレクタに関する
３個の制御ビットをサイン変換器ビットと一緒に供給しなければならない。これ
らは図６の結合器４００中で形成される。選ばれた符号レジスタのステージ１、
５、９．．．からのビットは図５のサイン変換器３０５へ直接出力される。他方
、ビット２、３、および４はビット１と排他的ＯＲを取られて、第１の８方向セ
レクタ３０４ａのための３個の制御ビットを生成する。ビット６、７、および８
はビット５と排他的ＯＲを取られて第２の８方向セレクタ３０４ｂのための制御
ビットを生成する。以下同様である。

【００８４】このように、図４のトレリス構造２００、図５の相関器、および図６の符号ス
ケジューラに関連して上で説明した概念を組み合せることによって、新規な低電
力の相関器が得られ、それは新しい標本が受信される度に、最後の６４個の標本
と４個の６４ビット符号の各々との間の相関を生成する。これに伴う合計の労力
は、４個の相関について約１２＋４×１５＝７２回の等価的加算となる。すなわ
ち、相関当たりに１８回の加算であり、これは図２の従来技術の相関器２０の相
関当たり６３回の加算よりも大幅に効率的である。

【００８５】この時点で注意すべき点は図３および５の２例において予備的に組み合わされ
た標本の個数２および４は、それぞれ相関長６４を分割可能であるということで
ある。Ｎビットについて必要とされる予備的組合せの個数は２^N-1のように指数
的に増大するため、予備的組合せの個数は２から８へそれぞれ増加する。４個よ
りも多い標本を予備的に組み合せることにより、６４の相関長を分割可能な個数
を組合せながら、１２８の結果を得るためには予備的に組み合せるべき標本を８
個必要とするが、これは過剰であり複雑さを最小化する最適値を超えている。し
かし、その他、相関長を分割可能ではない個数、例えば３または５の標本を予備
的に組み合せられることは、更に少ない複雑さが実現できるかどうかを調べるた
めには望ましいことである。

【００８６】例えば、図７を参照すると、６３ビット相関器５０１、サイン変換器５０２、
および加算器５０３を含む６４ビット相関器５００が示されている。６４ビット
相関器５００は６３ビット相関器５０１を用いて動作するが、これは３で分割す
ることが可能であり、６４ビット相関器を提供するために、追加の標本を加える
か、あるいは差し引くことができる。図７の相関器５００では、３個の標本の予
備的組合せによって４つの可能性がある。すなわち、リング・バッファ５０４は
、それぞれ４個のバッファ要素を含む２１個のステージとして構成されており、
それら４個のバッファ要素は、６３個の連続した標本に対して３個の連続した信
号標本を含む各グループの予備的組合せを４個保持している。６３ビット相関器
５０１内では、２１個の４方向セレクタが４バッファ要素の各グループにつなが
れ、２ビット、例えば（ｂ１＋ｂ２）および（ｂ１＋ｂ３）によって制御されて
、符号ビットに従って各々４個の予備的組合せの１つを選択するようになってい
る。

【００８７】ｂ１符号ビットおよび最初の６３個の符号ビットの毎第３ビットが、６３ビッ
ト相関器５０１内の２１個のサイン変換器へ送られ、その２１個のサイン変換器
の出力は６３ビット相関器５０１内の２１入力の加算器木へ送られる。６４番目
の信号標本はサイン変換器５０２によって符号ビット６４を直接乗算され、その
結果が図示のように加算器５０３によって２１入力の加算器木の出力へ加えられ
る。２１入力の加算器木は、例えば、２つの入力を未使用の２４入力加算器木で
よい。そのような２４入力加算器木は、３個の８入力加算器木であって、それら
の出力を３入力加算器で加算するように構成することができる。

【００８８】６５番目の信号標本が受信されると、第１の信号標本は６４個の古い信号標本
を越えて相関ウインドウから溢れ出てしまうため、最早必要でなくなる。従って
、第１の信号標本の寄与は最新の信号標本である信号標本６４の寄与で置き換え
られ、古い信号標本１、２、および３の予備的組合せは信号標本２、３、および
６４の予備的組合せに修正される。これは図８に示すようなトレリス構造を用い
て行うことができる。

【００８９】図８を参照すると、トレリス構造６００が示され、そこでは４個のバッファ要
素Ａ、Ｂ、Ｃ、およびＤが、信号標本Ｓ６４が受信されそれを用いて６４ビット
の相関が完成したときの、３個の最も古い信号標本Ｓ１、Ｓ２、およびＳ３の組
合せを４個保持している。従って、第１の信号標本Ｓ１は相関ウインドウから出
て行き、信号標本Ｓ６４が入ってくる。次の相関を前と同じ３標本の同じ組合せ
の２０個で表現し、予備的組合せを１個だけ修正するために、Ａ、Ｂ、Ｃ、およ
びＤの古い値を、最後に受信した信号標本Ｓ６４とともに用いて、最も古い信号
標本Ｓ１の寄与を消去し、その代わりにＳ６４、Ｓ３、およびＳ２の予備的組合
せを形成するためのトレリス構造６００が示されている。次の信号標本Ｓ６５が
到着し、それを用いて別の相関の組が完成した後で、Ｓ２の寄与は消去され、Ｓ
６５、Ｓ６４、およびＳ３の予備的組合せが形成される。次の信号標本Ｓ６６が
到着し、それを用いて更に別の相関の組が完成した後で、バッファ要素Ａ、Ｂ、
Ｃ、およびＤは再び修正されて、Ｓ３の寄与は消去され、その代わりにＳ６６、
Ｓ６５、およびＳ６４の組合せが形成される。これらの後者の予備的組合せは最
早最も古い信号標本Ｓ１を含まないので、次に処理されるバッファ要素Ａ、Ｂ、
Ｃ、およびＤは、４個の組を２１個含むリング・バッファの周りにある４個から
なる次の組へ変更される。これは今や最も古くなった信号標本Ｓ６、Ｓ５、およ
びＳ４の予備的組合せを含む。このように、予め組み合わされた信号標本の数が
相関長を分割できないときでも、どのようにすれば予備的組合せを用いた相関器
を構築できるかについて示した。

【００９０】最後の例では、６＋２１＝２７回の加算を用いて６４ビットの相関が取られた
。４個の６４ビット相関が、従来技術で必要とされる２５２回の加算と比べて、
新しい信号標本毎に６＋４×２１＝９０回の加算を用いて実行できる。当業者に
は、６４ビット相関器は６５ビット相関器としても構築できることを認識されよ
う。この場合、６５番目の信号標本の寄与を除くことによって、５個の信号標本
の予備的組合せを使用できる。同様な方法で、素数であってもよい任意長の相関
器を、より便利な長さの相関器を用いて構築することができる。その場合、付加
的な標本の寄与は追加するし、余分な標本は除くようにされる。

【００９１】本発明に関する主な現実的応用は、広帯域のダイレクト・シーケンスの符号分
割多元接続信号（ＷＢＣＤＭＡ）の復調である。そのようなＷＢＣＤＭＡ信号の
信号標本は、一般に実数および虚数を含む複素数であり、信号との相関を取るべ
き符号も実数および虚数の符号部を含む。既に実証されたように、複素数の相関
は、実数符号と実数信号部との間、虚数符号と虚数信号部との間、虚数符号と虚
数信号部との間、および虚数符号と実数信号部との間で相関を取る４個の実数相
関を使用して実行することができる。これら４個の相関を次に組み合せて対とし
、実数および虚数の相関結果を得る。複素数符号と複素数信号との間で２回だけ
の実数相関を計算すればよく、従って複雑さと電力消費を半分にする複素数相関
の実行方法が、それの全体をここに参照によって取り込む、“ダイレクト・シー
ケンス式スペクトラム拡散信号の逆拡散（ＤｅｓｐｒｅａｄｉｎｇｏｆＤｉ
ｒｅｃｔＳｅｑｕｅｎｃｅＳｐｒｅａｄＳｐｅｃｔｒｕｍＳｉｇｎａｌ
ｓ）”と題する米国特許出願第０８／７４８，７５５号に述べられている。ここ
に述べられた方法は、与えられたＮ個の信号標本を含む１組と、与えられたＮ＋
Ｎビットの複素数符号との間の相関を取る問題に対処するが、新しい信号標本毎
に、符号と信号標本との間でシフトを行いながら、相関を繰り返すことは行って
いなかった。本発明は、標本のシフトごとに相関を計算する問題を解決し、他方
ではまた、複素数値を用いた演算に対しても複雑さを４倍にするのではなく、２
倍だけの複雑さですむ。

【００９２】２ビット（Ｂｘ，Ｂｙ）を含む複素数符号を用いてＣＤＭＡ信号を拡散すると
きには、一般に複素数値をＢｘ＋ｊＢｙと表し、それらが４つの座標点１＋ｊ、
１−ｊ、−１＋ｊ、または−１−ｊのどれかであると考える。しかし、上で引用
した第０８／７４８，７５５号の出願が教えるように、このグラフを４５度回転
して、この代わりに、座標点１＋ｊ０、０＋ｊ１、−１＋ｊ０、および０−ｊ１
、簡単には１、ｊ、−１、および−ｊとして、次のようにビット対（Ｂｘ，Ｂｙ
）によってラベル付けできるようにするのが便利である。

【００９３】

【数２０】Ｂｘ＝０，Ｂｙ＝０（ブール表現）は座標点＋１を表すＢｘ＝０，Ｂｙ＝１は座標点＋ｊを表すＢｘ＝１，Ｂｙ＝０は座標点−ｊを表すＢｘ＝１，Ｂｙ＝１は座標点−１を表す

【００９４】従って、Ｂｘ＝Ｂｙのとき、符号値は＋１または−１となり、そうでなくてＢ
ｘとＢｙとが異なるときは＋ｊまたは−ｊとなることが分かるであろう。事実、
Ｂｘ＝Ｂｙのときは、符号値はＢｘ（数値的には＋１または−１）で、そうでな
くてＢｘがＢｙに等しくないときはｊＢｘとなる。

【００９５】ここで複素数信号標本

【００９６】

【数２１】（Ｉ１，Ｑ１）；（Ｉ２，Ｑ２）；（Ｉ３，Ｑ３）・・・・（Ｉ６４，Ｑ
６４）

【００９７】と、６４複素数シンボル符号

【００９８】

【数２２】（Ｂｘ１，Ｂｙ１）；（Ｂｘ２，Ｂｙ２）；（Ｂｘ３，Ｂｙ３）・・・・（Ｂ
ｘ６４，Ｂｙ６４）

【００９９】との相関を計算することを考えよう。これは符号に相対的な信号標本の第１シフ
トについては次のように与えられる。

【０１００】

【数２３】（Ｂｘ１，Ｂｙ１）（Ｉ１，Ｑ１）＋(Ｂｘ２，Ｂｙ２)（Ｉ２，Ｑ２）・・・
・＋（Ｂｘ６４、Ｂｙ６４）（Ｉ６４，Ｑ６４）

【０１０１】４５度の座標回転を用いると、Ｂｙ１が零でＢｘ１が非零であるか、あるいは
その逆になる。以下同様である。４つの場合の各々について、これらの項の第１
の対は次のように与えられる。

【０１０２】

【数２４】Ｂｙ１＝Ｂｙ２＝０の場合：（Ｂｘ１・Ｉ１＋Ｂｘ２・Ｉ２）＋ｊ（Ｂｘ１・
Ｑ１＋Ｂｘ２・Ｑ２）．．．（８）Ｂｙ１＝Ｂｘ２＝０の場合：（Ｂｘ１・Ｉ１−Ｂｙ２・Ｑ２）＋ｊ（Ｂｘ１・
Ｑ１＋Ｂｙ２・Ｉ２）．．．（９）Ｂｘ１＝Ｂｙ２＝０の場合：（−Ｂｙ１・Ｑ１＋Ｂｘ２・Ｉ２）＋ｊ（Ｂｙ１
・Ｉ１＋Ｂｘ２・Ｑ２）．．．（１０）Ｂｘ１＝Ｂｘ２＝０の場合：（−Ｂｙ１・Ｑ１−Ｂｙ２・Ｑ２）＋ｊ（Ｂｙ１
・Ｉ１＋Ｂｙ２・Ｉ２）．．．（１１）

【０１０３】明らかなように、（８）の場合および（１１）の場合には、Ｉ１とＩ２との和
および差が必要であり、またＱ１およびＱ２とについても必要である。（９）お
よび（１０）の場合には、Ｉ１とＱ２との和および差が必要であり、またＱ１と
Ｉ２とについても必要である。もしもこれら８個の和および差が予め計算されて
いれば、相関の実数部はそれぞれ８個を含む、選ばれた３２個の和として表現さ
れ、他方、虚数部はそれぞれ８個を含む、選ばれたその他の３２個の和で表現さ
れる。このように、複素数の相関器についての加算で表した複雑さは実数の相関
器の複雑さの２倍でよく、また各々の実数の相関の複雑さは標本対の予備的組合
せを利用することによって半分になる。この複素数相関器用に形成しなければな
らない予備的組合せの個数は８であり、これは２個の実数相関器のために必要な
数の２倍である。従って、複素数相関器のために必要なメモリ要素の数は１個の
実数相関器のために必要なメモリ要素の数の４倍である。ただし、電力消費は２
倍にすぎない。図９は、上述の複素数相関器で８個の予備的組合せを更新するた
めのトレリス構造７００を示している。

【０１０４】このように、どうすればディジタル符号化信号用の整合フィルタとして知られ
ているスライディング相関器を、従来技術と比べて電力消費を削減して作製する
ことができるかについて説明してきた。本発明は入力標本の予備的組合せを形成
することを含み、それらは次に環状バッファに記憶されて、最も古い予備的組合
せを上書きする。次にセレクタが環状バッファから特定の予備的組合せを選んで
加算器木に加える。加算器木のサイズは予備的組合せの形成によって縮小される
。本発明の別の態様では、新しい信号標本が受信されると、最も古く受信された
信号標本を含む記憶されている予備的組合せが操作されて、最も古い信号標本の
寄与が除かれ、最新の信号標本の寄与が取り込まれる。このようにして、前の信
号標本の、前に形成された予備的組合せと一緒に前の信号標本の記憶を行わない
ようにする。また、本発明は、電力消費および複雑さを有利に削減しながら、実
数値または複素数値の相互間で相関を取るように適応できることも述べた。本発
明はまた、ディジタル信号プロセッサ、コンピュータ、またはマイクロプロセッ
サを使用した、記憶プログラム（ソフトウエア）によって実現される相関器の効
率改善のためにも応用できる。

【０１０５】要約すると、受信した信号の最後の“ｎ”個の標本とｎ桁のコードワードとの
間で相関を取るための相関器について述べた。ここで、新しい信号標本が受信さ
れる度に１つの相関結果が新たに計算される。連続動作時の電力消費は２つの技
術を組み合せて使用することによって削減される。最初に、“Ｌ”個の信号標本
のグループが集められ予備的に組み合わされて２^L-1個の予備的組合せが得られ
る。予備的に組み合わされた値はＭ要素の環状バッファに書き込まれる。ここで

【０１０６】

【数２５】Ｍ＝（ｎ／Ｌ）・２^L-1

【０１０７】次に、新たに予備的に組み合わされた値がＭ要素の環状バッファ・ストアの次
の場所に逐次的に書き込まれ、“ｎ”標本分先に受信されていた標本を上書きす
るので、各新しい標本時にバッファ中で“ｎ”個の多重ビット標本すべてをシフ
トしなくてもよい。セレクタ・スイッチを介してバッファ記憶要素の出力につな
がれた加算器木が、相関符号の桁に依存して選ばれた値を加算または減算するこ
とによって所望の相関を計算する。加算器木へ入力されるように選ばれるのは記
憶されている予備的組合せの各グループのうちの１つだけであるので、加算器木
のサイズは縮小できる。

【０１０８】例示的な６４ビット相関器は３２×２要素の環状バッファを含む。新しい信号
標本の１対が集められ、予備的に組み合わされて、２個の標本クロック・サイク
ル毎にそれらの和および差が形成される。この和および差は３２対のバッファ要
素の次に続く対中へ記憶されることになっている。２方向出力セレクタが各バッ
ファ要素対の出力へつながれて、６４ビットの相関符号ビットの対応する対の２
を余剰とする和によって制御されて、記憶されている和または記憶されている差
のいずれを３２入力の加算器木へ供給すべきかを選択する。加算器木は、相関符
号ビットの関連する対の１つに依存して、各入力値の加算あるいは減算のいずれ
かを行うことによって、加算器木のサイズを６４入力加算器木から３２入力加算
器木へ縮小する。このことは１つ置きの標本クロックのみで動作することと併せ
て、合計の電力消費を約４分の１に削減する一方で、２クロック・サイクルごと
に相関結果を提供する。クロック・サイクル毎の相関を完成するために必要な中
間の相関結果は、１標本ずつずらして動作する複製装置を使用して形成するか、
あるいは寄与する標本を除く構成を持つ同じ装置を使用して、予備的組合せを形
成しない相関器に比べて半分の電力消費で標本クロック・サイクル当りに１つの
相関出力を与えることができる。

【０１０９】本発明はここに説明した特定の実施の形態によってスコープを制限されるべき
ではない。以上の説明および添付図面から、実際にはここに述べたものに加えて
本発明の各種修正が当業者には明らかであろう。すなわち、そのような修正は特
許請求の範囲のスコープに含まれると考えている。

【図面の簡単な説明】

【図１】予備的組合せを計算しない、第１の従来技術の相関器の模式図。

【図２】予備的組合せを計算しない、第２の従来技術の相関器の模式図。

【図３】本発明に従う、和および差を予備計算する相関器の模式図。

【図４】本発明に従う、４標本の８個の予備的組合せを更新するためのトレリス構造。

【図５】本発明に従う、４標本の予備的組合せを使用する６４ビット相関器の一部の模
式図。

【図６】本発明に従って、４個の符号との相関を取るための符号スケジューラの模式図
。

【図７】本発明に従う、３標本の予備的組合せの２１組を採用する６３ビット相関器を
使用する６４ビット相関器の模式図。

【図８】本発明に従う、３標本の予備的組合せの更新のためのトレリス構造。

【図９】本発明に従う、実数または虚数標本の対の予備的組合せを使用して複素数相関
器を更新するためのトレリス構造。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年７月２７日（２００１．７．２７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項１】予め定められた１つのディジタル符号に相対的なシフトが信号標本値の１つの系列中で発生する度に１つの相関値を生成することによって、前記信号標本値の１つの系列と前記予め定められた１つのディジタル符号との相関を取る整合フィルタであって：前記系列中の前記信号標本値のサブグループを組み合せて、最新の信号標本値の複数対の複数和および複数差である予備的組合せの組を形成するための予備結
合器；前記予備的組合せの複数組を記憶するための記憶装置；現在の符号ビットが最新の信号標本値に対応するように前記信号標本値に相対的に循環される符号ビットを供給するための符号発生器；記憶された予備的組合せの各組から、２つの引き続く符号ビットの２を剰余とする和に基づいて１つの予備的組合せを選ぶことによって、複数個の選ばれた予
備的組合せを提供するための複数個のセレクタ；および前記複数個の選ばれた予備的組合せを加算または減算して、前記信号標本値系
列中のシフトに対応する相関値を生成するための加算器；を含む整合フィルタ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者レヴィソン、ヤコブスウェーデン国マルモ、エリクダールベルグスガタン 11 (72)発明者デント、ポール、ダブリュアメリカ合衆国ノースカロライナ、ピッツボロ、イーグルポイントロード 637 Ｆターム(参考） 5K022 EE02 EE14 EE32 EE33

Claims

【特許請求の範囲】

【請求項１】信号標本値の１つの系列と予め定められた１つのディジタル
符号との相関を取って、前記予め定められたディジタル符号に相対的な前記信号
標本値系列中のシフトに関する相関値を生成するための整合フィルタであって：前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成するための予備結合器；前記予備的組合せの複数組を記憶するための記憶装置；記憶された予備的組合せの各組から１つの予備的組合せを選択することによっ
て、複数個の選ばれた予備的組合せを提供するための複数個のセレクタ；および前記複数個の選ばれた予備的組合せを加算または減算して、前記信号標本値系
列中のシフトに対応する相関値を生成するための加算器；を含む整合フィルタ。
【請求項２】請求項１に記載の整合フィルタであって、前記信号標本値が
実数値である整合フィルタ。
【請求項３】請求項１に記載の整合フィルタであって、前記信号標本値が
複素数値であり、また前記予め定められたディジタル符号が１個の実数符号およ
び１個の虚数符号を含んでいる整合フィルタ。
【請求項４】請求項３に記載の整合フィルタであって、前記予備結合器が
信号標本値の実数の複数対または虚数の複数対の複数和および複数差から前記予
備的組合せの組を形成する整合フィルタ。
【請求項５】請求項３に記載の整合フィルタであって、前記予備結合器が
１つの信号標本値の実数部と別の１つの信号標本値の虚数部との和および差から
前記予備的組合せの複数組を形成する整合フィルタ。
【請求項６】請求項１に記載の整合フィルタであって、前記予め定められ
た１つのディジタル符号がダイレクト・シーケンス式スペクトラム拡散の１つの
拡散符号の１つのセグメントである整合フィルタ。
【請求項７】請求項１に記載の整合フィルタであって、前記整合フィルタ
がＲＡＫＥ受信機中のダイレクト・シーケンス式スペクトラム拡散の信号を復号
する整合フィルタ。
【請求項８】請求項１に記載の整合フィルタであって、前記予備結合器が
前記信号標本値の複数対間の複数和および複数差から前記予備的組合せの複数組
を形成する整合フィルタ。
【請求項９】請求項１に記載の整合フィルタであって、前記予備結合器が
、与えられた複数の前記信号標本値の複数和および複数差のあらゆる可能な組合
せから前記予備的組合せの複数組を形成する整合フィルタ。
【請求項１０】請求項９に記載の整合フィルタであって、前記信号標本値
の１つに関して１つのサイン極性のみを使用することによって、予備的組合せの
各組中に形成される予備的組合せの個数を半分にする整合フィルタ。
【請求項１１】請求項１に記載の整合フィルタであって、前記予備結合器
が、予備的組合せの最も古い１組から予備的組合せの複数対を組み合せることに
よって、予備的組合せの前記最も古い１組中の信号標本値の最も古い１つの寄与
を除き、更に、その結果を最新の１つの信号標本値と組み合せて予備的組合せの
更新された１組を得る整合フィルタ。
【請求項１２】請求項１１に記載の整合フィルタであって、新しい１つの
信号標本値が受信される度に、予備的組合せの前記更新された１組が生成される
整合フィルタ。
【請求項１３】請求項１１に記載の整合フィルタであって、予備的組合せ
の前記更新された１組が前記記憶装置中の予備的組合せの最も古い１組を上書き
する整合フィルタ。
【請求項１４】請求項１１に記載の整合フィルタであって、予備的組合せ
の前記最も古い１組が、その寄与がまだ消去されていない最も古い１つの信号標
本値に依存する予備的組合せの組である整合フィルタ。
【請求項１５】請求項１に記載の整合フィルタであって、前記記憶装置が
環状バッファである整合フィルタ。
【請求項１６】請求項１に記載の整合フィルタであって、前記記憶装置が
、予備的組合せの１組を記憶要素の指定された１組へ送るための経路切換木を含
んでいる整合フィルタ。
【請求項１７】請求項１６に記載の整合フィルタであって、前記経路切換
木が２進木であり、予備的組合せの複数組に関する複数の記憶場所の２を底とす
る対数に等しい個数のステージを含んでいる整合フィルタ。
【請求項１８】請求項１７に記載の整合フィルタであって、前記２進経路
切換木の、より少ない個数のスイッチ要素を含む１つのステージが、より多くの
スイッチ要素を含むステージよりも頻繁に経路を切換える整合フィルタ。
【請求項１９】請求項１７に記載の整合フィルタであって、前記記憶装置
が、予備的組合せの複数組を形成するときの時間的な順序に対して逆のビット順
で前記予備的組合せの複数組を記憶する整合フィルタ。
【請求項２０】請求項１に記載の整合フィルタであって、前記複数個のセ
レクタの各々が、前記予め定められた１つのディジタル符号の複数ビットの、そ
れに対応するサブグループによって制御される整合フィルタ。
【請求項２１】請求項２０に記載の整合フィルタであって、前記加算器が
、前記対応するサブグループの複数ビットのうちの１つのものの極性に従って、
対応する、選ばれた１つの予備的組合せを加算または減算する整合フィルタ。
【請求項２２】請求項１に記載の整合フィルタであって、前記予め定めら
れたディジタル符号が第１の複数の符号シンボルを含み、また前記予備結合器が
前記第１の数を分割できない第２の複数の信号標本値を含む１つのサブグループ
の予備的組合せの複数組を形成するようになっており、ここで、前記整合フィル
タが、前記第２の数によって分割できる長さの予め定められた１つの符号との相
関を取るための相関器を含んでいる整合フィルタ。
【請求項２３】請求項１に記載の整合フィルタであって、更に：選ばれた各予備的組合せと、前記予め定められた１つのディジタル符号からの対
応する予め選ばれた１ビットとを乗算して、選ばれた各予備的組合せの前記極性
を変更または確認するための乗算器；を含む整合フィルタ。
【請求項２４】信号標本値の１つの系列と予め定められた１つのディジタ
ル符号との相関を取って、前記予め定められたディジタル符号に相対的な前記信
号標本値系列中のシフトに関する相関値を生成するための方法であって：前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成する工程；予備的組合せの各組から１個の予備的組合せを選択することによって、複数の
選ばれた予備的組合せを提供する工程；および前記複数の選ばれた予備的組合せを加算または減算して、前記信号標本値系列
中のシフトに対応する相関値を生成する工程；を含む方法。
【請求項２５】請求項２４に記載の方法であって、更に：前記予備的組合せの複数組が形成された後で、それらを記憶する工程；を含む方法。
【請求項２６】請求項２４に記載の方法であって、更に：選ばれた各予備的組合せと、前記予め定められたディジタル符号からの対応す
る予め選ばれた１ビットとを乗算して、選ばれた各予備的組合せの前記極性を変
更または確認する工程；を含む方法。
【請求項２７】請求項２４に記載の方法であって、前記系列中の前記信号
標本値のサブグループを組み合せて予備的組合せの複数組を形成する前記工程が
、予備的組合せの最も古い１組から予備的組合せの複数対を組み合せて、予備的
組合せの前記最も古い１組中の信号標本値の最も古い１つの寄与を除き、またそ
の結果を最新の１つの信号標本値と組み合せることによって予備的組合せの更新
された１組を生成する工程を含んでいる方法。
【請求項２８】請求項２７に記載の方法であって、新しい１つの信号標本
値が受信される度に予備的組合せの前記更新された１組が生成される方法。
【請求項２９】請求項２７に記載の方法であって、予備的組合せの前記更
新された１組が予備的組合せの前記最も古い１組を上書きする方法。
【請求項３０】請求項２７に記載の方法であって、予備的組合せの前記最
も古い１組が、それの寄与がまだ消去されていない最も古い１つの信号標本値に
依存する予備的組合せの組である方法。
【請求項３１】信号標本値系列と予め定められたディジタル符号との相関
を取って、前記予め定められたディジタル符号に相対的な前記信号標本値系列中
のシフトに関する相関値を生成するための製造機器であって：コンピュータが読み取り可能な記憶媒体；および前記記憶媒体に記憶されたコンピュータ・プログラミングであって、ここで、
前記記憶されたコンピュータ・プログラミングは、少なくとも１台のコンピュー
タによって前記コンピュータが読み取り可能な記憶媒体から読み取り可能なよう
に構成されており、それによって前記少なくとも１台のコンピュータを：前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成する；予備的組合せの各組から１つの予備的組合せを選ぶことによって、複数の選ば
れた予備的組合せを提供する；および前記複数の選ばれた予備的組合せを加算または減算して、前記信号標本値系列
中のシフトに対応する相関値を生成する；ように動作させるコンピュータ・プログラミング、を含む製造機器。
【請求項３２】請求項３１に記載の製造機器であって、更に、前記少なく
とも１台のコンピュータを：前記予備的組合せの複数組が形成された後で、それらを記憶する；ように動作させる製造機器。
【請求項３３】請求項３１に記載の製造機器であって、更に、前記少なく
とも１台のコンピュータを：選ばれた各予備的組合せと、前記予め定められたディジタル符号からの対応する
予め選ばれた１ビットとを乗算して、選ばれた各予備的組合せの前記極性を変更
または確認する；ように動作させる製造機器。
【請求項３４】請求項３１に記載の製造機器であって、更に、前記少なく
とも１台のコンピュータを、予備的組合せの最も古い１組からの予備的組合せの複数対を組み合せて前記最も
古い予備的組合せの１組中の信号標本値の最も古い１つの寄与を除くことによっ
て、またその結果を最も新しい１つの信号標本値と組み合せて予備的組合せの更
新された１組を生成することによって、前記系列中の前記信号標本値のサブグル
ープを組み合せて予備的組合せの複数組を形成するように動作させる製造機器。
【請求項３５】請求項３４に記載の製造機器であって、新しい１つの信号
標本値が受信される度に予備的組合せの前記更新された１組が生成される製造機
器。
【請求項３６】請求項３４に記載の製造機器であって、予備的組合せの前
記更新された１組が予備的組合せの前記最も古い１組を上書きする製造機器。
【請求項３７】請求項３４に記載の製造機器であって、予備的組合せの前
記最も古い１組が、それの寄与がまだ消去されていない最も古い１つの信号標本
値に依存する予備的組合せの組である製造機器。