JP2001527728A

JP2001527728A - 疑似ランダムノイズ発生器用のマスク発生多項式

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Publication number: JP2001527728A
Application number: JP54445499A
Authority: JP
Inventors: ジョエルメドロック
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1998-03-05
Filing date: 1999-03-03
Publication date: 2001-12-25
Also published as: KR20010012192A; CN1307769A; EP0980605A2; WO1999045670A3; WO1999045670A2

Abstract

(57)【要約】記憶されるマスクを大幅に低減させるようなＰＮ発生器を有するＣＤＭＡベースバンドモデムが開示されている。種々の性能行列が、記憶、ソフトウェア及び時間の３つのパラメータにより系列発生の代替え組合せを示す。この構成の実施例が、対応するハードウェアの複雑さで提示されている。マスクが、新たな位相オフセット系列へ移動させるために使用される。ソフトウェア／ソフトウェア制御により実行されるマスク計算の知的能力により、２^Nのマスクを記憶する代わりに、Ｎ個未満のマスクしかＲＯＭに記憶する必要がない。マスクは、マスク発生多項式を用いてＰＮ発生器の固有多項式の何れかの次数に基づいて計算される。マスク発生器用の２の巾の位相シフトとなるようなマスクのみが記憶される。疑似ランダムノイズ発生器及びマスク発生器の固有多項式は、ガロア及びフィボナッチ多項式である。

Description

【発明の詳細な説明】疑似ランダムノイズ発生器用のマスク発生多項式技術分野本発明は、符号分割多重アクセス（ＣＤＭＡ）パーソナル通信システムに係り、特には、ＣＤＭＡ通信システムにおけるマスク発生固有多項式用の疑似ランダムノイズ（ＰＮ）発生器に関する。背景技術符号分割多重アクセス（ＣＤＭＡ）は、ＰＣＳのような無線通信技術におけるデジタル信号の帯域拡散用に普通に使用されている。周波数又はタイムスロットの代わりに、ＣＤＭＡは多重無線通信チャンネルの間で伝送を行い及び区別を行うために数学的コードを使用する。普通の無線受信機は、周波数ドメインでフィルタを行うことにより局及びチャンネルを分離する。一方、ＣＤＭＡ受信機は、デジタルドメインで適用され且つ除去される疑似ランダム変調により通信チャンネルを分離する。従って、周波数再利用がＣＤＭＡの高スペクトル効率を際立たせている。通話はデジタルコードにより区別されるので、多くのユーザが同一の帯域幅を同時に共有する。帯域幅は、同じデータレートでの単純なポイントツーポイント通信に必要とされるものよりも大幅に広い。何故なら、ノイズ状の搬送波が当該信号に含まれる情報を拡散させるからである。ＣＤＭＡにおいては、各々が自身の特異なコードを持つ多くの局が、他の全てから区別されるこれら局の信号を同時に送信する。この区別は、相互相関器が所望の伝送のものに対応するコードを基準として用いることにより達成する。ＣＤＭＡコードは、他の信号の同時伝送からの干渉が減少されるように、特別に良好な相互相関特性を有するように選択される。ＣＤＭＡ以前では、拡散スペクトル通信は多年にわたり軍事通信を暗号化するために使用されていた。その拡散された信号故にＣＤＭＡメッセージを妨害又は傍受することは困難であり、かくして、その主たる強さは敵の妨害に抗し、安全な通信を提供することであった。民生移動体通信への応用が１９４０年代に提案されたが、民生通信市場での実際の応用は４０年後までなされることはなかった。最初の実地試験は１９９１年に実演され、その技術は７年未満のうちに試験され、規格化され且つ配備された。中間規格９５（ＩＳ−９５）は、１９９２年の採用、１９９３年の承認の後にＴＩＡ（通信工業協会）によりデジタルセルラ規格となった。ＩＳ−９５システムは、無線スペクトルを１.２５０MHzの幅のキャリアに分割する。拡散スペクトル通信は、限られた周波数系内で増加された帯域幅を提供し、拡大された範囲及び一層の通信安全性を含む付加的な利点を有する。ＣＤＭＡにおいては、狭帯域メッセージ信号が、該メッセージのデータレートよりも大幅に大きなレートを持つ疑似ランダムノイズコード系列であるような拡散信号により乗算される。該疑似ランダムコード系列が、個々の通話を区別する。ＣＤＭＡは、元の各信号のビットを“チップ”と呼ばれる多数の幅ビットに分解することによりビットデータレートを人工的に増加させる。１０なる増加係数の場合は、元の信号の各ビットは１０個の別個のビット、即ち“チップ”にまで分割され、これによりデータレートを１０だけ増加させる。帯域幅も、１０なる係数だけ増加される。疑似ランダムノイズコードは、−１から１（極性）又は０から１（非極性）の範囲の高データレートビット（“チップ”）の系列である。“直接系列”拡散スペクトル装置においては、−１（又は０）データビットの疑似ランダムノイズコードは１データビットの疑似ランダムノイズコードの反転である一方、“間接系列”拡散系列装置のこれらデータビットに対する疑似ランダムノイズコードは反転コード以外のものである。長さＮ＝４の直接系列コードは極性＋１ビットを｛＋１，−１，＋１，−１｝に、及び極性−１ビットを反転｛−１，＋１，−１，＋１｝に拡散することができる一方、長さＮ＝４の間接系列コードは極性＋１ビットを｛＋１，−１，＋１，−１｝に、及び極性−１ビットを｛＋１，＋１，＋１，−１｝に拡散することができる。このように、“チップ”は元の信号における各単一ビットに付加されるＰＮコードにおける上記多数の小データビットを指す。これは、元の変調された信号を該高データレートのＰＮコード結果により乗算するか（極性の場合）、又は２進演算における排他的ＯＲ演算を用いて（非極性の場合）実施される。一層広い帯域幅の信号が“チップ”の数に比例して生成される。次いで、受信機は複製のコード系列を用いて乗算することにより（極性の場合）上記ＰＮコードを除去して元の信号を得る。上記疑似ランダムコードは、受信機が他の信号と偶発的に同期しないことを保証するような複雑なパターンである。長さＮの２進疑似ランダムノイズコードは、２^N個の可能なコードを生成する。しかしながら、通話者の間の干渉を最小化するために、これらのコードは互いに直交的でなければならない。（信号は、それらのビット系列の正確に半分が相違していれば、完全に直交的である。）長さＮではＮ個の直交拡散系列しか存在しない。ＣＤＭＡセルラ電話呼び出しは、毎秒９６００ビットの標準レートで開始する。次いで、これは毎秒約１.２３Ｍビットの送信されたレートに拡散される。拡散は、特定のセルユーザに関連するデジタル疑似ランダムノイズコードを当該データビットに適用する。該データビットは当該セル内のユーザの全ての信号と一緒に伝送される。信号が受信された際に、所望の信号からコードが除去され、これにより上記ユーザを分離すると共に、通話を毎秒９６００ビットのレートに戻す。拡散信号多重アクセスシステムは、信号対雑音（Ｓ／Ｎ）性能を増加させるために、全体の信号を標準の狭帯域伝送に要求されるよりも大幅に大きな帯域幅上で伝送する。伝送される信号の帯域幅を増加する結果、受信される情報が狭帯域ノイズを有するチャンネルに対して正しい確立が増加する。各信号は基本周波数及びその高調波における多数の小信号の集まりであるから、周波数を上昇させる結果、元の信号は一層正確に再現される。非常に広帯域なシステムに対する性能上昇は“処理利得”Ｇと呼ばれる。この用語は、帯域幅を犠牲として得られる受信信号の忠実度を表し、Ｗ／Ｒで定義されるが、ここでＷは拡散された帯域幅であり、Ｒはデータレートである。ノイズの多いチャンネルにより導入されるエラーは、チャンネル容量の下記シャノンの式を用いて情報レート伝送を犠牲にすることなしに如何なる所望のレベルへも低減される：Ｃ＝Ｗlog₂（１＋Ｓ／Ｎ）ここで、Ｃは毎秒当たりのビットによるチャンネル容量、Ｗは帯域幅、Ｓ／Ｎはノイズ電力により除算されたビット当たりのエネルギである。この式から、帯域幅の増加はビットエラーレートの低下なしにＳ／Ｎ比の減少を可能にすることが明らかである。ＩＳ−９５ＡのＣＤＭＡでは、９６００Ｏbpsデータレートの場合、Ｗ／Ｒ＝１０log（１.２２８８MHz／９６００Hz）＝２１dB である。 Rueth他の米国特許第5,228,054号は、ＰＮ系列の長さを２^Nだけ増大させる従来の疑似ランダムノイズ発生器を開示している。該Rueth他の特許は、ＰＮ系列長を該系列に所定位置において追加の“チップ”を挿入することにより増大させるための線形系列シフトレジスタを備える系列増大回路を設けることによるハードウェアのみによる方法を提示している。上記ＬＳＳＲは長さ２^N−１のＰＮ系列を発生し、上記増大回路は該系列長を２^Nに増大すべく少なくとも１つの追加の“チップ”を挿入する。発明の開示本発明は、特にモデム用の、ＣＤＭＡ通信システムにおけるマスクを考慮した短コード系列用のＰＮ発生器の幾つかの構成を含んでいる。種々の性能行列が、記憶、ソフトウェア及び時間という３つのパラメータにより系列発生の代替え組合せを示す。これらの３つのパラメータを変化させることにより、コストを低減しながら、システム性能を最適化することが可能となる。マスク発生器を用いてマスクを計算するソフトウェアの能力により、新たな位相オフセットに移動させるために、２^N個のマスクを記憶する代わりに、Ｎ個のマスクのみがＲＯＭに記憶される。２の巾の位相シフトとなるようなマスクのみがＲＯＭに記憶される。本発明は、ＰＮ発生器とマスク発生器とからなる。ＰＮ発生器は疑似ランダムノイズコードを生成し、マスク発生器は該ＰＮ系列の位相をシフトするマスクを生成する。マスク発生器用の固有多項式を決定する方法は、ＰＮ発生器の固有多項式に依存する。これらの２つの多項式特性は相補的である。ＰＮ発生器は“ガロア構造”又は“フィボナッチ構造”のものであり、従って、対応するＰＮ発生器は各々“フィボナッチ構造”又は“ガロア構造”のものとなる。なる型式のＰＮ発生器用の固有多項式に対しては、対応するマスク発生器の固有多項式は：となる。マスク発生器の初期状態は上記ＰＮ発生器からの出力ビットにより決定される。本発明のマスク発生器は、上記モデムが如何なる位相オフセット（例えば、零から２¹⁵−１＝３２７６７）に対しても所要のマスクを計算することを可能にする。ＲＯＭに記憶する必要があるマスクの数の減少により、ＰＮ系列間の位相の一層高速な切換が可能である。特別な構成により、マスクはソフトウェアアルゴリズムを用いて少なくとも部分的に計算される。図面の簡単な説明第１図は、従来のマスク回路の第１実施例を示し、第２Ａ図及び第２Ｂ図は、疑似ランダムノイズ発生器及びマスク発生器の２つの実施例を示し、第３図は、疑似ランダムノイズ発生器の第２実施例を図示し、第４図は、疑似ランダムノイズ発生器の第３実施例を示し、第５図は、疑似ランダムノイズ発生器の第４実施例を示し、第６図は、疑似ランダムノイズ発生器の第５実施例を示す。発明を実施するための最良の形態本発明は、マスク発生器用の固有多項式をＰＮ発生器の固有多項式に対する相補形態として決定する。該固有多項式は、“ガロア構造”又は“フィボナッチ構造”の相補形態を有している。なる形態のＰＮ系列発生器用の固有多項式に対しては、対応するマスク発生器の固有多項式は：である。Ｉ系列発生器に対する線形帰納式は、i(n)=i(n-15)+i(n-10)+i(n-8)+i( n-7)+i(n-6)+i(n-2)である。従って、Ｉ疑似ランダムノイズ多項式系列はf(x)=x¹⁵ +x¹³+x⁹+x⁸+x⁷+x⁵+1なる固有多項式を有し、対応するマスク発生器はh(x)=x¹⁵ +x¹⁰+x⁸+x⁷+x⁶+x²+1なる形態の多項式を有する。ＣＤＭＡにおける各通信チャンネルは特定のコードを有する。かくして、各通信チャンネルは異なるコードを使用するので、多くの当事者が同時に通信を行う能力を有する。他のコードを抑圧するために、所望のコードの存在をテストするために積分が必要となる。疑似ランダムノイズコードの積分は、通常、零なる結果を生成する。何故なら、真にランダムなコードは、等しく正又は負の２進数となる傾向があるからである。これらのランダムなビットの相関は平均すると零となる。しかしながら、送信機及び受信機のコードが同一であるなら、そうはならない。送信機及び受信機が同一のコードを使用する場合は、積分は非零値の結果となる。これにより、コードが当事者により共有される所望の通信を除く全ての通信チャンネルが抑圧される。ＣＤＭＡのベースバンドモデムは、“短コード”と呼ばれる長さ２¹⁵の１.２２８８MHzのＰＮ系列を必要とする。シフトされた短コード系列は直交性の特性を有している。同一のＰＮコードを持つシフトされていない系列は、互いに排他的オアされた場合に、等しくない数の１及び０（例えば、“１１１１”又は“００００”なる系列）を生成し；異なるＰＮコードを持つ系列は、互いに排他的オアされた場合に、等しい数の１及び０を生成する。他の系列に対してシフトされた系列の乗算は、時間にともない零に積分する(“拡散”と呼ばれる)。他の系列に対してシフトされていない系列の乗算は、ランプ関数に積分する(“逆拡散(de spreading)”と呼ぶ)。理想的には、系列が全長にわたり積分されるようにして、結果が零値か又は非零値であるかを判定するようにする。しかしながら、ＩＳ−９５においては全ＰＮ系列にわたる積分は現実的ではない。代わりに、ＣＤＭＡモデムはＰＮ系列の或る区間にわたり積分し、ＰＮ位相をオフセットし、且つ、新たな積分を実行して、シフトされた系列が存在するかを判定する。疑似ランダムノイズ系列は、線形帰還シフトレジスタ（ＬＦＳＲ）又は線形系列シフトレジスタ（ＬＳＳＲ）により発生される。この系列は固有の系列レートを有し、データは固有のデータ変調レートを有している。該データは疑似ランダム系列と排他的オアされ、かくして同期は共通の因数に対してのみ発生する。毎秒９６００ビットのデータ変調レートを伴う１.２２８８MHzのＰＮ系列レートは情報ビット当たり１２８のＰＮ“チップ”を生成し、毎秒４８００ビットのデータレートは情報ビット当たり２５０のＰＮ“チップ”に対応する。データとＰＮ系列との間の一致は、当該ＰＮ系列の１２８又は２５６の繰り返し期間毎に発生する。該ＰＮ系列及びデータレートの繰り返し期間がもっと頻繁に発生するように、ＰＮ系列の長さを２の巾（即ち、２^N）となるようにするのが望ましい。線形帰還シフトレジスタの演算に関しては幾つかの表現が存在する。一つの表現はαの巾によるものである。各ＬＦＳＲ状態がベクトルと見なされると、如何なる原始多項式に対しても、特異なベクトルの合計数は、１引く２の巾乗とされた該多項式の次数に等しい。各ベクトルは２進体ＧＦ（2)から構成されると共に、一層大きな体ＧＦ(2^N)の要素を形成し、ここでＮは該多項式の次数である。このように、f(x)=1+x⁵+x⁷+x⁸+x⁹⁺x¹³+x¹⁵なる多項式は体ＧＦ(2¹⁵)に属する２¹⁵ −１個の要素（ベクトル）を有している。ベクトルはｍタプル（tuple）と呼ばれるｍ要素の順序系列として表すことができる。ベクトル空間ＧＦ(2¹⁵)内の各ｍタプルは、α⁰，α¹，α²，…，α¹⁴なる単位ベクトルの線形合成からなることができる。各ベクトルはαによる乗算、従って指数の加算により決定することができる。α¹⁵=1+α⁵+α⁷+α⁸+α⁹+α¹³なる先の多項式の関係を用いて、１５より大きなαの如何なる巾も１５未満のαの巾に関連して表すことができる。( 加算がモジュロ２であることに注意)。例えば、α¹⁷=α¹⁵α²=(1+α⁵+α⁷+α⁸+ α⁹+α¹³)(α²)=1+α²+α⁵+α⁸+α¹⁰+α¹¹+α¹³。 αによる乗算の演算は、ベクトル（ｍタプル）の線形変換と同一である。このように、ＬＦＳＲの演算の他の表現は、線形変換によるものである。特定の線形変換は、行列乗算並びに上記シフトレジスタの演算及び帰還演算の両方のモデルの形態のものである。ガロアＬＦＳＲの場合は、該演算は列ベクトルとの左側乗算である。ｖが１５タプルの列ベクトルであるとすると、行列乗算は：と書くことができ、ここで、ｃ_nは先の発生多項式の係数に対する０又は１を表す。結果としての列ベクトルｖ'はガロアＬＦＳＲの１クロックサイクルによる反復に等しい。このように、ＬＦＳＲにより発生される長さ２¹⁵−１のＰＮ系列は、２¹⁵−１個の明確な１５タプルを含むであろう。更に、最初のｍタプルでもっての２¹⁵−１行列乗算の後、元のｍタプルが結果として得られるであろう。この演算は如何なる次数の多項式にも拡張する。 “マスク”回路と呼ばれる第１図の回路は、集合Ｖ₁₅又は体ＧＦ(2¹⁵）上のベクトル空間に属する２つのベクトルの内積（又はドット積）を実行する。ｕ及び Vがベクトル空間Ｖ_n内のベクトルであるとすると、スカラ積はであり、ここでｕ_i・ｖ_iはモジュロ２乗算で実行され、ｕ_i+ｖ_iはモジュロ２加算で実行される。上記モジュロ２乗算は“ＡＮＤ”ゲートにより実施される。また、上記モジュロ２加算は“排他的オア”ゲートにより実施される。このように、ベクトル空間内の２つのベクトルの間の内積はスカラを形成する。この場合、該スカラはＧＦ(2)上の要素である。該内積は： (ｉ) ｕ・ｖ＝ｖ・ｕ可換性 (ii) ｕ・(ｖ＋ｗ)＝ｕ・ｖ＋ｕ・ｗ分配性 (iii) (ａｕ)・ｖ＝（ｕ・ｖ）結合性なる数学的特性を有している。内積の演算は、結果としてスカラとなる列ベクトルと乗算された行ベクトルの内積に等しい。結果としてのスカラはＧＦ(2)上の要素であり、出力ＰＮ系列内のビットに直接写像される。写像は１対１であり、各々の可能性のあるベクトルは当該系列内の特異なオフセットに関連される。マスク発生多項式の目的は、如何なる所与のオフセットに対しても必要なベクトルを効果的に予測することである。零オフセットに対する必要とされるマスクベクトルは、Ｎ−１個の“零”と該ＬＦＳＲの出力タップに相当する単一の“１”との自明の場合を有する。例えば、ＬＦＳＲ出力がシフトレジスタの１５番目のビットからであるとすると、零オフセット用のマスクは該１５番目の位置における１を除いて全て零である：上記表現は、ＬＦＳＲ出力が１５番目の出力ビットから取り出されると仮定している。ｃ_n係数は、ベクトル空間Ｖ_n内の如何なる特定のｎタプルにも対応する。ＬＦＳＲと組み合わされたマスク回路の動作は下記の形態で与えられ、ここでｕは行ベクトルであり、ｖは列ベクトルである：ｕ（Ｍⁿ・ｖ）＝ｘⁿ 上記ＬＦＳＲの各反復はＭによる乗算と等価である。出力ｘⁿは、結果としてのベクトル及び“マスク”ベクトルｕとの内積の形成の結果である。マスクベクトルｕが静的であるなら、ＬＦＳＲの反復（又はＭによる順次の乗算）は、ｖのみにより生成されるビット系列からオフセットされたｘⁿのビット系列を発生するであろう。如何なる任意のシフトに対する正しい“マスクベクトル”を判定する処理も、前記結合性の特性を用いて知ることができる。このように、同一の出力ｘⁿは、下記関係で判定することができる：（ｕ・Ｍⁿ）ｖ＝ｘⁿ 上記表現は、ｕが零シフトに対応するベクトルであると仮定している。何れかのα^mオフセットに対するベクトルは、Ｎ＝ｍに設定し、行ベクトルとのＮの右側行列乗算をなすことと等価である。先のｘⁿに対する同一の系列は、ベクトルｖを一定に維持したままの順次の行一行列乗算により発生することができる。これは、任意の“マスク”ベクトルを発生するための基本処理である。上記行−行列乗算の調査に際しては、演算は“フィボナッチ”ＬＦＳＲと同一である。フィボナッチＬＦＳＲの係数は、発生多項式と直接関係するが逆である。何れの“マスクベクトル”を効率的に算出するためにも、フィボナッチＬＦＳＲの反復は効率的に計算されねばならない。マスクを零シフトベクトルから開始してＮ回フィボナッチＬＦＳＲを反復することにより発生することも可能ではあるが、もっと効率的なアルゴリズムが存在する。ｕベクトルがＭｖガロアＬＦＳＲに対するマスクであるのと同様に、ｖベクトルはｕＭフィボナッチＬＦＳＲに対するマスクである。このように、フィボナッチＬＦＳＲ出力も同様にオフセットすることができる。フィボナッチＬＦＳＲをシフトするためにガロアベクトルの小さな集合を記憶することにより、効率的なマスク発生アルゴリズムを決定することができる。更に、上記ガロアベクトルが２の巾によるシフトに対応するように選択されるなら、オフセットの２進表現のビットは上記の記憶されたベクトルの小集合に直接対応するであろう。これらのガロアベクトルは、フィボナッチＬＦＳＲをシフトして如何なる所要のマスクベクトルを発生するためにも使用することができる。第１図は、マスク回路100の第１の従来の実施例を図示している。一連の１５個のアンドゲート101a〜101oは、各々、バス102からデータビットを入力するための入力端子、及びバス103からマスクビットを入力する入力端子を有している。アンドゲート101a〜101oの各々の出力端子は１５個の排他的オアゲート104a〜10 4oの１つに結合されている。最初の排他的オアゲート104aは、アンドゲート101a に結合された１つの入力端子と、接地点に結合された１つの入力端子とを有している。最後の排他的オアゲート104oはシフトされた出力（SHIFTED OUTPUT）系列を出力する出力端子を有している。所望の位相オフセットに対して１５ビットワードが期待される。これらパラメータがハードウェアに組み込まれる場合、５１２ｘ１５ビットワードのテーブルは６４チップまでの不正確さを生じる。補償は、ＰＮ発生器を１ .２２８８MHz以外のレートでクロックする処理として定義される“スルー(slewi ng)”により達成される。“順方向にスルー”は１.２２８８MHzより速いレートでクロックすることを指す一方、“逆方向スルー”は１.２２８８MHzより低いレートでクロックすることを指す。単一方向のスルーの場合、位相オフセットを変化させるための所要のクロックサイクル数は（１＋６４）である。この方法のためのソフトウェアの複雑さは零である。何故なら、マスクをロードするのに何の知的能力も用いられないからである。全ＲＯＭ記憶は１５,３６０ビットである。表１は、この第１実施例のマスク性能を示している。ハードウェアスルーサイクル及び計算反復用の欄は分けられている。何故なら、これらアルゴリズムは並列に実行されるからである。速いクロックが多重化されている場合はハードウェアクロックサイクルは速いチップレートでなされるので、ハードウェアスルーサイクルは必ずしもチップに対応しない。表１において、“ハードウェアの複雑さ”は前記マスク回路を指し、追加のロジックは一次出力（PRIMARY OUTPUT）及びシフト出力（SHIFTED OUTPUT）データストリームに余分な零を生成する。第１図の実施例は特定のＰＮオフセットを維持し、マスクは相対的にシフトされた系列を作成する。このアーキテクチャの一つの利点は、シフトされた系列とシフトされていない系列との間の高速切換を可能にすることで、該特性は、移動体をハードハンドオフから即座に戻すことを可能にすることにより、IS-95-Bにおける周波数内ハードハンドオフへの用途を有する。レークフィンガ（rake finger:熊手の指）性能も、位相オフセットを変化させるのに要するクロックサイクルの数により影響を受ける。ＩＳ−９５システムにおけるレークフィンガは新たな基地局へ復調するために必要とされ、フィンガは、これをなすために、そのＰＮ位相オフセットを即座に変化させる必要がある。従って、システム性能はレークフィンガの切換が遅れる場合に影響を受け、この遅れはＰＮ位相オフセットを変化させる速度に依存する。更に、長い遅れは、新たに割り当てられたＰＮオフセットからの情報を失う結果となる。第２Ａ図及び第２Ｂ図は、ＰＮ及びマスク発生器の２つの実施例を図示している。図２Ａにおいて、ＰＮ発生器Ａ201はガロア構成を有し、対応するマスク発生器Ａ202はフィボナッチ構成を有している。マスク発生器Ａ202の初期状態はＰＮ発生器Ａ201の出力ビットにより決定される。ＰＮ発生器Ａ201の出力ビットが最下位ビット（ＬＳＢ）である場合は、マスク発生器Ａ202の初期状態は0x0001 である。該0x0001状態ベクトルはマスク回路100内で零シフトされた系列を発生する。マスク発生器ＢはＰＮ発生器Ｂ用のマスクを発生するために使用することができる。0x4000なる初期条件は零オフセット系列に対応する。該0x4000マスクは、常に零オフセット系列の結果となるように、ＰＮ発生器Ｂの状態とは独立して使用することができる。マスク発生器Ｂの１回の反復は、結果として、単一ビットオフセット系列となる。マスク発生器Ｂ状態対ＰＮ系列シフトのサンプルデータが表２に示されている。同様の表が、ＰＮ発生器Ａ及びマスク発生器Ａに関しても構成することができる。第２Ｂ図は、フィボナッチ構成を持つＰＮ発生器Ｂ251と、ガロア構成を持つマスク発生器Ｂ252とを対応して示している。第２Ａ図及び第２Ｂ図の両方のＰＮ発生器及びマスク発生器は、典型的には、線形帰還シフトレジスタ又は線形系列シフトレジスタである。マスク発生器及び対応するＰＮ発生器の使用は、重要にも、マスクを計算する問題をＬＦＳＲにおける状態を計算する問題に低減する。チップ精度のマスクが、ＬＦＳＲの状態から算出される。新たなマスクは、新たなオフセットが必要な場合にのみ計算され、算出されたマスクは後の使用のために記憶することができる。第３図は、大きなハードウェアの複雑さを犠牲にはするが可能な限り最短の時間内でマスクを計算するためのＩＰＮ発生器の第２実施例を示している。より少ないＲＯＭ記憶しか必要とされず、高い精度のマスクが発生される。このハードウェアは、ＲＯＭ301、制御ブロック302、マスクレジスタ30３、１５個のマスク回路304a〜304o、ＰＮ発生器Ａ305及びＰＮ発生器マスク回路306からなるＱ系列ＰＮ発生器ハードウェア300用に複写されている。マスク回路304a〜304oの各々は第１図のマスク回路と等価である。該ＰＮ発生器は１５ビットのカウンタを必要とする。ＲＯＭ301は２２５ワードを記憶する必要があるので、３３７５ビットを有する。新たなマスクは、制御ブロック302内に記憶された命令により２２５ワードＲＯＭ301から読み出すことにより発生される。１５の記憶された集合のうちの１つが、{2¹⁴，2¹⁴+1，2¹⁴+2，2¹⁴+3，2¹⁴+4，2¹⁴+5，2¹⁴+6，2¹⁴+7 ，2¹⁴+8，2¹⁴+9，2¹⁴+10，2¹⁴+11，2¹⁴+12，2¹⁴+13，2¹⁴+14}なるシフトとなるマスクの系列である。これらの記憶された要素は：とも表わされる。各反復につき、マスク回路304a〜304oへの入力のために１５個のワードがＲＯＭ301から読み出される。マスク回路304a〜304oの各々からの単一ビット出力は、マスクレジスタ303に再ロードされる。次の反復の間に、全てのマスク回路304a〜304oが前の反復に対するシフトを発生する。このように、チップ精度のマスクは１５の反復内で１５の集合のみを必要とする。制御ブロック 302は、ソフトウェアインターフェースを単純化するために、所要のオフセットの２進表現を事前に行う。状態マシンが行列乗算の１５回の反復を実行し、次いでＰＮ発生器マスク回路306で使用するための算出されたマスクの出力を可能にする。この実施例は、マスク算出用に線形帰還シフトレジスタの記憶された状態を利用している。この実施例のマスク性能が表３に示されている。１５のクロックサイクルのみが必要とされる。第４図は、マスク計算のための単純化されたハードウェアを備えるＰＮ発生器Ａの第３実施例を示している。この実施例は、ハードウェアを減少させるために速度を犠牲にしており、任意選択のうちで最低速とさせるような２５５サイクルを必要とするが、ハードウェアは係数１５だけ減少する。ハードウェア400は、ＲＯＭ401、制御ブロック402、マスク発生器Ａ403、マスク回路404、ＰＮ発生器Ａ405及びＰＮ発生器マスク回路406からなっている。マスク発生器Ａ403は第３図のマスクレジスタ303の代わりである。制御ブロック402内のソフトウェア命令は、この実施例の場合は第３図の場合よりも一層複雑である。ＲＯＭ401は、１５ワードのみしか記憶する必要がないので２５５ビットしか有さない。マスク発生器Ａ403は、シフトされた系列を発生するために、マスク回路404によりマスクされる。マスク回路404の出力は１５サイクルの後他のマスク状態となり、その際に別のワードがＲＯＭ401から読み出される。新たなチップ精度のマスクは２５５の反復の後に計算され、全範囲の２１５の系列は、各々が２の異なるオフセット巾を持つ１５のシフトを備える。記憶された要素は：と表される。この実施例のマスク性能は表４に示される。第５図は、マスク計算を単一のプロセッサ内に移動させた本発明の第４実施例を示している。ハードウェア500は、ＰＮ発生器Ｂ501、マスク発生器Ｂとしてのデジタル信号プロセッサ（ＤＳＰ）502、ＰＮ発生マスク回路503及び任意選択的なＰＮ発生マスク回路504を含んでいる。（ＤＳＰ502は、好ましくは、付加されたＬＦＳＲ及び１のカウント用の命令を伴うデジタル信号プロセッサとする。）この実施例は時間、記憶及びソフトウェアのパラメータの間の変化に対して大きな柔軟性を提供する。有利にも、この実施例は更にスルーを可能にし、システム性能に影響を与えることなしにスルーと計算の反復とを組み合わせることができる。更に、ハードウェアに対する変更なしに、もっと効率的なアルゴリズムを追加することができる。チップ精度のマスクの算出は、マスク発生器Ｂを伴うＤＳＰ502上で実行することができる。マスクはマスク回路内で使用するためにレジスタにロードされる。該マスク回路の出力は、ＰＮ発生器Ｂに対するシフトされたＰＮ系列である。マスク発生器の１５ビットの状態は該マスク回路へのマスク入力を決定する。所要のオフセットの２進分解を用いることにより、如何なるマスクも該マスク発生器により算出することができる。それは、Ｎ＝１５で２^N−１なる長さの系列の場合、１５ビットワードによる。該マスク発生器はＬＦＳＲであるので、それもシフトすることができる。１５のシフト（即ち、2¹⁴，2¹³，…，2¹，２⁰）が可能な場合は、２^Nの可能なマスク発生器の状態の何れにも１５回の反復内で到達することができる。この結果としてのマスク発生器の状態は、次いで、マスク回路内でＰＮ系列を何れかの２^Nオフセットによりシフトするために使用される。このように、１５ｘ１５ビットワード足す１５反復により、不正確な結果とはならない。シフトされた出力系列のうちの１５ビットのみが、マスク発生器の状態を決定するために必要であり、従って、１５ワード以下のみがＲＯＭに記憶される。各ワードは、２の巾の位相シフトを生成するマスクを表す。シフトされた出力のうちの１５ビットが単一のマスクを用いて記憶され、マスク発生器状態が、これらの１５ビットから算出される。他のワードがＲＯＭから読み出されて、以前に決定された状態に対するシフトされた出力を発生する。このマスク技術は、マスク発生器Ｂの実効状態を計算するために大きなシフトに応用することができる。ＤＳＰ502 がマスク発生器Ｂを動作させて小さなシフトを算出するなら、対応するマスクはＲＯＭに記憶する必要はない。ＰＮ発生器ＢのＰＮ系列はマスクの不正確さにより無効となることは決してなく、従って、ＰＮ発生器Ｂの発生器をスルーする必要はない。このように、この実施例は速度と記憶サイズとの間の取り引きを可能にするもので、その幾つかの例が表５に示されている。表５の最初の２行は、全ての可能性のある位相シフトを記憶すると共に、小さなシフトに対するマスク発生器の反復は採用しないような限られた場合を示している。ここで、幾つかのチップのシフトはＲＯＭに記憶された自身のマスクを必要とする。マスク発生器Ｂから１５ビット出力ストリームを発生した後、マスク発生器Ｂの状態を再生するために余分なサイクルが必要であろう。１５のマスクのための計算の反復の合計数は、（１５＋１）(１５マスク)、即ち２４０反復である。３番目及び４番目の行は、記憶サイズとマスク発生器の反復との間の取り引きを表している。ここでは、１０のマスクのみがＲＯＭに記憶され、１６チップまでの結果としての不正確さを伴う。これらの不正確さは、１６回までマスク発生器Ｂを反復することにより補償される。従って、計算反復の合計数は[(１５＋１反復)（１０マスク）＋１６]、即ち１７６反復である。このように、マスク発生器Ｂの状態はチップ精度のマスクである。５番目及び６番目の行は、記憶サイズとソフトウェアスルーとの間の他の取り引き例を示している。ここでは、９個のマスクが記憶され、３２チップまでの結果としての不正確さを伴う。これらの不正確さは、マスク発生器Ｂを３２回まで反復することにより補償される。従って、計算反復の合計数は[(１５＋１反復) （９マスク）＋３２スルー]、１７６反復である。これも、チップ精度のマスクとなる。第６図は、ＰＮ発生器用の新たな設計を導入して、マスクされた系列零の挿入を扱うために事実上含まれている１５ビットカウンタを削除する本発明の第５実施例を示す。この実施例は、目標のＰＮ発生器の状態を計算するために１個のみのマスク回路を使用する。全体のＰＮ発生器がＰＮオフセットに設定され、マスク回路は削除される。ハードウェアは該目標のＰＮ発生器への零挿入のみを実行し、これがマスクされた出力系列への零挿入を実行するための１５ビットカウンタの必要性を削除する。第６図の実施例は、デジタル信号プロセッサ（ＤＳＰ）601、ＰＮ発生マスク回路602、基準ＰＮ発生器Ｂ603、制御ブロック604、目標ＰＮ発生器605、指数カウンタ606、ウォルシュ発生器607、システムタイマ608及びオフセット609を含んでいる。ＤＳＰ601はチップ精度のマスクを計算し、１つのマスク回路602と１つのＰＮ発生器605のみが存在する。（ＤＳＰ601は好ましくはデジタル信号プロセッサとする。）全てのマスクは、逆方向リンクとして利用される基準ＰＮ発生器603に対するシフトとして算出される。制御ブロック604はマスク回路602の出力を目標ＰＮ発生器605にシフトする。シフトが実行されている間は、帰還は不能化される。帰還は、シフトが一旦実行されると接続され、目標ＰＮ発生器60 5のＬＦＳＲは活性する。指数カウンタ606は２つの機能、即ち(a)マスクがＰＮ状態を零挿入点を越えてシフトする場合を調整する機能、及び(b)ウォルシュ系列発生器のための機能、を果たす。オーバーフロー信号が制御ブロック604に対して零挿入点を示す。新たな位相オフセットのロードに際して、位相オフセットの対応する整数値がシステムタイマ608の値に加算される。ウォルシュ発生器607は指数カウンタ606のマスクを実行して、ウォルシュ行列に行の表現をロードすることによりウォルシュ系列を発生する。ソフトウェアが、行の２進表現を該ウォルシュ行列にロードする。全体のマスク計算が、マスク発生器Ｂとして作用するＤＳＰ601上で再び実行される。速度と記憶空間と間の種々の取り引きが、前記第４実施例におけるのと同様に可能である。各ＰＮ発生器における１５ビットカウンタの削除は、速度が減少する結果となる。チップ精度のマスクがマスク回路602にロードされる。使用可能な状態がマスク回路602からシフト出力される前に、１５のハードウェアサイクルが経過しなければならない。新たなマスクの計算の全速度を得るために、シフトサイクルの数が計算反復の数に加算される。ハードウェアで実行されるシフトサイクルは浪費され、ＰＮ発生器の各再ロードは１５の損失サイクルとなる。何故なら、これらのサイクルに対してはＰＮ発生器の出力が無効であるからである。速度と記憶空間との間の取り引きの幾つかの例を含むマスク性能が表６に示されている。第１及び第２行は、１１の可能性のある位相シフトを記憶する場合を示している。１４シフトのうちの１１の記憶のエラーは８チップである。計算反復の合計数は、[(１５＋１反復)（１１マスク）＋８反復]、即ち１８４反復である。新たな状態をロードするに要する合計時間は、[(１５＋１反復)（１１マスク）＋８反復＋１５シフト]、即ち１９９サイクルである。第３及び第４行は、ＲＯＭに１０個のマスクを記憶する場合を表している。１４シフトのうちの１０を記憶するエラーは１６チップである。合計の計算反復は、[(１５＋１反復)（１０マスク）＋１６反復]、即ち１７６反復である。新たなマスクを計算するに要する合計時間は、[(１５＋１反復)（１０マスク）＋１６反復＋１５シフト]、即ち１９１サイクルである。第５及び第６行は、ＲＯＭに８つのマスクを記憶する場合を表している。１４シフトのうちの８のみを記憶するエラーは６４チップである。合計の計算反復は、[(１５＋１反復)（８マスク）＋６４反復]、即ち１９２反復である。ＰＮ発生器をシフトする合計時間は、[(１５＋１反復)（８マスク）＋６４反復＋１５シフト]、即ち２０７サイクルである。この第６実施例は、マスクの計算に一層の知的能力を可能にする。マスク計算の一層効率的な方法、例えば帰還多項式の再構成、が一旦決定されると、当該システムはＤＳＰ601内のプログラムコードを変えることにより向上させることができる。上述した好ましい実施例は、当業者が本発明を作製し及び使用することができるように提示された。当業者にとっては、これら実施例の種々の変形は容易に自明となる。従って、本発明は、ここで述べた特定の実施例に限定することを意図するものではなく、ここで開示された原理及び新規な特徴に合致した最も広い範囲に合わせられるべきものである。

Claims

【特許請求の範囲】１．符号分割多重アクセス通信におけるマスク多項式を発生するシステムにおいて、通信チャンネルの疑似ランダムノイズコード系列を表すような第１の多項式を発生する疑似ランダムノイズ発生器と、前記第１の多項式から導出される第２の多項式であって、前記系列における如何なる所望の位相シフトオフセットをも表すようなマスクの計算を可能にするような第２の多項式を発生するマスク発生器と、を有していることを特徴とするシステム。２．請求項１に記載のマスク多項式を発生するシステムにおいて、前記マスク発生器が複数のマスク回路を有していることを特徴とするシステム。３．請求項１に記載のマスク多項式を発生するシステムにおいて、ウォルシュ発生器と、指数カウンタとを更に有していることを特徴とするシステム。４．請求項１に記載のマスク多項式を発生するシステムにおいて、前記第１及び第２の多項式が、相補的なガロア及びフィボナッチ構造を有することを特徴とするシステム。５．請求項１に記載のマスク多項式を発生するシステムにおいて、前記系列の少なくとも一部にわたり積分を行って前記疑似ランダムコード系列が存在するかを判定する手段を更に有し、積分の結果が、前記疑似ランダムコード系列が存在しない場合は零であり、前記疑似ランダムコード系列が存在する場合は零でないことを特徴とするシステム。６．請求項１に記載のマスク多項式を発生するシステムにおいて、前記疑似ランダムノイズ発生器が線形帰還シフトレジスタ又は線形系列シフトレジスタであることを特徴とするシステム。７．請求項１に記載のマスク多項式を発生するシステムにおいて、前記疑似ランダムノイズ発生器がクロックレートを変化させることによりスルーされることを特徴とするシステム。８．請求項１に記載のマスク多項式を発生するシステムにおいて、前記系列における前記位相オフセットの前記マスクを生成するためのワードを記憶するＲＯＭを有し、該ＲＯＭが２^N個の前記位相シフトオフセットを生成するためのＮ個のワードを記憶することを特徴とするシステム。９．マスク多項式を発生する方法において、疑似ランダムノイズ発生器を用いて疑似ランダムノイズ系列を発生し、ＲＯＭにＮ個のワードを記憶し、マスク発生器を用いて前記Ｎ個のワードから２^N個のマスクを発生し、前記２^N個のマスクを用いて前記疑似ランダム系列の位相オフセットをシフトし、疑似ランダムノイズ系列の少なくとも一部を積分する、ことを特徴とする方法。１０．請求項９に記載のマスク多項式を発生する方法において、０から２^N−１までの前記位相オフセットをＮ回の反復内で計算する過程を更に有していることを特徴とする方法。１１．請求項９に記載のマスク多項式を発生する方法において、前記位相オフセットをクロックレートを変化させることによりスルーする過程を更に有していることを特徴とする方法。１２．請求項９に記載のマスク多項式を発生する方法において、小さなシフトに対するマスクを前記マスク発生器の反復により計算する過程を更に有していることを特徴とする方法。１３．符号分割多重アクセス通信におけるマスク多項式を発生する装置において、疑似ランダムノイズコード系列を表すような第１の多項式を発生する疑似ランダムノイズ発生器手段と、如何なる所望の位相シフトオフセットをも表すようなマスクの計算を可能にする第２の多項式を発生するマスク発生器手段と、を有していることを特徴とする装置。１４．マスク多項式を発生する装置において、疑似ランダムノイズ系列を発生する手段と、Ｎ個のワードを記憶する手段と、前記Ｎ個のワードから２^N個のマスクを発生する手段と、前記疑似ランダム系列の位相オフセットをシフトする位相オフセットシフト手段と、前記疑似ランダム系列の少なくとも一部を積分する積分手段と、を有することを特徴とする装置。