CN109669669B

CN109669669B - 误码生成方法及误码生成器

Info

Publication number: CN109669669B
Application number: CN201811484830.0A
Authority: CN
Inventors: 邢立巍; 菲尔诺斯考特
Original assignee: Rongming Microelectronics Jinan Co ltd
Current assignee: Rongming Microelectronics Jinan Co ltd
Priority date: 2018-12-06
Filing date: 2018-12-06
Publication date: 2022-06-24
Anticipated expiration: 2038-12-06
Also published as: CN109669669A

Abstract

本发明公开了一种误码生成方法及误码生成器，所述方法包括：从N+1路伪随机数产生通道的每路伪随机数中选择M比特伪随机数；根据N+1路的M比特伪随机数，生成目标伪随机数；根据所述目标伪随机数产生单比特的翻转屏蔽信号；根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码。本发明基于组合逻辑，在一个时钟周期内完成误码的生成，对系统数据通路没有任何影响，可同时保证实时性、可嵌入芯片内、独立于软件以及可模拟实际存储介质中误码分布状态。

Description

误码生成方法及误码生成器

技术领域

本发明涉及数据存储领域，特别是涉及一种误码生成方法及误码生成器。

背景技术

在数据存储领域，存储介质必然会引入噪声(通常在不同存储区域内为均匀分布的基于不同比特翻转率的白噪声)。即在通过存储介质后，读出数据会在随机比特位置上发生翻转从而出现误码，并且任意两个比特之间是否翻转误码生成器独立的。因此，数据存储控制芯片(集成电路)必须针对噪声或误码实现足够的纠错和管理功能。

在数据存储控制芯片中，为了衡量与测试误码纠错功能和错误数据管理功能，需要实现误码生成器，即针对存储数据故意随机引入错误比特。现有误码生成过程中，往往无法同时保证实时性、可嵌入芯片内、独立于软件以及可模拟实际存储介质中误码分布状态，比如常需要外接第三方设备或额外模块来实现，引入过多时钟周期的系统延时，或增加不必要的设计成本，或增加了系统行为与现实场景的区别。

发明内容

为了克服上述缺陷，本发明要解决的技术问题是提供一种误码生成方法及误码生成器，用以至少降低生成误码过程的系统延时。

为解决上述技术问题，本发明实施例中的一种误码生成方法包括：

从N+1路伪随机数产生通道生成的每路伪随机数中生成M比特伪随机数；

根据N+1路的M比特伪随机数，生成目标伪随机数；所述N不小于0；所述M大于0；

根据所述目标伪随机数与预先配置的比特错误率产生单比特的翻转屏蔽信号；

根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码。

可选地，所述从N+1路伪随机数的每路伪随机数中生成M比特伪随机数之前，包括：

生成单路真随机数；

根据所述真随机数从所述N+1路伪随机数产生通道中选择一个或多个随机数产生通道，打乱所述一个或多个随机数产生通道生成的伪随机数的序列顺序。

可选地，所述从N+1路伪随机数产生通道生成的每路伪随机数中生成M比特伪随机数，包括：

将N+1路伪随机数初始值分配到所述N+1路伪随机数产生通道，用以生成所述伪随机数。

可选地，所述根据N+1路的M比特伪随机数，生成目标伪随机数，包括：

将N+1路的M比特伪随机数进行逻辑运算，生成所述目标伪随机数。

可选地，所述根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码，包括：

将所述输入的每个比特与所述单比特的翻转屏蔽信号进行逻辑运算，产生所述误码。

可选地，所述从N+1路伪随机数产生通道的每路伪随机数中选择M比特伪随机数之前，包括：

根据时钟周期的内部总线位宽，并行输入多个比特。

可选地，在对所述多个比特产生误码的过程中，各个比特对应的比特翻转率相同或不同。

为解决上述技术问题，本发明实施例中的一种误码生成器，所述误码生成器包括：

种子选择单元，用于从N+1路伪随机数产生通道生成的每路伪随机数中生成M比特伪随机数；

随机数结合单元，用于根据N+1路的M比特伪随机数，生成目标伪随机数；所述N不小于0；所述M大于0；

单比特翻转产生单元，用于根据所述目标伪随机数和预先配置的比特错误率产生单比特的翻转屏蔽信号；

误码比特输入单元，用于根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码。

可选地，所述误码生成器还包括：

真随机数产生单元，用于生成单路真随机数；

通道选择单元，用于根据所述真随机数，从所述N+1路伪随机数产生通道中选择一个或多个随机数产生通道，打乱所述一个或多个随机数产生通道生成的伪随机数的序列顺序。

可选地，所述种子选择单元，具体用于将N+1路伪随机数初始值分配到所述N+1路伪随机数产生通道，用以生成所述伪随机数。

可选地，所述随机数结合单元，具体用于将N+1路的M比特伪随机数进行逻辑运算，生成所述目标伪随机数。

可选地，所述误码比特输入单元，具体用于将所述输入的每个比特与所述单比特的翻转屏蔽信号进行逻辑运算，产生所述误码。

可选地，所述误码生成器还包括：

输入比特单元，用于根据时钟周期的内部总线位宽，并行输入多个比特。

本发明实施例有益效果如下：

上述的各个实施例基于组合逻辑，在一个时钟周期内完成误码的生成，对系统数据通路没有任何影响，可同时保证实时性、可嵌入芯片内、独立于软件以及可模拟实际存储介质中误码分布状态。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例中一种误码生成方法的主流程图；

图2是本发明实施例中单比特误码生成器的原理图；

图3是本发明实施例中多比特误码生成器的原理图；

图4是本发明实施例中误码生成器的应用示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身没有特定的意义。因此，“模块”、“部件”或“单元”可以混合地使用。

使用用于区分元件的诸如“第一”、“第二”等前缀仅为了有利于本发明的说明，其本身没有特定的意义。

实施例一

本发明实施例提供一种误码生成方法，如图1所示，所述方法包括：

S101，从N+1路伪随机数产生通道生成的每路伪随机数中生成M比特伪随机数；

S102，根据N+1路的M比特伪随机数，生成目标伪随机数；所述N不小于0；所述M大于0；在N+1路伪随机数产生路通中，每一路都有自己的伪随机序列长度，这些序列长度可以相同也可以不同，而M必须小于等于所有N+1路伪随机序列长度中最小的一个。

S103，根据所述目标伪随机数产生单比特的翻转屏蔽信号；

S104，根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码。

本发明实施例通过从N+1路伪随机数产生通道的每路伪随机数中选择M比特伪随机数，根据N+1路的M比特伪随机数，生成目标伪随机数，并根据所述目标伪随机数产生单比特的翻转屏蔽信号，从而可以根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码，从而可以基于这个组合逻辑，在一个时钟周期内完成误码的生成，对系统数据通路没有任何影响，并可同时保证实时性、可嵌入芯片内、独立于软件以及可模拟实际存储介质中误码分布状态。其中：

(1)实时性：在内部总线上不能引入额外时钟周期延时(backpressure)，即数据通路的通信和时序不能因为打开误码生成器而发生变化。

(2)可嵌入芯片内：误码生成足够便利且成本足够低，不需要外接设备、外接模块或其他第三方硬件资源。位于芯片内部且不引入过多硬件资源(gatecount)，尤其是RAM存储单元。

(3)独立于软件：软件可处于正常的操作流程，软件不负责产生误码或错误数据。因此系统行为最符合现实的应用情景。

(4)可模拟实际存储介质中误码分布状态：码字(codeword)中每个bit都具有相同的比特错误率，任意两个bit之间不相关(codeword内的独立事件)，错误比特均匀分布于整个码字内。每个码字中，根据软件可配置的错误比特总量，产生的实际错误比特数目符合高斯分布(即正态分布)。

以下用一个具体的实例，详细描述本发明实施例涉及的误码生成方法，本实例可以包括：

S0：N+1通道种子产生，用来设置伪随机数通道的初始状态；此处多“通道”指的是对应于单一比特的(N+1)个种子产生通道。其中，伪随机数生成的每个通道需要各自的初始值，作为整个生成过程的起点。初始值一般是随机数，也可以是某些指定值。

S1：将N+1路伪随机数初始值分配到所述N+1路伪随机数产生通道，用以生成所述N+1路伪随机数产生通道的伪随机数；例如，将N+1路种子按照指定规则分配到后面对应的伪随机数产生通道上。

S2：N+1路伪随机数生成。

S3：单路真随机数生成，根据所述真随机数从所述N+1路伪随机数产生通道中选择一个或多个随机数产生通道，打乱选择的一个或多个随机数产生通道生成的伪随机数的序列顺序；例如，根据通道选择，在ch0～ch[N+1]伪随机数产生通道中随机指定的一个或几个伪随机数通道，打乱选择的伪随机数通道原来伪随机序列的顺序。

S4：将N+1路的M比特伪随机数进行逻辑运算，生成所述目标伪随机数；例如，从N+1路伪随机数的每路伪随机数中，选择特定位宽的多个比特，或者随机选择多个比特(假设是M)，串联成Mbit的伪随机数，然后将N+1个Mbit伪随机数异或(XOR)，从而产生最终的目标伪随机数。

S5：将S4中结果与预先配置的比特错误率进行比较，产生单比特(bit)的翻转屏蔽信号(toggle_mask)。此处比特错误率(BER0，BER1)也对应于同一比特。

S6：将输入的原单bit与翻转屏蔽信号进行逻辑运算(异或)，即产生误码：

Output_bit＝input_bit XOR toggle_mask；

S7：将S6的单比特误码结果输出到内部总线上。其中，种子产生通道可以为任意数值，且步骤S3可以开启或关闭。

从而上述的S0-S7所有功能会在一个时钟周期内完成，因此对系统数据通路没有任何影响。

本发明实例完全基于硬件(典型的是基于集成电路)进行实现，其中图2所示的单比特误码生成，S0、S1、S2、S4～S7直接用硬件实现，S3可以用同样的硬件实现，也可以外接TRNG生成单元，S0～S7所有的步骤，都可以用软件(即CPU)进行配置，同样基于设计目标，本发明实施例的所有结构不需要包含任何存储介质，从而不会引入大量延时，保证了实时性。

以上述S0-S7可以实现单比特的误码生成，基于单比特的误码生成，本实例还可以多比特误码生成。也就是说，所述从N+1路伪随机数产生通道的每路伪随机数中选择M比特伪随机数之前，包括：根据时钟周期的内部总线位宽，从输入接口上并行输入多个比特。在对所述多个比特产生误码的过程中，各个比特对应的比特翻转率相同或不同。

例如，如图3所示，假设有内部总线位宽为16bit(每个时钟周期传输16bit)，则需要把中单bit误码生成的S0-S7并行重复16次，本例中16bit位宽可以为任意数值：

在此需要说明的是，在16路误码的生成过程中，S0-S7所有功能会在一个时钟周期内完成，对系统数据通路没有任何影响，可同时保证实时性、可嵌入芯片内、独立于软件以及可模拟实际存储介质中误码分布状态。

每个时钟周期的16比特输入，最多可以使用16个不同的比特翻转率，即任意同一个时钟周期内任意两个bit之间的比特翻转率可以相同也可以不同。比特翻转率会转换成“翻转屏蔽信号”。

同一个码字(codeword)内，不同时钟周期之间的同一个bit使用相同的比特翻转率。以bit[15]举例，在任意一个codeword内，第i个时钟周期的bit[15]和第j个时钟周期的bit[15]使用同一个比特翻转率(包括BER0和BER1)。

实施例二

本发明实施例提供一种误码生成器，如图2-图3所示，所述误码生成器包括：

在一些实施方式中，所述误码生成器还包括：

真随机数产生单元，用于生成单路真随机数；

在一些实施方式中，所述种子选择单元，具体用于将N+1路伪随机数初始值分配到所述N+1路伪随机数产生通道，用以生成所述伪随机数。

在一些实施方式中，所述随机数结合单元，具体用于将N+1路的M比特伪随机数进行逻辑运算，生成所述目标伪随机数。

在一些实施方式中，所述误码比特输入单元，具体用于将所述输入的每个比特与所述单比特的翻转屏蔽信号进行逻辑运算，产生所述误码。

在一些实施方式中，所述误码生成器还包括：

在一些实施方式中，在对所述多个比特产生误码的过程中，各个比特对应的比特翻转率相同或不同。其中图2中未示出单元两个字，例如，图中的种子选择即为种子选择单元。

本发明实施例中的误码生成器和存储介质无关，可以为各种FLASH，各种RAM，机械硬盘等等。

本发明实施例中的误码生成器可以用于固态硬盘，如图4所示，在SSD(固态硬盘，Solid State Disk)或SSD控制器中：

【1】误码生成器可以位于写通路和NAND FLASH(存储器的一种)之间，且可以任意开启或关闭，可以测试软件有关垃圾回收、坏块管理等的功能，可以测试ECC纠错功能，内部通信时序不变，并且不使用任何外接硬件资源。

【2】误码生成器可以用于常规数据通路A->B->C->D(SSD控制器芯片读写NAND)，也可以用于自回路数据通路A->E->D(数据只在SSD控制器内部从写通路到读通路，不到外面的NAND)。

【3】在同一个codeword内部，选择使用同一个BER。在不同codeword之间，可能使用不同BER。

实施例二在具体的实现过程中，可以参阅实施例一，具有相应的技术效果。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims

1.一种误码生成方法，其特征在于，所述方法包括：

根据所述目标伪随机数和预先配置的比特错误率产生单比特的翻转屏蔽信号；

根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码；

所述从N+1路伪随机数的每路伪随机数中生成 M比特伪随机数之前，包括：

生成单路真随机数；

根据所述真随机数，从所述N+1路伪随机数产生通道中选择一个或多个随机数产生通道，打乱所述一个或多个随机数产生通道生成的伪随机数的序列顺序。

2.如权利要求1所述的方法，其特征在于，所述从N+1路伪随机数产生通道生成的每路伪随机数中生成M比特伪随机数，包括：

3.如权利要求1所述的方法，其特征在于，所述根据N+1路的M比特伪随机数，生成目标伪随机数，包括：

4.如权利要求1-3中任意一项所述的方法，其特征在于，所述根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码，包括：

5.如权利要求4所述的方法，其特征在于，所述从N+1路伪随机数产生通道的每路伪随机数中选择M比特伪随机数之前，包括：

根据时钟周期的内部总线位宽，并行输入多个比特。

6.如权利要求5所述的方法，其特征在于，在对所述多个比特产生误码的过程中，各个比特对应的比特翻转率相同或不同。

7.一种误码生成器，其特征在于，所述误码生成器包括：

误码比特输入单元，用于根据输入的每个比特与所述单比特的翻转屏蔽信号，产生误码；

所述误码生成器还包括：

真随机数产生单元，用于生成单路真随机数；

8.如权利要求7所述的误码生成器，其特征在于，所述种子选择单元，具体用于将N+1路伪随机数初始值分配到所述N+1路伪随机数产生通道，用以生成所述伪随机数。

9.如权利要求7所述的误码生成器，其特征在于，所述随机数结合单元，具体用于将N+1路的M比特伪随机数进行逻辑运算，生成所述目标伪随机数。

10.如权利要求7-9中任意一项所述的误码生成器，其特征在于，所述误码比特输入单元，具体用于将所述输入的每个比特与所述单比特的翻转屏蔽信号进行逻辑运算，产生所述误码。

11.如权利要求10所述的误码生成器，其特征在于，所述误码生成器还包括：

12.如权利要求11所述的误码生成器，其特征在于，在对所述多个比特产生误码的过程中，各个比特对应的比特翻转率相同或不同。