KR20010012192A - 유사-랜덤 잡음 생성기를 위한 마스크 생성 다항식 - Google Patents

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KR20010012192A
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요트.게.아. 롤페즈
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Abstract

저장 마스크를 상당히 감소시키는 PN 생성기를 구비한 CDMA 베이스밴드 모뎀이 개시되었다. 다양한 성능 매트릭스가 세 개의 파라메터 즉 저장용량, 소프트웨어 및 시간을 통한 시퀀스 생성의 선택적인 조합을 설명한다. 본 구현의 실시예는 대응하는 하드웨어 복잡도와 함께 표시되었다. 마스크는 새로운 위상 옵셋 시퀀스로 이동시키기 위해 사용된다. 2N개의 마스크를 저장하는 대신에, N개 보다 적은 마스크가 ROM에 저장되면 되는데, 왜냐하면 소프트웨어/소프트웨어 제어에서 수행되는 마스크 계산 정보 때문이다. 마스크는 PN 생성기의 특성 다항식의 임의의 차수에 기초하여 마스크 생성 다항식으로 계산된다. 2의 멱수의 위상 시프트를 초래하는, 마스크 생성기를 위한 마스크만이 저장된다. 유사-랜덤 잡음 생성기 및 마스크 생성기의 특성 다항식은 갈로이(Galois) 및 피보나치(Fibonacci) 다항식이다.

Description

유사-랜덤 잡음 생성기를 위한 마스크 생성 다항식{MASK GENERATING POLYNOMIALS FOR PSEUDO-RANDOM NOISE GENERATORS}
코드 분할 다중 억세스(CDMA)는 PCS와 같은 무선 통신 기술에서 디지털 신호의 대역폭을 분산시키기 위해 공통적으로 사용된다. 주파수 또는 시간 슬롯 대신에, CDMA는 복수의 무선 통신 채널 사이에서 송신하고 이들 채널을 구별하기 위하여 수학적인 코드를 사용한다. 표준 무선 수신기는 주파수 영역에서 필터링함으로써 스테이션과 채널을 분리시킨다. CDMA 수신기는 다른 한 편으로는 유사-랜덤 변조를 통해 통신 채널을 분리시키는데, 상기 유사-랜덤 변조는 적용된 후 디지털 영역에서 제거된다. 그러므로 주파수 재사용은 CDMA의 높은 스펙트럼 효율의 특징을 이룬다. 대화가 디지털 코드에 의해 구별되므로, 많은 사용자는 동시에 동일한 대역폭을 공유한다. 대역폭은 동일한 데이터 속도에서 단순한 점대점(point-to-point) 통신에서 필요한 것보다 훨씬 더 넓은데, 그 이유는 잡음과 유사한 반송파 파형이 관심 대상의 신호에 포함된 정보를 분산시키기 때문이다.
CDMA에 있어서, 자신의 고유한 코드를 각각 갖는 많은 스테이션은 다른 모든 스테이션으로부터 구별되는 신호를 동시에 송신한다. 교차-상호관련자(cross- correlator)는 원하는 송신에 대응하는 코드를 기준으로서 사용함으로써 이러한 구별을 달성한다. CDMA 코드는 특히 양호한 교차-상관관계 특성을 갖도록 선택되어, 다른 신호로부터의 동시 송신으로부터의 간섭이 감소되게 된다.
CDMA 이전에, 분산 스펙트럼 통신은 군사 통신을 암호화하기 위하여 오랫동안 사용되었었다. 분산된 신호 때문에 CDMA 메시지를 간섭하거나 가로채는 것은 힘들고, 따라서 최고의 장점은 적의 방해에 견디고, 확실한 통신을 제공하는 것이었다. 민간 이동 통신에 대한 응용은 1940년대에 제안되었지만, 민간 통신 시장에서의 실제적인 응용은 그후 40여년 동안 일어나지 못했다. 첫 번째 옥외 시험이 1991년에 시연되었고, 기술이 시험되었고, 표준화되었으며, 7년 미만의 기간에 전개되었다. 잠정 표준 95(IS-95)는, TIA(통신 산업 협회)에 의해 1992년 채택되고, 1993년에 승인된 후 디지털 셀룰러 표준이 되었다. IS-95 시스템은 무선 스펙트럼을 1.250 MHz 폭의 반송파로 분할한다.
분산 스펙트럼 통신은 제한된 주파수 시스템에서 증가된 대역폭을 제공하고, 확장된 범위와 보다 높은 통신 보안을 포함한 부가적인 장점을 갖는다. CDMA에 있어서, 좁은 대역의 메시지 신호는 분산 신호에 의해 곱해지는데, 상기 분산 신호는 메시지의 데이터 속도보다 훨씬 빠른 속도를 갖는 유사-랜덤 잡음 코드 시퀀스이다. 유사-랜덤 코드 시퀀스는 개별 대화를 구별한다.
CDMA는 각각의 원래의 신호 비트를 "칩"("chips")이라 불리는 다수의 하위-비트로 분리시킴으로써 비트 데이터 속도를 인공적으로 증가시킨다. 10의 증가 계수에 대해, 원래 신호의 각 비트는 10 개의 별도 비트, 즉 "칩"으로 분할되고, 이에 의해 데이터 속도를 10만큼 증가시킨다. 대역폭 역시 계수 10만큼 증가한다.
유사-랜덤 잡음 코드는 -1 내지 1(극을 갖는) 또는 0 내지 1(극을 갖지 않는)의 범위인 높은 데이터 속도의 비트("칩")의 시퀀스이다. "직접 시퀀스"의 분산 스펙트럼 장치에 있어서, -1(또는 0) 데이터 비트의 유사-랜덤 잡음 코드는 1 데이터 비트의 유사-랜덤 잡음 코드의 반전 형태이고, 반면 "간접 시퀀스"의 분산 시퀀스 장치의 이들 데이터 비트를 위한 유사-랜덤 잡음 코드는 반전된 코드가 아니다. 길이 N=4의 직접적인 시퀀스 코드는 극을 갖는 +1 비트를 {+1, -1, +1, -1}로 분산시키고, 극을 갖는 -1 비트를 반전된 {-1, +1, -1, +1}로 분산시키는 반면, 길이 N=4의 간접 시퀀스 코드는 극을 갖는 +1 비트를 {+1, -1, +1, -1}로, 극을 갖는 -1 비트를 {+1, +1, +1, -1}로 분산시킨다.
"칩"은 이와 같이 원래의 신호 내의 각 단일 비트에 첨가되는 PN 코드 내의 적은 데이터 비트의 수라 한다. 이것은 원래의 변조 신호를 이러한 높은 데이터 속도의 PN-코드 결과값(극을 갖는 것에 대해)으로 곱함으로써, 또는 2진 계산(극을 갖지 않는 것에 대해)에서 배타적 OR 동작으로 수행된다. 더 넓은 대역폭 신호는 "칩"의 숫자에 비례하여 생성된다. 그후 수신기는 복사 코드 시퀀스(극을 갖는 것에 대해)와 곱함으로써 원래의 신호를 얻기 위하여 PN-코드를 제거한다.
유사-랜덤 코드는 수신기로 하여금 다른 신호와 돌발적으로 동기를 맞추지 않도록 보장하는 복소 패턴이다. 길이 N의 2진 유사-랜덤 잡음 코드는 2N개의 가능한 코드를 생성한다. 그러나, 호출자간의 간섭을 최소화하기 위하여, 이들 코드는 서로 직교하여야 한다. (신호가 정확히 비트 시퀀스의 절반만큼 다르다면, 신호는 완전하게 직교한다.) 길이 N의 직교 분산 시퀀스는 N개만이 존재한다.
CDMA 셀룰러 전화 호출은 초당 9600 비트의 표준 속도로 개시한다. 그후 이것은 대략 초당 1.23 Mbit의 송신 속도로 분산된다. 분산은 특정 셀 사용자와 관련된 디지털 유사-랜덤 잡음 코드를 데이터 비트에 인가한다. 데이터 비트는 상기 셀 내의 모든 사용자의 신호와 함께 송신된다. 신호가 수신될 때 코드는 원하는 신호로부터 제거되어, 사용자를 분리시키고, 호출을 초당 9600비트의 속도로 되돌린다.
분산 신호 다중 억세스 시스템은 신호대 잡음(S/N) 성능을 증가시키기 위하여, 표준의 좁은 대역의 송신에서 요구되는 것보다 훨씬 넓은 대역폭을 통해 전체 신호를 송신한다. 송신된 신호 대역폭을 증가시키는 것은, 수신된 정보가 좁은 대역폭 잡음을 갖는 채널에 대해 정확할 가능성을 증가시킨다. 각 신호는 기본 주파수와 이 고조파에서 많은 적은 신호의 편집물이기 때문에, 주파수를 증가시키는 것은 원래 신호의 보다 정확한 재구성을 야기한다.
매우 넓은 대역폭 시스템을 위한 성능 개선은 "처리 이득"(G)으로 참조된다. 이러한 용어는 대역폭을 희생하여 얻어지는 수신 신호의 충실도(fidelity)를 나타내고, W/R로서 한정되는데, W는 분산 대역폭이고, R은 데이터 속도이다. 잡음 채널에 의해 야기된 에러는, 아래에 기술된 채널 용량의 새논(Shannon's)식을 사용하여 정보 속도 전달을 희생시키지 않고 임의의 원하는 레벨로 줄어든다.
여기에서, C는 초당 비트로 표시되는 채널 용량이고, W는 대역폭이며, S/N은 잡음 출력에 의해 나누어진 비트당 에너지이다. 상기 식은 대역폭을 증가시키는 것이 비트 에러율을 감소시킴이 없이 S/N 비를 감소시키는 명확한 형태이다. IS-95A CDMA에 있어서, 9600 bps의 데이터 속도에 대해
루에쓰(Rueth)등에 의한 미국 특허(제5,228,054호)는, PN 시퀀스의 길이를 2N만큼 증대시키는 종래 기술의 유사-랜덤 잡음 생성기를 개시하였다. 상기 특허는, 부가적인 "칩"을 소정의 위치에서 시퀀스에 삽입하여 PN 시퀀스 길이를 증대시키기 위한 선형 시퀀스 시프트 레지스터를 갖는 시퀀스 증대 회로를 제공함으로써, 하드웨어만의 접근을 기술하였다. LSSR은 길이 2N-1의 PN 시퀀스를 생성하고, 증대 회로는 시퀀스 길이를 2N으로 증대시키기 위하여 하나 이상의 부가적인 "칩"을 삽입한다.
본 발명은 코드 분할 다중 억세스(CDMA) 방식의 개인용 통신 시스템에 관한 것이고, 보다 상세하게는 CDMA 통신 시스템에서 마스크 생성 특성 다항식을 위한 유사-랜덤 잡음(PN) 생성기에 관한 것이다.
도 1은 종래 기술의 마스킹 회로의 제 1 실시예를 도시하는 도면.
도 2a 및 도 2b는 유사-랜덤 잡음 및 마스킹 생성기의 두 실시예를 도시하는 도면.
도 3은 유사-랜덤 잡음 생성기의 제 2 실시예를 도시하는 도면.
도 4는 유사-랜덤 잡음 생성기의 제 3 실시예를 도시하는 도면.
도 5는 유사-랜덤 잡음 생성기의 제 4 실시예를 도시하는 도면.
도 6은 유사-랜덤 잡음 생성기의 제 5 실시예를 도시하는 도면.
본 발명은, CDMA 통신 시스템에서 마스킹을 고려한 짧은 코드 시퀀스, 특히 모뎀을 위한 PN 생성기의 수가지 실현을 포함한다. 다양한 성능 매트릭스는 세 개의 파라메터(저장, 소프트웨어, 및 시간)를 통한 시퀀스 생성의 선택적인 조합을 설명한다. 이들 세 개의 파라메터를 변경함으로써, 원가를 줄이면서 시스템 성능을 최적화하는 것이 가능하다. 새로운 위상 옵셋으로 이동하기 위하여 2N개의 마스크를 저장하는 대신에, 마스크 생성기로 마스크를 계산하는 소프트웨어의 능력으로 인해 N개의 마스크만이 ROM에 저장된다. 마스크는 ROM에만 저장되고, 이는 2의 멱수의 위상 이동을 초래한다.
본 발명은 PN 생성기와 마스크 생성기로 구성된다. PN 생성기는 유사-랜덤 잡음 코드를 생성하고, 마스크 생성기는 PN 시퀀스의 위상을 이동시키기 위한 마스크를 생성한다. 마스크 생성기를 위한 특성 다항식을 결정하는 방법은 PN 생성기의 특성 다항식에 의존한다. 이들 두 개의 다항식 특성은 상보적이다. PN 생성기는 "갈로이(Galois) 구성" 또는 "피보나치(Fobonacci) 구성"이고, 따라서 대응하는 마스크 생성기는 각각 "피보나치 구성" 또는 "갈로이 구성"으로 되어 있다. PN 생성기에 대한 특성 다항식은형태이고, 이에 대응하는 마스크 생성기의 특성 다항식은이다. 마스크 생성기의 초기 상태는 PN 생성기로부터의 출력 비트에 의해 결정된다.
본 발명의 마스크 생성기는 모뎀으로 하여금 임의의 위상 옵셋{예, 0에서 215-1(=32767)까지}에 대해 필요한 마스크를 계산할 수 있도록 허용한다. PN 시퀀스 사이에서 위상의 보다 더 빠른 스위칭은 ROM에 저장되기 위해 요구되는 마스크 수의 감소로 인해 가능해진다. 특정 실행에 따라, 마스크는 적어도 부분적으로 소프트웨어 알고리즘으로 계산된다.
본 발명은 PN 생성기의 특성 다항식에 대한 상보적인 형태로서 마스크 생성기에 대한 특성 다항식을 결정한다. 특성 다항식은 "갈로이 구성" 또는 "피보나치 구성"의 상보적인 형태를 갖는다. 상기 형태의 PN 시퀀스 생성기에 대한 특성 다항식은형태이고, 이에 대응하는 마스크 생성기의 특성 다항식은이다. I 시퀀스 생성기에 대한 선형 회귀식은 i(n) = i(n-15)+i(n-10)+i(n-8)+i(n-7)+i(n-6)+i(n-2)이다. 그러므로 I 유사-랜덤 잡음 다항식 시퀀스는 f(x)= x15+ x13+ x9+ x8+ x7+ x5+ 1의 특성 다항식을 갖고, 이에 대응하는 마스크 생성기는 h(x)= x15+ x10+ x8+ x7+ x6+ x2+ 1 형태의 특성 다항식을 갖는다.
CDMA에서 각 통신 채널은 특정 코드를 갖는다. 따라서 각 통신 채널은 다른 코드를 사용하기 때문에 많은 당사자가 동시에 통신하는 능력을 갖는다. 다른 코드를 억압하기 위하여, 원하는 코드의 존재를 시험하기 위하여 적분이 필요하다. 유사-랜덤 잡음 코드에 대한 적분은, 정확한 랜덤 코드는 양 또는 음의 2진 자리가 되는 것은 동일한 가능성을 갖기 때문에, 일반적으로 0의 결과값를 생성한다. 이들 랜덤 비트의 상호관계의 평균은 0이 된다. 하지만 송신기 및 수신기 코드가 동일하다면, 실제는 그렇지 않다. 송신기 및 수신기가 동일한 코드를 사용할 때, 적분은 0이 아닌 값을 초래한다. 이에 따라, 당사자에 의해 공유되는 코드를 갖는 원하는 통신 채널을 제외한 모든 통신 채널은 억압된다.
CDMA 베이스밴드 모뎀은 "짧은 코드"로 불리는 길이 215의 1.2288 MHz PN 시퀀스를 필요로 한다. 이동된 짧은 코드 시퀀스는 직교성의 특성을 갖는다. 동일한 PN 코드를 갖는 이동하지 않은 시퀀스는, 서로 배타적 OR 연산될 때, 동일하지 않은 수의 1 및 0(예, "1111" 또는 "0000"의 시퀀스)을 생성하고, 다른 PN 코드를 갖는 시퀀스는, 서로 배타적 OR 연산될 때, 동일한 수의 1 및 0을 생성한다. 다른 시퀀스에 대해 이동된 시퀀스를 곱하는 것은 시간에 대해 0으로 적분하게("분산"으로 참조됨) 된다. 다른 시퀀스에 대해 이동하지 않은 시퀀스를 곱하는 것은 램프 함수로 적분하게("역분산(despreading)"으로 참조됨) 된다.
이상적으로, 시퀀스는 결과값이 0 또는 0이 아닌 수인 지를 결정하기 위하여 전체 길이에 대해 적분된다. 그러나 전체 PN 시퀀스에 대한 적분은 IS-95에서는 현실적이지 못하다. 대신에, CDMA 모뎀은 PN 시퀀스의 일부에 대해 적분하고, PN 위상을 옵셋시키고, 이동된 시퀀스가 존재하는 지를 결정하기 위하여 새로운 적분을 수행한다.
유사-랜덤 잡음 시퀀스는 선형 피드백 시프트 레지스터(LFSR) 또는 선형 시퀀스 시프트 레지스터(LSSR)에 의해 생성된다. 이러한 시퀀스는 특징적인 시퀀스 속도를 갖고, 데이터는 특징적인 데이터 변조 속도를 갖는다. 데이터는 유사-랜덤 시퀀스와 배타적으로 OR연산되어, 공통 계수에 대해서만 동기가 맞춰진다. 초당 9600 비트의 데이터 변조 속도를 갖는 1.2288 MHz의 PN 시퀀스 속도는 정보 비트 당 128개의 PN "칩"을 생성하고, 초당 4800 비트의 데이터 속도는 정보 비트 당 250개의 PN "칩"에 대응한다. 데이터와 PN 시퀀스 사이의 부합은 PN 시퀀스의 매 128 또는 256 회의 반복 간격마다 발생한다. PN 시퀀스의 길이를 2의 멱수(즉, 2N)가 되도록 하여, PN 시퀀스의 반복 간격과 데이터율이 보다 자주 발생하게 하는 것이 바람직하다.
선형 피드백 시프트 레지스터의 동작에 대한 표시에는 수 가지가 존재한다. 하나의 표시는 α의 멱수 형태이다. 각 LFSR 상태가 벡터로 고려된다면, 임의의 제 1 다항식에 대해 고유 벡터의 총수는 {1 - 2의 멱수로 제곱된 다항식 등급(N)}과 동일하다. 각 벡터는 2진 필드(GF(2))로부터 구성되고, 더 큰 필드(GF(2N))의 요소를 형성하는데, N은 다항식의 등급이다. 따라서 f(X)= 1+x5+x7+x8+x9+x13+x15의 다항식은 필드(GF(215))에 속하는 215-1 개의 요소(벡터)를 구비한다. 벡터는 m개의 구성요소로 된 집합인 m-터플로 불리는 m 개 구성요소의 순서가 정해진 시퀀스로서 표시될 수 있다. 벡터 공간(GF(215))에서 각 m-터플은 α0,α1,α2,... α14의 단위 벡터의 선형 조합으로 구성될 수 있다. 모든 벡터는 α로 곱하고 그 지수의 덧셈에 의해 결정될 수 있다. 이전 다항식의 관계 α15=1+α5+α7+α8+α9+α13를 사용하여, 15보다 큰 α의 멱수는 15보다 적은 α의 멱수의 항으로 표시될 수 있다. (덧셈은 모듈러-2). 예컨대 α17=α15α2=(1+α5+α7+α8+α9+α13)(α2)= 1 + α2+ α5+ α8+ α9+ α10+ α11+ α13가 된다.
α에 의한 곱셈 동작은 벡터(m-터플)의 선형 변환과 동일하다. 따라서 LFSR의 동작에 대한 다른 표시는 선형 변환으로 이루어진다. 특정 선형 변환은 매트릭스 곱셈 형태이고, 시프트 레지스터의 동작과 피드백 동작의 모두를 모델링한다. 갈로이 LFSR에 대해, 상기 동작은 열 벡터에 대한 왼쪽 측의 곱셈이다. v가 15-터플 열 벡터라면, 매트릭스 곱셈은 다음과 같이 표시할 수 있다.
여기에서 cn은 이전의 생성 다항식의 계수에 대해 0 또는 1을 나타낸다. 최종 열 벡터(v')는 갈로이 LFSR를 한 클록 주기만큼 반복하는 것과 동일하다. 따라서, LFSR로 생성된 길이(215-1)의 PN 시퀀스는 215-1개의 뚜렷한 15-터플을 포함할 것이다. 더욱이, 초기 m-터플과의 215-1회의 매트릭스 곱셈 이후, 결과값으로 원래 m-터플이 얻어진다. 이러한 동작은 임의 차수의 임의의 다항식에 확장된다.
"마스크" 회로로 참조되는 도 1의 회로는, 집합또는 필드(GF(215))에 대한 벡터 공간에 속하는 두 개의 벡터의 내적(또는 도트 곱)을 수행한다. u 와 v 가 벡터 공간내의 벡터라면, 스칼라 곱은
u· v
여기에서, ui· vi는 모듈러-2의 곱셈으로 수행되고, ui+ vi는 모듈러-2의 덧셈으로 수행된다. 모듈러-2의 곱셈은 "AND" 게이트로 실행된다. 모듈러-2 곱셈은 "배타적 OR" 게이트로 실행된다. 이와 같이, 벡터 공간 내에서 두 벡터 간의 내적은 스칼라를 이룬다. 이 경우에 있어서, 스칼라는 GF(2)에 대한 요소이다. 내적은 다음의 수학적인 특성을 갖는다.
(i) u· v = v· u 교환
(ii) u· (v+w) = u· v + u· w 분배
(iii) (au)· v = a(u·v) 결합
내적 동작은 결과값으로 스칼라를 이루는 행 벡터와 열 벡터의 내적과 동일하다. 최종 스칼라는 출력 PN 시퀀스 내의 비트로 직접 맵핑되는 GF(2)에 대한 요소이다. 상기 맵핑은 일대일의 맵핑이고, 각각의 가능한 벡터는 시퀀스 내에서 고유한 하나의 옵셋과 관련된다. 마스크 생성 다항식의 목적은 임의의 주어진 옵셋에 대해 필요한 벡터를 효율적으로 예측하는 것이다.
0 옵셋에 대해 필요한 마스크 벡터는 LFSR의 출력 탭에 대응하는 N-1개의 "0"들과 하나의 "1"의 평범한 상태를 갖는다. 예컨대 LFSR 출력이 시프트 레지스터의 제 15비트로부터의 출력이라면, 0 옵셋에 대한 마스크는 제 15 위치에서만 1이고 나머지는 모두 0이다.
상기 표시는 LFSR 출력이 제 15 출력 비트로부터 취해졌음을 고려한 것이다. cn의 계수는 벡터 공간내의 임의의 특정 n-터플에 대응한다.
LFSR로 결합된 마스크 회로의 동작은 다음의 형태로 주어지는데, 여기에서 u는 행 벡터이고 v는 열 벡터이다.
u(Mn· v) = xn
LFSR의 각 반복은 M에 의한 곱셈과 등가이다. 출력(xn)은 최종 벡터와 "마스크" 벡터(u)와의 내적의 결과이다. 마스크 벡터(u)가 정적이라면, LFSR의 반복(또는 M에 의한 연속적인 곱셈)은 v 단독으로 생성된 비트 시퀀스로부터 옵셋된 비트 시퀀스(xn)를 생성할 것이다.
임의의 이동에 대해 정확한 "마스크 벡터"를 결정하는 방법은 결합특성을 이용하여 알 수 있다. 따라서 동일한 출력(xn)은 다음의 관계로부터 결정될 수 있다.
(U·Mn)v = xn
상기 표시는 u가 0의 이동에 대응하는 벡터라는 것을 고려한 것이다. 임의의 αm옵셋에 대한 벡터는 N=m 으로 설정하고 행 벡터와 N개의 오른쪽 측 매트릭스 곱셈을 수행하는 것과 동일하다. 이전의 xn과 동일한 시퀀스는 벡터(v)를 일정하게 유지하면서 연속적인 열-매트릭스 곱셈으로 생성될 수 있다. 이것은 임의의 마스크 벡터를 생성하기 위한 기본 방법이다. 행-매트릭스 곱셈을 검사할 때, 그 동작은 "피보나치" LFSR과 동일하다. 피보나치 LFSR의 계수는 생성 다항식과 직접 관련된 것이지만, 반전된 것이다.
임의의 "마스크 벡터"를 효율적으로 계산하기 위하여, 피보나치 LFSR의 반복은 효율적으로 계산되어야 한다. 0 시프트 벡터로부터 시작하여 피보나치 LFSR을 N회 반복함으로써 마스크를 생성하는 것이 가능하다 할지라도, 보다 더 효율적인 알고리즘이 존재한다. 동일한 방법에 있어서, u 벡터는 Mv 갈로이 LFSR에 대한 마스크이고, v 벡터는 uM 피보나치 LFSR에 대한 마스크이다. 따라서 피보나치 LFSR 출력 역시 옵셋될 수 있다. 피보나치 LFSR를 이동시키기 위해 갈로이 벡터의 적은 세트를 저장함으로써, 효율적인 마스크 생성 알고리즘이 결정될 수 있다. 더욱이, 갈로이 벡터가 2의 멱수에 의한 이동에 대응하도록 선택된다면, 옵셋의 2진 표시의 비트는 저장된 벡터의 적은 세트에 직접 대응할 것이다. 이들 갈로이 벡터는, 임의의 필요한 마스크 벡터를 생성하기 위하여 피보나치 LFSR를 이동시키도록 사용될 수 있다.
도 1은 마스킹 회로(100)의 제 1 종래 기술의 실시예를 도시한다. 한 열의 15개 AND 게이트(101a 내지 101o) 각각은 버스(102)로부터 데이터 비트를 수신하고, 버스(103)로부터 마스크 비트를 수신하기 위한 입력을 갖는다. AND 게이트(101a 내지 101o)의 각각의 출력은 15개의 배타적 OR 게이트(104a 내지 104o)중 하나에 연결된다. 제 1 배타적 OR 게이트(104a)는 AND 게이트(101a)에 연결된 한 입력과, 접지에 연결된 다른 입력을 갖는다. 마지막 배타적 OR 게이트(104o)는 이동된 출력(SHIFTED OUTPUT) 시퀀스를 제공하는 출력부을 갖는다. 필요한 위상 옵셋을 위해 15 비트 워드가 예상된다.
이들 파라메터가 하드웨어에 병합될 때, 512×15 비트 워드의 표는 최고 64개의 부정확한 칩을 생성한다. 보상은 "슬루"("slewing")에 의해 달성되는데, 상기 슬루는1.2288 MHz가 아닌 속도로 PN 생성기를 클록킹(clocking)하는 방법으로 한정된다. "순방향 슬루"는 1.2288 MHz보다 빠른 속도로 클록킹하는 것을 언급하는 반면, "역방향 슬루"는 1.2288 MHz보다 느린 속도로 클록킹하는 것을 언급한다. 위상 옵셋을 변화시키기 위해 필요한 클록 주기의 수는 단방향 슬루에 주어진 (1+64)개이다. 이러한 접근을 위한 소프트웨어의 복잡도는, 마스크를 로딩하는데 사고력이 필요하지 않기 때문에, 전혀 복잡하지 않다. 전체 ROM 용량은 15,360 비트이다.
표 1은 이러한 제 1 실시예의 마스킹 성능을 도시한다. 하드웨어 슬루 주기를 위한 열과 계산 반복은 분리되는데, 이들 알고리즘이 병렬로 처리되기 때문이다. 하드웨어 슬루 주기는, 더 빠른 클록이 다중화되면 하드웨어 클록 주기는 더 빠른 칩 속도로 이루어지기 때문에, 반드시 칩에 대응하는 것은 아니다.
ROM 비트 하드웨어 복잡도 하드웨어 슬루 주기 (최대) 계산 반복
I_PN 코드 7680 30* 64** 0
Q-PN 코드 7680 30* 64** 0
* : AND게이트와 XOR게이트의 조합에서 평가. 모든 마스킹 기술이 마스크 레지스터를 필요로 하기 때문에 복잡도는 미포함** : 주어진 단방향 슬루
표 1에 있어서, "하드웨어 복잡도"는 마스크 회로를 언급하고, 부가적인 논리는 기본 출력(PRIMARY OUTPUT) 및 이동된 출력(SHIFTED OUTPUT) 데이터 스트림에서의 별도의 0을 생성한다. 도 1의 실시예는 특정 PN 옵셋을 유지하고, 마스크는 상대적으로 이동된 시퀀스를 생성한다. 이러한 구조의 한 가지 장점은, 이동된 시퀀스와 이동되지 않은 시퀀스 사이의 신속한 스위칭을 허용한다는 점인데, 이러한 특성은 이동국으로 하여금 하드 핸드오프(hard handoff)로부터 신속하게 복귀하는 것을 허용하여 IS_95-B에서 중간주파수의 하드 핸드오프에 대한 응용을 갖는다.
레이크 핑거(Rake finger) 성능은 또한 위상 옵셋을 변화시키기 위해 필요한 클록 주기의 수에 의해 영향을 받는다. IS-95 시스템에서 레이크 핑거는 새로운 기지국으로 복조하는 것을 필요로 하고, 상기 레이크 핑거는 이를 실행하기 위하여 PN 위상 옵셋을 신속하게 변화시키는 것을 필요로 한다. 그러므로, 시스템 성능은 레이크 핑거 스위칭이 지연될 때 영향을 받고, 이러한 지연은 PN 위상 옵셋을 변화시키는 속도에 의존한다. 더욱이, 긴 지연은 새롭게 할당된 PN 옵셋 정보의 손실을 야기한다.
도 2a 및 도 2b는 PN 및 마스크 생성기의 두 실시예를 도시한다. 도 2a에 있어서, PN 생성기 A(201)는 갈로이 구성을 갖고, 대응 마스크 생성기 A(202)는 피보나치 구성을 갖는다. 마스크 생성기 A(202)의 초기 상태는 PN 생성기 A(201)의 출력 비트에 의해 결정된다. PN 생성기 A(201)의 출력 비트가 최하위 비트(LSB)일 때, 마스크 생성기 A(202)의 초기 상태는 0x0001이다. 0x0001 상태 벡터는 마스킹 회로(100)에서 0-시프트된 시퀀스를 생성한다.
PN 생성기 B를 위한 마스크를 생성하기 위하여 마스크 생성기 B가 사용될 수 있다. 0x4000의 초기 조건은 0-옵셋 시퀀스에 대응한다. 0x4000 마스크는 항상 0-옵셋 시퀀스를 초래하도록 PN 생성기 B의 상태와는 독립적으로 사용될 수 있다. 마스크 생성기 B의 한번의 반복은 단일 비트 옵셋 시퀀스를 초래한다. 마스크 B 생성기 상태 대 PN 시퀀스 시프트의 샘플 데이터는 표 2에 도시되었다. 유사한 표가 PN 생성기 A와 마스크 생성기 A를 위하여 구성될 수 있다.
마스크 생성기 B의 상태 PN 생성기 B 시퀀스에 대한 시프트
0x4000 0
0x2000 1
0x1000 2
0x0800 3
0x0400 4
0x0200 5
0x0100 6
0x0080 7
0x0040 8
0x0020 9
0x0010 10
0x0008 11
0x0004 12
0x0002 13
0x0001 14
0x51D0 15
0x28E8 16
0x1474 17
도 2b는 피보나치 구성을 갖는 PN 생성기 B(251)와, 갈로이 구성을 갖는 마스크 생성기 B(252)를 적절하게 도시한다. 도 2a 및 도 2b의 PN 생성기 및 마스크 생성기 모두 통상적으로 선형 피드백 시프트 레지스터 또는 선형 시퀀스 시프트 레지스터이다.
마스크 생성기와 이에 대응하는 PN 생성기의 사용은, 마스크를 계산하는 문제를 LFSR에서 계산 상태의 문제로 크게 감소시킨다. 정확한 칩의 마스크(chip accurate mask)는 LFSR의 상태로부터 계산된다. 새로운 마스크는 새로운 옵셋이 필요할 때만 계산되고, 계산된 마스크는 이후의 사용을 위하여 저장될 수 있다.
도 3은, 대부분의 일반적인 하드웨어 복잡도로 가능한 가장 짧은 시간 작업으로 마스크를 계산하기 위한 I PN 생성기의 제 2 실시예를 도시한다. 더 적은 ROM 저장용량이 필요할수록 더 큰 정확도의 마스크가 생성된다. 이러한 하드웨어는, ROM(301), 제어 블록(302), 마스크 레지스터(303), 15개의 마스크 회로(304a 내지 304o), PN 생성기 A(305) 및 PN 생성기 마스크 회로(306)로 이루어진 Q 시퀀스 PN 생성기 하드웨어(300)을 위해 2중으로 구성된다. 마스크 회로(304a 내지 304o) 각각은 도 1의 마스크 회로(100)와 등가이다. PN 생성기는 15비트의 카운터를 필요로 한다. ROM(301)은 225 워드를 저장할 필요가 있기 때문에 3375 비트를 갖는다. 새로운 마스크는 제어 블록(302)에 저장된 지령으로 ROM(301)의 255 워드를 판독함으로써 생성된다. 저장된 15개의 세트중 하나는 {214, 214+1, 214+2, 214+3, 214+4, 214+5, 214+6, 214+7, 214+8, 214+9, 214+10, 214+11, 214+12, 214+13, 214+14}의 시프트를 초래하는 마스크의 시퀀스이다. 저장된 이들 요소는 다음과 표시될 수 있다.
저장된 워드 및 최종 시프트의 수 =.
15개의 워드는 마스크 회로(304a 내지 304o)에 입력을 위해 각각의 반복시에 ROM(301)으로부터 판독된다. 각 마스크 회로(304a 내지 304o)로부터의 단일 비트 출력은 마스크 레지스터(303)에 다시 로드된다. 다음의 반복 도중에, 15개의 모든 마스크 회로(304a 내지 304o)는 이전 반복에 대한 시프트를 생성한다. 따라서, 정확한 칩의 마스크는 15회 반복 내에서 15개의 세트만을 필요로 한다. 제어 블록(302)은 소프트웨어 인터페이스를 단순화시키기 위하여 요구되는 옵셋의 2진 표시를 예상한다. 상태 기기는 매트릭스 곱셈의 15회 반복을 수행하고, 이후 PN 생성기 마스크 회로(306)에서의 사용을 위해 계산된 마스크의 출력을 인에이블시킨다. 이러한 실시예는 마스크 계산을 위해 선형 피드백 시프트 레지스터의 저장된 상태를 사용한다. 이러한 실시예의 마스킹 성능은 표 3에 도시되었다. 15개의 클록 주기만이 요구된다.
ROM 비트 하드웨어 복잡도 하드웨어 슬루 주기 (최대) 계산 반복
I_PN 코드 3375 451* 0 15
Q-PN 코드 3375 451* 0 15
* : AND게이트와 XOR게이트의 조합에서 평가. 모든 마스킹 기술이 마스크 레지스터를 필요로 하기 때문에 복잡도는 미포함
도 4는 마스크 계산을 위해 단순화된 하드웨어를 갖는 PN 생성기 A의 제 3의 실시예를 도시한다. 이러한 실시예는 감소된 하드웨어로 인해 속도를 희생시키고, 가장 느린 옵션을 구성하기 위해 255 클록 주기를 필요로 하지만, 15의 계수만큼 하드웨어를 감소시킨다. 하드웨어(400)는 ROM(401), 제어기 블록(402), 마스크 생성기 A(403), 마스크 회로(404), PN 생성기 A(405), 및 PN 생성기 마스크 회로(406)로 구성된다. 마스크 생성기 A(403)는 도 3의 마스크 레지스터(303)를 대신한다. 제어 블록(402) 내의 소프트웨어 지령은 도 3에서보다 본 실시예에서 더 복잡하다. ROM(401)은 15개의 워드만을 저장할 필요가 있기 때문에 255 비트를 갖는다. 마스크 생성기 A(403)는 시프트된 시퀀스를 생성하기 위하여 마스크 회로(404)로 마스크된다. 마스크 회로(404)의 출력은 15 주기 이후에 다른 마스크 상태가 되는데, 그 위에서 다른 워드가 ROM(401)으로부터 판독된다. 새로운 정확한 칩의 마스크는 255회 반복이후 계산되고, 215개 시퀀스의 전체 범위는, 각각 2의 멱수의 다른 옵셋을 갖는 15회 시프트로 수용된다. 저장된 요소는 다음과 같이 표시될 수 있다.
저장된 워드 및 최종 시프트의 수 =.
본 실시예의 마스킹 성능은 표 4에 도시되었다.
ROM 비트 하드웨어 복잡도 하드웨어 슬루 주기 (최대) 계산 반복
I_PN 코드 225 36* 0 225
Q-PN 코드 225 36* 0 225
* : AND게이트와 XOR게이트의 조합에서 평가. 모든 마스킹 기술이 마스크 레지스터를 필요로 하기 때문에 복잡도는 미포함
도 5는 마스크 계산 기능을 신호 처리기 내로 이동시킨, 본 발명의 제 4 실시예를 도시한다. 하드웨어(500)는 PN 생성기 B(501), 마스크 생성기 B로서의 디지털 신호 처리기(DSP)(502), PN 생성 마스크 회로(503) 및 선택적인 PN 생성 마스크 회로(504)를 포함한다. (DSP(502)는 LFSR에 대한 지령과 1의 계수 기능을 갖는 디지털 신호 처리기인 것이 바람직하다.) 이러한 실시예는 시간, 저장 용량, 및 소프트웨어의 파라메터 중에서 변화에 대한 가장 큰 융통성을 제공한다. 유리하게, 본 실시예는 슬루를 추가로 허용하고, 시스템 성능에 영향을 미치지 않고 슬루와 계산 반복 기능을 결합시킬 수 있다. 더욱이, 보다 더 효율적인 알고리즘이 하드웨어를 변경하지 않고 첨가될 수 있다.
정확한 칩의 마스크 계산은 마스크 생성기 B를 갖는 DSP(502)에서 수행될 수 있다. 마스크는 마스크 회로에서 사용하기 위해 레지스터에 로드된다. 마스크 회로의 출력은 PN 생성기 B에 대해 이동된 PN 시퀀스이다. 마스크 생성기의 15 비트 상태는 마스크 회로에 대한 마스크 입력을 결정한다. 원하는 옵셋의 2진 재구성을 사용함으로써, 임의의 마스크는 마스크 생성기로 계산될 수 있다. 즉, 길이 2N-1의 시퀀스에 대해, 15 비트 워드에서 N=15이다. 마스크 생성기가 LSFR이기 때문에, 역시 시프트될 수 있다. 15회의 시프트(즉, 214, 213,....21, 20)가 가능하다면, 2N개의 가능한 마스크 생성 상태중 임의의 상태는 15회 반복 회수 내에 도달될 수 있다. 그후 이러한 최종 마스크 생성 상태는 PN 시퀀스를 2N옵셋만큼 시프트시키기 위해 마스크 회로에 사용될 수 있다. 따라서, 15×15 비트 워드와 15회의 반복으로, 부정확한 것은 발생하지 않는다. 시프트된 출력 시퀀스 중 15 비트만이 마스크 생성기의 상태를 결정하는데 필요하여, 오직 15 워드 이하만이 ROM 내에 저장된다. 각 워드는 2의 멱수의 위상 시프트를 생성하는 마스크를 나타낸다. 시프트된 출력의 15비트는 단일 마스크로 저장되고, 하나의 마스크 생성기 상태는 이들 15 비트로부터 계산된다. 다른 워드는 이전에 결정된 상태에 대해 시프트된 출력을 생성하기 위하여 ROM으로부터 판독된다. 이러한 마스킹 기술은 마스크 생성기 B의 효율적인 상태를 계산하기 위한 큰 시프트에 적용할 수 있다. 적은 시프트를 계산하기 위하여 DSP(502)가 마스트 생성기 B를 구동시킨다면, 대응하는 마스크는 ROM에 저장될 필요가 없다. PN 생성기 B의 PN 시퀀스는 마스크의 부정확성 때문에 반드시 유효하고, 따라서 PN 생성기 B의 하드웨어를 슬루시키는 것은 필요하지 않다. 따라서, 본 실시예는 속도와 저장용량 크기 사이의 조정을 허용하는데, 이러한 몇 가지 예가 표 5에 도시되었다.
ROM 비트 하드웨어 복잡도 하드웨어 슬루 주기 (최대) 계산 반복
I_PN 코드 225 30* 0 240
Q-PN 코드 225 30* 0 240
I_PN 코드 150 30* 16 176
Q-PN 코드 150 30* 16 176
I_PN 코드 135 30* 32 176
Q-PN 코드 135 30* 32 176
* : AND게이트와 XOR게이트의 조합에서 평가. 모든 마스킹 기술이 마스크 레지스터를 필요로 하기 때문에 복잡도는 미포함
표 5의 첫 번째 두 행은, 모든 가능한 위상 시프트를 저장하고 적은 시프트에 대해 마스크 생성기 반복을 채용하지 않는 제한적인 경우를 나타낸다. 여기에서, 몇 개 칩의 시프트는 ROM에 저장된 그들 자신의 마스크를 필요로 한다. 마스킹 생성기 B로부터 15 비트 출력 스트림을 생성한 후, 마스크 생성기 B의 상태를 재구성하기 위하여 별도의 주기가 필요할 수 있다. 15개 마스크를 위한 계산 반복의 총 수는 (15+1)(15 마스크), 즉 240 회이다.
제 3 및 제 4 행은 저장용량의 크기와 마스크 생성기 반복 사이에서의 조정을 나타낸다. 여기에서, 최고 16개 칩의 최종적인 부정확성을 갖고, 10개의 마스크만이 ROM에 저장된다. 이러한 부정확성은 마스크 생성기 B를 16회까지 반복시킴으로써 보상된다. 그러므로 계산 반복의 총 수는 [(15+1 반복)(10 마스크) +16], 즉 176 회이다. 마스크 생성기 B의 상태는 이와 같이 정확한 칩의 마스크이다.
제 5 및 제 6행은 저장용량 크기와 소프트웨어 슬루 사이의 다른 조정을 도시한다. 여기에서, 최고 32개 칩의 최종적인 부정확성을 갖고, 9개의 마스크가 저장된다. 이들 부정확성은 마스크 생성기 B를 32회까지 반복시킴으로써 보상된다. 그러므로, 계산 반복의 총 수는 [(15+1 반복)(9 마스크) + 32 슬루], 즉 176 회이다. 또 다시, 이러한 것은 정확한 칩의 마스크를 초래한다.
도 6은, 마스크된 시퀀스 0 삽입을 처리하기 위한 내재-15 비트 카운터를 제거하기 위하여, PN 생성기에 대한 새로운 설계를 소개하는 본 발명의 제 5 실시예를 도시한다. 본 실시예는 목표 PN 생성기에 대한 상태를 계산하기 위하여 오직 하나의 마스크 회로만을 사용한다. 전체 PN 생성기는 PN 옵셋으로 설정되고, 마스크 회로는 제거된다. 하드웨어는 목표 PN 생성기에 0 삽입만을 수행하는데, 이는 마스크된 출력 시퀀스 내에서 0 삽입을 수행하기 위한 15 비트 카운터의 필요성을 제거한다.
도 6의 실시예는 디지털 신호 처리기(DSP)(601), PN 생성 마스크 회로(602), 기준 PN 생성기 B(603), 제어 블록(604), 목표 PN 생성기(605), 지수 카운터(606), 왈쉬 생성기(607), 시스템 타이머(608) 및 옵셋(609)을 포함한다. DSP(601)는 정확한 칩의 마스크를 계산하고, 오직 하나의 마스크 회로(602)와 하나의 PN 생성기(605)만이 존재한다. (DSP(601)는 디지털 신호 처리기인 것이 바람직하다.) 모든 마스크는 기준 PN 생성기(603)에 대한 시프트로서 계산되는데, 이는 반전된 링크로서 사용된다. 제어 블록(604)은 마스크 회로(602)의 출력을 목표 PN 생성기(605)로 시프트시킨다. 피드백은 시프트가 실행되는 동안 디스에이블된다. 일단 시프트가 수행되면 피드백이 연결되고, 목표 PN 생성기(605)의 LFSR이 동작한다.
지수 카운터(606)는 두 가지 기능 즉 (a) 마스크가 PN 상태를 과거의 0 삽입 점으로 시프트시키는 상황을 수용하는 기능과, (b) 왈쉬 시퀀스 생성을 위한 기능을 수행한다. 오버플로 신호는 제어 블록(604)에 0 삽입 점을 표시한다. 위상 옵셋의 대응하는 정수 값이 새로운 위상 옵셋의 로딩시에 시스템 타이머(608)의 값에 더해진다. 왈쉬 생성기(607)는 왈쉬 매트릭스에서 한 행의 표시를 로딩함으로써 왈쉬 시퀀스를 생성하기 위하여 마스크 지수 카운터(606)를 수행시킨다. 소프트웨어는 왈쉬 매트릭스에서 한 행의 2진 표시를 로드한다.
전체 마스크 계산은 마스크 생성기 B로서 작용하는 DSP(601) 상에서 다시 수행된다. 속도와 저장 공간 사이의 다양한 조정이 제 4 실시예와 같이 유용하다. 각 PN 생성기에서 15 비트 카운터의 제거는 속도의 저하를 초래한다. 정확한 칩의 마스크는 마스크 회로(602)에 로드된다. 사용가능한 상태가 마스크 회로(602)로부터 시프트되어 출력되기 전에, 15 주기의 하드웨어 주기가 지나야 한다. 시프트 주기의 수는 새로운 마스크를 계산하는 전체 속도를 얻기 위하여 계산 반복의 수에 더해진다. 하드웨어에서 수행되는 시프트 주기가 소모되고, PN 생성기의 모든 재로드는 15 주기의 상실 주기를 초래하는데, 왜냐하면 PN 생성기의 출력이 이들 주기 동안 유효하지 않기 때문이다.
속도와 저장 공간 사이의 조정의 수 가지 예를 포함한 마스킹 성능은 표 6에 도시되었다.
ROM 비트 하드웨어 복잡도 적은 시프트를 위한 마스크 생성기 B 계산 반복
I_PN 코드 165 30* 8 184
Q-PN 코드 165 30* 8 184
I_PN 코드 150 30* 16 176
Q-PN 코드 150 30* 16 176
I_PN 코드 120 30* 64 192
Q-PN 코드 120 30* 64 192
* : AND게이트와 XOR게이트의 조합에서 평가. 모든 마스킹 기술이 마스크 레지스터를 필요로 하기 때문에 복잡도는 미포함
제 1 및 제 2 행은 가능한 11개 위상 시프트를 저장하는 경우를 나타낸다. 14 시프트 중 11개를 저장하는 에러는 8개의 칩으로 발생된다. 계산 반복의 총 수는 [(15+1반복)(11 마스크)+8반복], 즉 184회의 반복이다. 새로운 상태를 로드시키기 위해 필요한 전체 시간은 [(15+1반복)(11마스크) + 8 반복 + 15 시프트], 즉 199 주기이다.
제 3 및 제 4 행은 ROM에 10개의 마스크를 저장하는 경우를 나타낸다. 14개 시프트 중 10개를 저장하는 에러는 16개 칩으로 발생된다. 전체 계산 반복 회수는 [(15+1 반복)(10 마스크) +16반복], 즉 176 회이다. 새로운 마스크를 계산하는 전체 시간은 [(15+1반복)(10마스크)+16반복+15시프트], 즉 191 주기이다.
제 5 및 제 6행은 ROM에 8개 마스크를 저장하는 경우를 도시한다. 14개 시프트중 8개만을 저장하는 에러는 64개 칩으로 발생된다. 전체 계산 반복 회수는 [(15+1 반복)(8 마스크) + 64반복], 즉 192 회이다. PN 생성기를 시프트시키는 전체 시간은 [(15+1반복)(8마스크)+64반복+15시프트], 즉 204 주기이다.
이러한 제 6의 실시예는 마스크 계산에서 보다 더 많은 지식을 허용한다. 마스크 계산의 보다 더 효율적인 방법, 예컨대 피드백 다항식을 재구성하는 보다 더 효율적인 방법이 일단 결정되면, 시스템은 DSP(601) 내의 프로그램 코드를 변경함으로써 강화될 수 있다.
이전의 설명에서 기술된 양호한 실시예는 당업자로 하여금 본 발명을 구성하고 사용할 수 있도록 하기 위하여 제공된 것이다. 이들 실시예에 다양한 변형이 쉽게 이루어질 수 있음은 당업자에게는 자명할 것이다. 그러므로, 본 발명은 여기에서 설명된 특정 실시예로서 제한되지 않아야 하고, 여기에서 개시된 원리와 새로운 특성과 일치된 가장 넓은 범주로 허용되어야 한다.

Claims (14)

  1. 코드 분할 다중 억세스 통신에서 마스크 다항식을 생성하기 위한 시스템에 있어서,
    한 통신 채널의 유사-랜덤 잡음 코드 시퀀스를 나타내는 제 1 다항식을 생성하기 위한 유사-랜덤 잡음 생성기와,
    제 2 다항식을 생성하기 위한 마스크 생성기로서, 상기 제 2 다항식은 상기 제 1 다항식으로부터 유도되고, 상기 제 2 다항식은 상기 시퀀스에서 임의의 원하는 위상 시프트 옵셋을 나타내는 마스크의 계산을 허용하는, 마스크 생성기를 포함하는, 마스크 다항식을 생성하기 위한 시스템.
  2. 제 1항에 있어서, 상기 마스크 생성기는 다수의 마스크 회로를 구비하는, 마스크 다항식을 생성하기 위한 시스템.
  3. 제 1항에 있어서, 왈쉬 생성기와 지수 카운터를 더 포함하는, 마스크 다항식을 생성하기 위한 시스템.
  4. 제 1항에 있어서, 상기 제 1 및 제 2 다항식은 상보형 갈로이(Galois) 및 피보나치(Fibonacci) 구성을 갖는, 마스크 다항식을 생성하기 위한 시스템.
  5. 제 1항에 있어서, 상기 유사-랜덤 코드 시퀀스가 존재하는 지를 결정하기 위하여 상기 시퀀스의 적어도 한 부분에 대해 적분하는 수단으로서, 상기 유사-랜덤 코드 시퀀스가 존재하지 않을 때 적분 결과는 0이고, 상기 유사-랜덤 코드 시퀀스가 존재할 때 적분 결과가 0이 아닌, 적분 수단을 더 포함하는, 마스크 다항식을 생성하기 위한 시스템.
  6. 제 1항에 있어서, 상기 유사-랜덤 잡음 생성기는 선형 피드백 시프트 레지스터 또는 선형 시퀀스 시프트 레지스터인, 마스크 다항식을 생성하기 위한 시스템.
  7. 제 1항에 있어서, 상기 유사-랜덤 잡음 생성기는 클록 속도를 변화시킴으로써 슬루되는(slewed), 마스크 다항식을 생성하기 위한 시스템.
  8. 제 1항에 있어서, 상기 시퀀스에서 상기 위상 옵셋의 상기 마스크를 생성하기 위한 워드를 저장하는 ROM으로서, 상기 위상 시프트 옵셋의 2N을 생성하기 위하여 N개의 워드를 저장하는 ROM을 포함하는, 마스크 다항식을 생성하기 위한 시스템.
  9. 마스크 다항식을 생성하는 방법에 있어서,
    유사-랜덤 잡음 생성기로 유사-랜덤 잡음 시퀀스를 생성하는 단계와,
    N개의 워드를 ROM에 저장하는 단계와,
    마스크 생성기를 통해 상기 N개 워드로부터 2N개의 마스크를 생성하는 단계와,
    상기 유사-랜덤 시퀀스의 위상 옵셋을 상기 2N개의 마스크로 시프트시키는 단계와,
    유사-랜덤 잡음 시퀀스 중 적어도 한 부분을 적분하는 단계를 포함하는, 마스크 다항식을 생성하는 방법.
  10. 제 9항에 있어서, N회의 반복 내에서 0으로부터 2N-1까지 상기 위상 옵셋을 계산하는 단계를 더 포함하는, 마스크 다항식을 생성하는 방법.
  11. 제 9항에 있어서, 클록 속도를 변화시킴으로써 상기 위상 옵셋을 슬루(slew)시키는 단계를 더 포함하는, 마스크 다항식을 생성하는 방법.
  12. 제 9항에 있어서, 상기 마스크 생성기의 반복에 의해 적은 시프트에 대한 마스크를 계산하는 단계를 더 포함하는, 마스크 다항식을 생성하는 방법.
  13. 코드 분할 다중 억세스 통신에서 마스크 다항식을 생성하는 장치에 있어서,
    유사-랜덤 잡음 코드 시퀀스를 나타내는 제 1 다항식을 생성하기 위한 유사-랜덤 잡음 생성기와,
    임의의 원하는 위상 시프트 옵셋을 나타내는 마스크의 계산을 허용하는 제 2 다항식을 생성하기 위한 마스크 생성기 수단을 포함하는, CDMA 통신에서 마스크 다항식을 생성하는 장치.
  14. 마스크 다항식을 생성하는 장치에 있어서,
    유사-랜덤 잡음 시퀀스를 생성하는 수단과,
    N개 워드를 저장하기 위한 수단과,
    상기 N개 워드로부터 2N개 마스크를 생성하는 수단과,
    상기 유사-랜덤 시퀀스의 위상 옵셋을 시프트시키기 위한 위상 옵셋 시프트 수단과,
    상기 유사-랜덤 시퀀스 중 적어도 한 부분을 적분하기 위한 적분 수단을 포함하는 마스크 다항식을 생성하는 장치.
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