KR20010042993A

KR20010042993A - 무선 통신 시스템에서 의사난수 시퀀스 생성 장치 및 방법

Info

Publication number: KR20010042993A
Application number: KR1020007011832A
Authority: KR
Inventors: 스타크웨인; 보톰리그레고리이.; 덴트폴더블유.
Original assignee: 도날드 디. 먼둘; 에릭슨 인크.
Priority date: 1998-04-24
Filing date: 1999-04-22
Publication date: 2001-05-25
Also published as: HK1039222A1; JP2002513237A; WO1999056403A1; CN1307757A; CN1211942C; AU3741599A; US6282181B1

Abstract

배터리 용량을 소비하지 않고 일시 정지 모드와 공동으로 시퀀스 상태를 적절히 확장하기 위한 방법이 기술된다. 리니어 피드백 시프트 레지스터(LFSR)는 일시 정지 모드 동안 클록되지 않는다. 일시 정지 모드로부터 시스템이 재개될 시에, 시스템은 1 개의 선행 단계에서 탈락된 모든 클록 펄스를 보상한다. LFSR의 현재 상태는 그 위에 겹쳐 쓰인다.

Description

무선 통신 시스템에서 의사난수 시퀀스 생성 장치 및 방법{PSEUDORANDOM NUMBER SEQUENCE GENERATION IN RADIOCOMMUNICATION SYSTEMS}

본 발명은 일반적으로 무선 통신 시스템에 관한 것으로, 특히 이러한 시스템에 이용되는 의사난수 시퀀스(pseudorandom sequence)를 생성하고 확장하기 위한 방법에 관한 것이다.

직접 순차 부호 분할 다원 접속(DS-CDMA)은 각 이용자가 주어진 주파수 대역에서 정보를 동시에 전송하는 통신 방법이다. 서로 다른 이용자는 특정 의사-임의 스프레딩 코드(pseudor-random spreading code)를 이용하여 각 데이터 비트를 변조한다. 수신기에서 서로 다른 이용자의 신호는 수신 신호를 적절한 이용자의 스프레딩 코드와 연관시킴으로서 분리된다. 통상적으로, 이러한 스프레딩 코드는 시프트 레지스터(shift register)를 이용하여 의사 임의 시퀀스로서 발생되며, 시프트 레지스터 시퀀스라 불린다.

최대 길이 시프트 레지스터 시퀀스는 소정의 피드백(feedback) 특성을 가진 시프트 레지스터에서 획득된 시퀀스이다. 시퀀스의 이러한 형(type)은 리니어 순환(linear recursion)으로 기술할 수 있다. 예를 들어, S_t가 시퀀스 값(S_t∈ {0, 1})이면 아래와 같고,

(1)

여기서 합은 모듈로-2 덧셈 및 계수 a_i∈ {0, 1} 를 이용하여 연산된다. 이러한 방법으로 생성된 시퀀스의 길이는 변한다. 소정의 시퀀스 길이는 2^m- 1 이 된다. s_t가 최대 길이 시프트 레지스터 시퀀스일 때, 그 시퀀스들은 스프레딩 코드로서 이용된다. 통상적으로, 이러한 시퀀스를 생성하기 위한 2가지 일반적인 방법이 있다. 단순 시프트 레지스터 생성기(SSRG)라 하는 첫 번째 방법은 도1에 도시된다.

도1의 예에서, 시퀀스는 다수의 지연 단계(10 내지 18)로 시프트된다. s_t및s_t+2항은 블록(20)에서 2진법으로 함께 더해져, s_t= s_t-3+ s_t-5를 뜻하는 s_t+5= s_t+ s_t+2가 된다. 시퀀스가 모두 0상태에서 시프트 단계로 시작된다면, 결과 시퀀스도 똑같이 0이다. 반면, 시퀀스가 00001상태에서 시작된다면, 시퀀스 상태는 아래와 같이 된다.

00001 01101 00111 01110

10000 00110 00011 10111

01000 10011 10001 01011

00100 11001 11000 10101

10010 11100 01100 01010

01001 11110 10110 00101

10100 11111 11011 00010

11010 01111 11101 00001

결과 최대 길이 시퀀스는 1000010010110011111000110111010이고, 길이는 31이다.

동일한 시퀀스를 생성하는데 이용되는 다른 통상적인 방법은 도2에 도시된다. 이러한 방법은 모듈러 시프트 레지스터 생성기(MSRG)라 불린다. 단순 시프트 레지스터 생성기처럼, 모듈러 시프트 레지스터 생성기도 다수의 시프트 또는 지연 단계(24 내지 32)를 갖는다. 그러나, 모듈로-2 가산기(22)는 제2단계(26)와 제3단계(28) 사이에 삽입된다는 것을 도2에서 볼 수 있다. 도1의 시프트 레지스터에 주어진 것과 동일한 초기 입력을 이용하면, 도2의 시프트 레지스터의 내용은 아래와 같다.

00001 01110 00110 01101

10100 00111 00011 10010

01010 10111 10101 01001

00101 11111 11110 10000

10110 11011 01111 01000

01011 11001 10011 00100

10001 11000 11101 00010

11100 01100 11010 00001

생성된 결과 31 비트 시퀀스는 1001011001111100011011101010000 이다. 이러한 시퀀스는 도1의 시프트 레지스터 생성기에 의해 생성된 시퀀스의 주기적으로 시프트 버전(version), 즉 동일 시퀀스이다.

때때로, 확장 또는 증보 시프트 레지스터 시퀀스를 이용하는 것이 편리하다. 예를 들어, IS-95 CDMA 기준에서, 길이 2¹⁵-1 시퀀스는 원 제로 칩(one zero chip) 값으로 확장되어 길이 2¹⁵시퀀스를 획득한다. 모듈러 시프트 레지스터 생성기와 관련된 확장된 시퀀스 생성의 예는 미합중국 특허 제 5,228,054호에 기술된다. 또한, PN 시퀀스의 조합(combination)은 골드(Gold) 시퀀스를 형성하는데 이용될 수 있다. 또한, 확장된 골드 시퀀스도 가능하다.

휴대용 무선통신 장치에서, 일반적으로 배터리 파워(power)를 일정하게 유지하는 것이 바람직하다. 따라서, 이동 전화기 같은 장치는 주기적으로 일시 정지 모드(sleep mode)가 될 수 있는데, 예를 들어 전화기를 켜놓은 상태(turn on)이지만 사용하지 않는("유휴(idle)") 상태로 놓을 수 있는데, 대부분의 전자 장치는 셧다운(shut down)이 된다. 전화기는 대략 몇 초 동안의 시간 간격동안 일시 정지 할 수 있어, 일시 정지 간격은 많은 칩 주기에 대응한다. 예를 들어, 일시 정지 모드는 유휴 전화기의 전력 소모를 줄이는데 이용될 수 있는데, 예를 들어, 할당 페이징 프레임(paging frame)동안 페이지를 수신할 수 있는 주기 동안에만 전화기가 "재개"된다. 페이지가 수신되지 않는다면, 전화기는 일시 정지 모드로 돌아가, 배터리 파워를 일정하게 유지할 수 있다.

예를 들어, 페이지를 들으려고 전화기가 재개될 시에, 메시지를 수신하는데 이용된 회로를 적절하게 리세트(reset)하는 것이 바람직하다. 이러한 리세트 프로세서는 수정 상태를 가진 시프트 레지스터 시퀀스를 생성시키는 것을 포함한다. 예를 들어, IS-95 시스템 상태는, 단 코드 시퀀스 및 장 코드 시퀀스라 불리는 2개의 시프트 레지스터 시퀀스로 부분적으로 결정된다. 이러한 시스템에서, 페이징 채널로 전송된 메시지를 적절히 디코드(decode)하기 위해, 전화기는 디스프레드(despreading) 및 디스크램블(descrambling)을 하기 위해 적합한 단 코드 시퀀스 및 장 코드 시퀀스를 가져야 한다.

따라서, 소정의 클록(clock) 사이클(cycle)로 시프트 레지스터 시퀀스를 효과적으로 확장하여, 예를 들어 일시 정지 모드동안 비활동화 회로를 수용할 필요가 있다. 시퀀스가 적절하게 확장되지 않는다면, 수신 신호는 적절히 디스프레드 되지 않아 파손 페이지 및 전력 소비 재동기화(resynchronization)를 유발 할 수 있다. 시퀀스가 적절하게 확장되었지만, 배터리 파워를 상당히 많이 소비한다면, 전화기의 대기 시간은 매우 줄어든다. 예를 들어, 시퀀스 생성기를 미정 상태로 확장하기 위한 가장 간단한 솔루션(solution)은 새로운 상태가 바람직한 상태에 도달할 때까지, 시퀀스 생성기를 클록하는 것이다. 시퀀스 생성기를 클록하는 것은 일시 정지 모드 동안 방치될 수 있어, 전화기가 개재될 시에 상기 생성기는 바람직한 상태로 확장된다. 그러나, 이러한 접근법은 배터리 소비를 많이 하기 때문에, 통상적으로 시퀀스 클록은 빠른 클록 속도로 작동하고, 전력 소모는 클록 속도가 증가함에 따라 증가한다. 그러므로, 효과적인 파워, 정확하게 일시 정지 모드 후 시프트 레지스터 시퀀스의 확장을 조정하기 위한 기술이 필요하다.

전술된 것 및 본 발명의 다른 특징, 목적 및 이점은 도면을 참조하여, 아래에 상세히 기술된 것으로부터 명확해진다.

도1은 단순 시프트 레지스터 생성기를 도시한 도면이며,

도2는 모듈러 시프트 레지스터 생성기를 도시한 도면이며,

도3a는 셀룰러 무선 통신 시스템의 개략도이며,

도3b는 CDMA 송/수신기의 일반 블록도이며,

도3c는 확장된 엘리먼트 값을 제공하는 조합 시프트 레지스터 내용을 도시한 도면이며,

도4는 시퀀스 생성기의 상태를 10단계로 확장시키기 위한 본 발명에 따른 회로도이며,

도5는 도4의 실시예의 일반화된 버전이며,

도6은 시프트 레지스터를 임의의 단계로 확장시키기 위한 회로의 블록도이며,

도7은 상태 확장이 직렬로 연산되는 본 발명의 다른 실시예이며,

도8은 도7의 예의 일반화된 다이아그램이며,

도9는 일시 정지 모드의 시프트 레지스터 상태 조절장치 및 시프트 시퀀스의 생성을 조정하는 본 발명의 다른 실시예를 도시한다.

본 발명에 따르면, 통상적인 의사난수 시퀀스 생성 방법의 여러 가지 단점, 한계 및 목적은 시프트 레지스터를 한 상태에서 또 다른 상태로 효과적으로 확장시킴으로서 극복되어, 예를 들어, 시프트 레지스터는 일시 정지 모드를 빠져나가는 바람직한 상태에 놓인다. 본 발명의 통상적인 실시예는 시프트 레지스터의 선택 가능한 엘리먼트(element) 리니어 조합을 제공하여 임의의 시프트를 근거로 새로운 상태를 계산하기 위해 현재 상태를 이용하는 것이다.

본 발명의 통상적인 실시예에 따른 수신기는 바람직한 임의의 시프트를 결정하고, 이런 정보를 시퀀스 확장 유니트에 제공하는 프로세서(processor)를 포함할 수 있다. 시퀀스 확장 유니트는 시퀀스 생성기의 현재 상태를 추출하고, 임의의 시프트 정보를 이용하여 새로운 상태에 도달하는 현재 상태값과 관련된 행렬을 선택적으로 조합시킨다. 그 후, 이러한 새로운 상태는 시프트 레지스터 내용을 겹쳐 쓰기(overwrite)하는데 이용될 수 있어, 예를 들어 수신기가 재개되어 페이징 채널에 전송된 메시지를 조사할 시에, 적당한 의사난수 시퀀스가 디스프레드 및 디스크램블하기 위하여 이용할 수 있다.

다음 설명에서, 제한하지 않고 설명하기 위한 목적으로, 본 발명의 완전한 이해를 제공하기 위하여, 주 회로, 회로 부품 및 기술 등과 같은 특정 세부 사항이 설명된다. 예를 들어, 다양한 세부 사항은 통상적인 변조 및 전송 기술과 관련하여 제공된다. 그러나, 본 기술 분야의 숙련자는 이러한 특정 세부 사항과 별도로 다른 실시예를 실행할 수 있다. 다른 예에서, 공지된 방법, 장치 및 회로(예를 들어, 송신 및 수신 필터링(filtering))의 상세한 설명은 불필요한 상세 사항으로 본 발명의 설명을 불명료하게 하지 않기 위하여 생략하였다.

통상적인 셀룰러 무선 통신 시스템(100)은 도3a에 도시된다. 도시된 것처럼, 시스템이 제공되는 지리학적 영역은 셀(110a 내지 110n)로 공지된 무선 커버리지(coverage)의 더 작은 영역, n개로 나뉘며, 각 셀은 자신과 관련된 무선 기지국(170a 내지 170n)을 가진다. 각 무선 기지국(170a 내지 170n)은 자신과 관련된 다수의 송/수신 무선 안테나(130a 내지 130n)를 가진다. 특정 기지국(170a 내지 170n)과 관련된 무선 커버리지의 영역을 지리적으로 도시하기에 편리한 방법으로 6각형 모양의 셀(110a 내지 110n)을 도용했다는 것을 주목하자. 실제로, 셀(110a 내지 110n)은 불규칙한 모양일 수 있고, 오버랩(overlap) 될 수 있으며, 반드시 연속이 될 필요는 없다. 각 셀(100a 내지 110n)은 공지된 방법에 따라 섹터(sector)로 더 나뉠 수 있다. m개의 다수의 기지국(120a 내지 120m)이 셀(110a 내지 110n)내에 분포된다. 실제 시스템에서, 이동국의 수 m은 셀의 수 n보다 훨씬 많다. 기지국(170a 내지 170n)은, 특히 각 호출 내에 위치한 이동국(120a 내지 120m)과 무선 통신하는 2가지 방법을 제공하는 다수의 기지국 송신기 및 수신기(미도시)를 포함한다. 도1에 도시된 것처럼, 기지국(170a 내지 170n)은 이동 전화 교환국(MSTO)과 조합되는데, 이동 전화 교환국(MSTO)은 특히 공중 전화 교환망(PSTN)과 향후 통신 장치(180a 내지 180c)와 접속을 제공한다. 셀룰러 개념은 본 기술 분야의 숙련자에게 공지되어 있으므로, 여기에 더 기술하지 않는다.

전술된 바와 같이, 기지국과 이동국간의 무선 통신은 직접 순차 부호 분할 다원 접속(DS-CDMA)을 이용하여 구현될 수 있다. 일반적으로 도3b는 이러한 개념을 도시한다. RF 통신 채널로 전송되는 디지털 정보(1)는 CDMA 인코더(encoder)(200)에 코드화된다. 코드화 신호는 혼합기(220)에 RF 반송파를 변조하는데 이용된다. 변조된 반송파는 전송 안테나(240)를 통해 에어 인터페이스(air interface)로 전송된다. 다른 송신기, 예를 들어 2....N 의 다른 디지털 정보도 유사한 방식으로 전송될 수 있다. 수신기(250)의 수신 안테나(260)는 합성 RF 신호를 수신하고, 다른 혼합기(280)를 이용하는 합성 신호를 복조한다. 바람직한 신호는, 블록(300)에서 이러한 특정 접속을 하기 위한 상기 수신기에 할당된 코드와 관련시킴으로서 복합 신호로부터 추출된다. 이러한 코드는 디코더(340)의 일부분인 의사난수(PN) 생성기(320)를 이용하여 생성된다.

의사난수 생성기(320)의 상태는 소정의 순환 중에, 예를 들어 일시 정지 모드 직전이나 바로 후에 확장될 필요가 있다. 상태 확장은 여러 단계로 작동될 수 있는데, 각 단계는 서로 다른 양의 확장을 공급할 수 있다. 각 단계는 시프트 레지스터를 단순히 클록하는 것 뿐 아니라 아래에 기술되는 본 발명에 따른 소정의 방법에 의해 수행될 수 있다.

전술된 것처럼, 일시 정지 모드를 빠져나가는 수정 시스템 상태를 제공하는 것에 관한 문제를 해결하는 하나의 솔루션은 시퀀스 생성기를 계속하여 클록하고, 전력 소모가 많다는 단점을 가진 회로의 나머지 부분을 일시 정지하는 것이다. 일시 정지 모드 주기 길이가 시프트 레지스터 시퀀스 주기를 하나 이상 포함할 시에, 일부 파워 저장이 가능하다. 그 후, 일시 정지 주기를 시퀀스 주기로 나누는 리마인더(reminder)에 의해 시퀀스를 확장하는 것만 필요하다. 나머지 시간동안, 시퀀스 클록은 꺼질 수 있다. 통상적으로, 일시 정지 모드 주기는 고정 값으로 놓여, 필요한 클록 양은 미리 계산하여 표에 저장할 수 있다.

이러한 접근법은 시퀀스 칩 속도보다 더 빠른 속도로 작동되는 시퀀스 클록을 이용함으로서 가속화 될 수 있다. 예를 들어, 칩 속도 8배의 속도를 가진 시퀀스 클록이 있다면, 시퀀스는 일반적으로 요구되는 시간의 1/8로 진행되어, 시퀀스 생성기는 나머지 7/8시간 동안 일시 정지 모드로 될 수 있다.

다른 통상적인 실시예는 특정 시프트 레지스터 시퀀스의 시프트를 결정하는 방법을 고려함으로서 이러한 문제는 해결된다. 도1에서 생성된 길이 31의 시프트 레지스터 시퀀스를 보자. 0이 아닌 서로 다른 31개의 상태에서 시작해서 획득된 서로 다른 31개의 시퀀스 그룹 및 모두 0인 시퀀스를 고려해보면, 결과는 32개의 코드워드(codewords)를 가진 리니어 코드이거나, 길이 31인 시퀀스이다. 리니어러티(linearity)는, 2개의 서로 다른 시퀀스를 가산하면 제3시퀀스가 생긴다는 사실에 따른다. 따라서, 32개의 시퀀스 집합은 많아야 5개의 선형의 독립 시퀀스(여기서 "기본 순차"라고도 칭해지는)를 가진다. 이러한 독립 시퀀스는 어떤 5개의 0이 아닌 시퀀스가 될 수 있다. 5개의 기본 순차로부터, 다른 32개의 시퀀스 중 어느 것도 리니어 조합으로 획득될 수 있다. 전술된 예에서, 아래에 나타난 5개의 시퀀스는 기본 순차로 선택될 수 있다.

g1=1000010010110011111000110111010

g2=0000100101100111110001101110101

g3=0001001011001111100011011101010

g4=0010010110011111000110111010100

g5=0100101100111110001101110101000

제1시퀀스는 시프트 레지스터의 마지막 단계의 출력이고, 제2시퀀스는 끝에서 두 번째 단계의 출력이다. 예를 들어, 시퀀스 1001011001111100011011101010000은 제1시퀀스 및 제3시퀀스를 2진법으로 가산함으로서 획득할 수 있다. 그러므로, 도1의 회로는 도3c에 도시된 추가 모듈로-2 가산기(34)를 제공함으로서 변형되어, 5개의 클록 사이클로 주기적으로 미리 시프트되는 최초(original) 시퀀스 버전을 획득할 수 있다. 따라서, 시퀀스의 어떠한 시프트 버전도 시프트 레지스터의 서로 다른 단계를 2진법으로 더함으로서 획득될 수 있다고 이해할 수 있다.

이러한 특성을 기초로한 시프트 시퀀스를 생성하기 위한 하나의 접근법은 미합중국 특허 제5,228,054호에 있다. 모듈러 시프트 레지스터 생성기는 1개의 칩으로 시퀀스를 확장하는 추가 회로로 이용된다. 시프트 시퀀스는 상태 값의 리니어 조합으로 획득된다. 획득된 특정 시프트는 조합된 상태값에 의해 결정되는데, 이는 마스크(mask)로 결정된다. 각 일시 정지 모드 후에 시퀀스 생성을 적절하게 확장하는 문제를 해결하는 것은 마스크의 끊임없는 재계산을 요구한다. 이러한 문제를 회피하는 하나의 방법은 생성기의 상태나 내용을 새로운 상태로 대체하도록 하는 것이다.

이제, 시프트 레지스터의 일정수의 클록 사이클의 내용을 차후 결정하는 문제를 생각해 보자. 예를 들어, 차후 10개의 클록 사이클 상태를 찾고 1개의 클록 사이클에서 새로운 내용으로 시프트 레지스터를 로드(load)하기 위하여, 아래의 접근법을 이용할 수 있다.

우선, 시간 t에서 시프트 레지스터의 내용을 벡터 x(t) = (x₁(t),x₂(t),...x_m(t))' 으로 나타내보자. 여기서, x₁(t)는 상기 레지스터의 좌측 내용을 나타내고, x_m(t)는 우측 내용을 나타낸다. 그 후, x(t)와 x^TM-1 간의 관계를 결정하는 리니어 전송이 있다.

x(t) = Mx(t-1)

그러므로,

x(t+1) = M'x(t)

이다.

따라서, 시간 t에서 t+1까지에서 상태 전송은 곱셈 행렬을 이용하여 얻어질 수 있다.

단순 시프트 레지스터 구현은 예를 들어, 행렬은 아래와 같다.

모듈러 구현에 대해, 행렬은 다음과 같다.

그러므로, 차후 상태 10 시간 유니트를 결정하기 위하여, 조합 논리로 미리 계산되어 저장되거나 이해될 수 있는 행렬의 10제곱을 이용해야 한다. 단순 시프트 레지스터 구현에 대해 아래와 같고,

그러므로,

이다.

시퀀스 주기가 31이므로, M³¹은 식별 행렬이다. 상기 리니어러티 인해, 출력 시퀀스의 동일한 비트에 대한 단순 시프트 레지스터와 모듈러 시프트 레지스터의 상태간에 맵핑(mapping)이 있다. y(t)를 시퀀스라 하자. 그러면, 시간 t 에서 단순 시프트 레지스터는 x_s(t)상태에 있으며, 모듈러 시프트 레지스터는 x_m(t)상태에 있다. 출력이 같고, 마지막 엘리먼트는 출력이므로 각 레지스터의 마지막 엘리먼트는 같아야 한다. 일반적으로 다음과 같고,

x_s(t) = G * x_m(t)

x_m(t) = H * x_s(t)

G와 H는 정수 행렬이고, G = H^-1이다. H는 다음과 같이 구할 수 있다. 우선, 모듈러 시프트 레지스터가 다음의 m개의 상태를 거듭한다고 하자.

1001

10000

1000

100

10

1

대응 출력은 100001이다. 단순 시프트 레지스터는 다음의 대응 상태를 가진다.

101

10000

1000

100

10010

1001

그러므로, 모듈러 시프트 레지스터가 단 하나의 1을 포함할 시에, 행렬 G의 열은 모듈러 시프트 레지스터의 상태에 대응하는 단순 시프트 레지스터의 상태이다. 이러한 예에서, 행렬 H는

이고,

이다.

상기 이론을 이용하여, 상태 전이도의 구현은 현재 상태를 가지고 행렬 M에서 결정된 리니어 조합을 적용함으로서 전개(develope)되어, 차후의 상태를 결정할 수 있다. 31-칩 시퀀스를 이용하여 차후 시퀀스 상태 10단계를 결정하는 본 발명의 통상적인 실시예는 도4에 있다. 여기에서, 5개의 시프트 단계는 참조 번호(10 내지 18)로 다시 표시되며, 모듈로-2 가산기(20)는 도1 및 도3c에 도시된 것처럼 제공된다. 그러나, 각 시프트 단계의 출력은 선택적으로 2진법으로 함께 가산되어, 10단계 앞의 시퀀스 상태에 도달하기 위해 필요한 리니어 조합을 제공한다. 예를 들어, 모듈로-2 가산기(40)는 시프트 단계(10, 12, 14 및 18)의 출력을 가산하여, 차후 10 단계 시프트 출력에 도달한다. 모듈로-2 가산기(42)는 시프트 단계(10, 12 및 14)의 출력을 가산하여, 10 단계 전으로 확장된 시프트 단계(12) 출력에 도달한다. 모듈로-2 가산기(44)는 시프트 단계(12, 14, 16)의 출력을 조합하여, 10단계 확장된 시프트 단계(14)의 출력을 생산한다. 마찬가지로, 모듈로-2 가산기(46)는 시프트 단계(14, 16 및 18)의 출력을 조합하여, 그것의 확장된 시프트 단계(16)의 출력을 생산한다. 마지막으로, 모듈로-2 가산기(48)는 시프트 단계(10 및 18)의 출력을 가산하여, 시프트 단계(18) 출력의 10단계 확장 버전을 생산한다.

확장 시퀀스를 제공하기 위한 일반 구조는 도5에 도시된다. 현재 상태는 단순 시프트 레지스터 생성기, 모듈러 시프트 생성기 또는 확장된 버전이 될 수 있는 시프트 레지스터 생성기(SRG)(50)에 남아있다. 현재 상태는 블록(52)에서 추출되어 이전 상태를 조합 논리(54), 예를 들어 도4의 모듈로-2 가산기(40 내지 48)에 출력한다. 조합 논리(54)는 입력 행렬을 근거로 이전 상태에서 새로운 상태를 결정하는데 이용된다. 그 후, 이러한 새로운 상태는 SRG(50)의 상태를 겹쳐 쓰는데 이용된다. 겹쳐 쓰기는 병렬 또는 직렬로 연산될 수 있다. 예를 들어, 시프트 레지스터 논리는 금지되어 새로운 상태는 SRG(50)의 메모리 엘리먼트 내로 시프트될 수 있다.

단지 하나의 시프트 또는 다수의 시프트가 필요하다면, 행렬은 고정되고, 도4에 도시된 것처럼 대응 조합 논리는 입력 행렬 없이 이용될 수 있다. 도4의 예는 10단계의 고정 시프트를 제공한다. 그러나, 임의의 단계를 가지는 시프트 회로는, 예를 들어 일시 정지 주기의 서로 다른 지속 기간 후에 재개하는 것을 보상한다는 이점도 있을 수 있다. 임의의 시프트를 계산하기 위하여, 임의의 파워 M은 계산되어야 한다. 시프트 레지스터 시퀀스의 길이가 N = 31이라면, M 부터 30까지 어떤 제곱수는 곱하여 다음과 같이 계산될 수 있다.

MM²M⁴M⁸M¹⁶

예를 들어, M⁸* M²를 계산하면, M¹⁰을 얻는다. 규격 시퀀스의 주 시프트는 현재 이용되며, 부가 시프트가 바람직하다면, 그 후, 현재 M과 M의 다른 제곱을 곱하여 새로운 시프트를 얻는다. 이러한 것은 2개의 시프트를 N-진법으로 연산하여 바람직한 시프트의 새로운 이진법 표시를 얻을 수 있다.

서로 다른 시프트를 획득하기 위해서는 조합 논리에 서로 다른 접속이 요구된다. 임의의 시프트는 도6에 도시된 것처럼 온(on)되거나 오프(off)되는 5개의 서로 다른 시프트 작동함으로서 획득된다. 따라서, 시프트 레지스터 생성기(60)는 현재 또는 "이전의" 시퀀스 상태를 확보한다. 제1회로(62)는 1개의 클록 사이클로 이러한 시퀀스의 시프트를 형성한다. 제2회로(64)는 회로(62)의 출력 값을 이용하여, 2개의 클록 사이클로 그것을 시프트한다. 제3회로(66)는 4개의 클록 사이클로 회로(64)의 출력을 시프트한다. 제4회로(68)는 8개의 클록 사이클로 회로(66)의 출력을 시프트하고, 마지막 단계(69)는 16개의 사이클로 회로(68)의 출력을 시프트한다. 이러한 회로의 각각을 선택적으로 게이트(gate)함으로서, 즉 회로를 관여(contribution)시키거나, 관여시키지 않음으로서, 임의의 시프트가 획득된다.

도6에서, b₁, b₂, ...b₁₆로 분류된 라인은 바람직한 시프트의 2진 표시 비트이다. 각 블록(62 내지 69)에서, 입력은 대응 게이트 비트 b가 1 또는 0이냐에 따라 M^j로 곱해지거나 또는 곱해지지 않는다. 예를 들어, 13단계 후로 SRG(60)에 포함된 현재 시퀀스를 시프트하기 위하여, 비트(b₁내지 b₁₆)는 다음과 같이 놓을 수 있다.

b₁= 1, b₂= 0, b₄= 1, b₈= 1, b₁₆= 0

본 발명의 단순 시프트 레지스터의 구현을 위하여, 시프트는 다음과 같이 직렬로 연산될 수 있다. 단순 시프트 레지스터 생성기(SSRG)의 구현을 위하여 상기 상태는 시퀀스로부터 용이하게 결정될 수 있다. 마지막 m 시퀀스 출력은 이전의 상태 m 타임 유니트를 포함한다. 시퀀스 출력이 시간 t, t+1,..., t+m-1 에서 결정된다면, 시간 t에서의 상태는 단지 이런 것들의 출력이다. 그러므로, 차후 상태 1 시간 유니트는 시간 t에서 t+m-1까지 시퀀스를 계산함으로서 순차적으로 결정될 수 있다. 부가 기억 장치 레지스터는 이러한 구현을 하는데 필요하여, 시간 t 에서 t+m-1까지 시퀀스는 SRG 내용이 겹쳐 쓰여지기 전에 완전히 결정될 수 있다.

미정 시간 t+a에서 시퀀스를 직렬로 결정하는데 이용되는 회로는 시간 t+a에서 상태를 결정하는데 필요한 회로의 부집합이다. 예를 들어, m₁ ^(a)를 행렬 M^a의 제1열에 놓자.

그러면 시간 t+a 에서 시퀀스는 다음과 같다.

x_m(t + a) = m₁ ^(a)x(t)

예를 들어,

m₁ ⁽¹⁾= [00010]

이므로, 차후 시퀀스 1 시간 유니트를 획득하기 위하여, 시프트 레지스터의 끝에서 두 번째 엘리먼트는 탭(tap)된다. 그러므로,

m₁ ⁽²⁾= [00100]

m₁ ⁽³⁾= [01000]

m₁ ⁽⁴⁾= [10000]

m₁ ⁽⁵⁾= [00101]

m₁ ⁽⁶⁾= [01010]

m₁ ⁽⁷⁾= [10100]

m₁ ⁽⁸⁾= [01101]

m₁ ⁽⁹⁾= [11010]

m₁ ⁽¹⁰⁾= [10001]

전술된 연속 접근법을 이용하는 차후 5단계의 시퀀스 상태를 결정하는 예는 도7에 도시된다. 따라서, 시프트 단계(10 내지 18)와 모듈로-2 가산기(20)는 도1 및 도3c와 관련하여 전술된 것처럼 연산된다. 시프트 단계(10 및 18)의 출력을 가산하는 모듈로-2 가산기(70)가 제공되어, 차후에 10단계로 확장되는 시프트 단계(18)의 출력을 제공한다. 그 후, 시프트 레지스터는 5배 클록되어, 시간 t + 5에서 다른 단계의 버전을 나타내는데 이용될 수 있는 각 단계(18)의 출력 버전을 제공한다.

이러한 연속 접근법의 일반화된 구조는 도8에 있다. 확장된 시퀀스를 생성하기 위한 회로를 포함할 수 있는 SSRG(80)는 시퀀스 생성하기 위해 이용된다. 시퀀스 생성기(80)의 상태는 상태 추출 유니트(82)에 의해 추출된다. 그 후, 상태 값은 조합기(84)의 마스크에 따라 조합된다. 예를 들어, 도7의 예의 마스크는 10001이고, x₁(t) 와 x₂(t)가 2-진법으로 가산된다는 것을 나타낸다. 많은 반복으로 조합기 출력은 버퍼(buffer)(86)에 저장된다. 버퍼(86)가 가득 찰 시에, 버퍼 결과는 SSRG(80)의 내용을 겹쳐 쓰는데 이용된다.

이러한 접근법은 시퀀스 확장이 일시 정지 모드 보다 바람직할 시에 이용된다. 예를 들어, IS-95 채널은 길이 2⁴²-1의 시프트 레지스터 시퀀스의 서로 다른 시프트에 할당된다. 통상적으로, 이러한 시프트는 MSRG의 상태에 적용된 마스크에 의해서 특정지어 진다. 도8의 회로는 계속하여 마스크하기 위하여, SSRG 상태에서 MSRG 상태로 연속적으로 변화시키는데 이용될 수 있다. 도8의 회로는 변조되어 도 9에 도시된 것처럼 일시 정지 모드 작동을 조정하고 시퀀스를 시프트하는 것 둘 모두를 포함할 수 있다. 그러므로, 엘리먼트(80 내지 86)는 도8과 관련하여 전술된 것처럼 작동한다. 고정 조합 논리(90)는 SSRG 상태를 전술된 관계를 이용하는 등가 MSRG 상태로 변형한다. 그 후, 시프트 시퀀스는 시프트 마스크를 이용하는 MSRG 상태를 조합함으로서 결정된다.

이러한 것의 다른 대안법도 가능하다. 하나의 접근법은 MSRG를 이용하여 차후의 {0, 1}이상의 복잡한 행렬을 이용하는 상태를 결정하는 것인데, 행렬은 바람직한 차후의 시간의 양에 따라 달라진다. 다른 접근법은 SSRG를 이용하지만, 행렬 연산을 마스크에 적용한다. 이러한 것은 마스크 생성을 복잡하게 하지만, 고정 조합 논리를 제거함으로서 도9의 회로를 단순화한다.

실제로, 이러한 방법은 다양한 조합에 이용될 수 있다. 예를 들어, 하나는 기준 점프 j의 집합에 대한 M^j를 미리 계산할 수 있다. 다양한 기준 행렬에 의한 곱셈 급수 연산은 상기 상태를 바람직한 점프 부근으로 확장한다. 나머지 확장은 시퀀스 생성기를 단순히 클록하는 것과 같은 다른 수단으로 이루어 질 수 있다.

골드 시퀀스 같은 2개 이상의 시프트 레지스터 시퀀스의 조합인 다른 시퀀스도 있다. 본 발명은 개별적으로 각 시프트 레지스터의 상태를 결정함으로서 차후의 상태를 결정하는데 이용될 수 있다.

바람직한 실시예의 전술된 설명은, 본 기술 분야의 어떤 숙련자도 본 발명을 만들고 이해하는 것이 가능하도록 한다. 이러한 실시예의 다양한 개조형은 본 발명의 숙련자가 쉽게 알 수 있고, 여기에 기술된 원리는 본 발명의 범위 및 정신에서 벗어나지 않도록 적용할 수 있다. 그러므로, 본 발명은 개시된 실시예에 제한되는 것이 아니라, 다음의 청구항과 일치하게 최대 범위를 갖는다.

Claims

수신기로서,

연산 상태를 근거로, 수신 신호를 처리하는데 이용되는 의사난수 시퀀스를 생성하기 위한 시퀀스 생성기;

상기 수신기의 일시 정지 간격을 표시하는 제어 정보를 생성하기 위한 프로세서;

상기 제어 정보를 근거로 시퀀스 생성기의 새로운 연산 상태를 결정하기 위한 수단 및

상기 시퀀스 생성기의 현재 연산 상태를 상기 새로운 상태로 교체하기 위한 수단을 포함하는 수신기.
제1항에 있어서, 상기 시퀀스 생성기는 최대 길이 시프트 레지스터 시퀀스를 생성하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 시퀀스 생성기는 확장된 최대 길이 시프트 레지스터 시퀀스를 생성하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 시퀀스 생성기는 확장된 골드 시퀀스를 생성하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 새로운 연산 상태를 결정하기 위한 상기 수단은

시퀀스 생성기의 현재 연산 상태를 추출하기 위한 수단 및

새로운 연산 상태를 형성하기 위해 상기 확장 상태의 엘리먼트를 조합하기 위한 조합 논리 수단을 포함하는 것을 특징으로 하는 수신기.
제5항에 있어서, 상기 조합 논리 수단은

미리-결정된 일시 정지 간격에 대응하는 조합 정보를 저장하기 위한 메모리 수단;

상기 제어 정보에 응답하여 상기 메모리 수단으로부터 특정 조합 정보를 추출하기 위한 수단 및

상기 새로운 연산 상태를 결정하기 위해 조합 논리를 이용하여 상기 추출된 현재 연산 상태의 엘리먼트를 선택적으로 조합하기 위한 상기 조합 정보를 적용하기 위한 수단을 더 포함하는 것을 특징으로 하는 수신기.
제5항에 있어서, 현재 연산 상태를 추출하기 위한 상기 수단은,

상기 시퀀스 생성기의 메모리 엘리먼트를 병렬로 읽기 위한 수단을 더 포함하는 것을 특징으로 하는 수신기.
제5항에 있어서, 현재 연산 상태를 추출하기 위한 상기 수단은,

상기 시퀀스 생성기의 메모리 엘리먼트를 직렬로 읽기 위한 수단을 더 포함하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 상태를 결정하기 위한 상기 수단은,

하나의 시프트 시퀀스 생성기에 대응하는 상태를 또 다른 시프트 시퀀스 생성기의 등가 상태에 맵하는 논리를 더 포함하는 것을 특징으로 하는 수신기.
수신기에서,

단순 시프트 레지스터 생성기(SSRG),

상기 SSRG의 상태 값을 추출하기 위한 수단;

모듈러 시프트 레지스터 생성기(MSRG)에 대응하는 상태를 형성하기 위해 상기 상태값을 조합하기 위한 수단 및;

시퀀스를 형성하기 위해 상기 MSRG 상태의 상태 값을 조합하기 위한 수단을 포함하는 수신기.
제10항에 있어서,

시프트 시퀀스를 형성하기 위해 상기 SSRG 상태의 상기 상태 값을 조합하기 위한 수단;

상기 시프트 시퀀스의 엘리먼트를 저장하기 위한 메모리 수단 및;

상기 SSRG의 상태에 상기 메모리 수단의 내용을 겹쳐 쓰기 위한 수단을 더 포함하는 것을 특징으로 하는 수신기.
시퀀스 생성기의 현재 상태를 확장하기 위한 방법으로서,

바람직한 확장 양을 제공하는 단계;

상기 시퀀스 생성기의 현재 상태를 추출하는 단계;

새로운 상태를 생성하기 위해 상기 바람직한 확장 양을 근거로 상기 현재 상태로 부터 값을 조합하는 단계 및;

상기 현재 상태에 상기 새로운 상태를 겹쳐 쓰는 단계를 포함하는 시퀀스 생성기의 현재 상태를 확장하기 위한 방법.
제1항에 있어서, 상기 새로운 연산 상태를 결정하기 위한 상기 수단은 칩 속도 보다 빠른 속도로 시퀀스 생성기를 클록하는 것을 포함하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 프로세서는 일시 정지 간격을 시퀀스 주기로 나누는 리마인더를 판단함으로서 제어 정보를 생성하는 것을 특징으로 하는 수신기.