JP4777971B2 - インタリーバメモリ及びデインタリーバメモリのためのアドレス生成装置 - Google Patents

Description

本発明は、メモリのアドレス指定を行うためのアドレス値生成方法に係り、より詳細には、メモリのアドレス指定を行うために必要なアドレス値を生成する方法に関する。また、本発明は、メモリのアドレス指定を行うためにアドレス値を生成するための装置に関する。

インタリービング／デインタリービングは、一見独立して見える誤りを有する通信チャネルに、集中的な通信チャネルを提供するのに用いられる。伝送されるデータをインタリーブすることによって、集中的なチャネルによる誤りバーストは、デインタリーブした後に分割され、従って、受信されたシンボルのより広い範囲にわたって分配される。伝送されたデータが受信され、デインタリーブされるとき、データを回復するために、独立誤りを訂正するのに適したコードを使用することができる。

インタリーバ／デインタリーバでは、メモリは、インタリーブされるか、またはデインタリーブされるブロックのデータを格納するのに用いられる。メモリは大きくてもよく、それにより、オンザフライで、即ち、アドレスが必要であるように、メモリのアドレス指定を行うために、アドレスパターンを計算するのに好適である。あるいはまた、テーブルにアドレスを保管するようにしてもよく、その場合、追加記憶容量が必要となる。

アドレスパターンは、ＬＦＳＲ（Linear Feedback Shift Register；線形フィードバックシフトレジスタ）技術を用いて計算されてもよい。通常、ＬＦＳＲは、最大長またはＰＮ（Pseudo Noise；疑似雑音）系列を生成するように構成される。

アドレスフラグメントを生成することによって、アドレス値を提供することができ、１または複数の最上位ビット（ＭＳＢ：Most Significant bits）がアドレスフラグメントに追加される。しかしながら、ＭＳＢが追加されるときに、生成されたアドレスが、アドレスの許容範囲外になる可能性があることが、このようなアドレス生成技術に関する問題である。生成されたアドレス値が、範囲外であれば、そのアドレス値は破棄され、代わりに新しいアドレス値を生成しなければならない。生成されたアドレスが全て範囲内にあることを確認するためには、生成された全てのアドレス値を最大許容値と比較しなければならない。したがって、多くの不要な比較が行われ、それによって、不要な時間と処理容量が必要となる。

ＤＶＢ（Digital Video Broadcasting）の標準規格のETSI EN300744、v1.4.1、ETSIでは、２００１年１月に、インデックスｑからインデックスＨ（ｑ）へのシンボルインタリービングが定義されている。ｑ及びＨ（ｑ）の両方がＮ_ｒビットで構成される。Ｈ（ｑ）の計算は、Ｎ_ｒ−１ビットのワードＲ_ｉを生成することを含む。Ｒ_ｉは、Ｒ’_ｉ（ＬＦＳＲの状態）の並べ替えバージョンである。

ｉ＝０、１、…Ｍ_max−１（Ｍ_max−１は、ＬＦＳＴによる最大長系列出力の長さ）のシンボルインターリービングのアルゴリズムを実行すると、全て有効なＨ（ｑ）の値が生成される。ここで、ｑ＝０、１、…Ｎ_max−１であり、Ｎ_maxは、求めるインターリービング系列のアドレスの数である。Ｍ_max＞Ｎ_maxであるから、各生成されたＨ（ｑ）毎に、Ｈ（ｑ）が有効であるか、即ち、Ｈ（ｑ）がＮ_maxより小さいかどうかがチェックされる。

Ｈ（ｑ）の最上位ビットは、Ｒ_ｉに依存しないが、全てのｉについて切り換えられる。
最大長系列はＬＦＳＲ（２^Ｎｒ−１−１）の状態の奇数を含むため、インタリーバパターンが繰り返される前に、ＰＮ系列は２度実行される。

ＤＶＢ規格の上記のバージョンでは、２つの主要なモード、８ｋモード（Ｎ_ｒ＝１３）と２ｋモード（Ｎ_ｒ＝１１）とが定義される。また、４ｋモード（Ｎｒ＝１２）も想定されている。異なるモードを以下のようにまとめることができる。

ループの繰り返しのおよそ３５％（Ｍ_ｍａｘ−Ｎ_ｍａｘ）／Ｎ_ｍａｘ）では、計算された値が範囲外（Ｈ（ｑ）≧Ｎ_ｍａｘ）であるため、Ｈ（ｑ）は、再計算されなければならない。これは、実行時間が対応して増加する原因となる。しかしながら、先行技術において発生している全てのループ繰り返しの中でＨ（ｑ）を比較するとき、非最適な実行時間とエネルギー消費をもたらす多くの不要な比較を行っている。

また、同じ問題がデインタリーブする過程でも起こる。ここでは、メモリのマッピングがＨ（ｑ）の逆関数である。

また、ＤＶＢ規格と関連して上述したことは、１または複数のＭＳＢを生成されたアドレスフラグメントに付加すると範囲内にない可能性のあるアドレス値が生成され、生成されたアドレス値が、最大の許容量を超えないようにチェックされる必要がある、他のインターリービング方法に当てはまる。

ＵＳ−Ｂ１−６ ３１４ ５３４は、インタリーバにおけるアドレス生成のための方法と装置を開示する。アドレスは、ランダムなアドレスフラグメントを使用することで生成される、アドレスフラグメントを反転させたビットである。このアドレスジェネレータにかかる問題は、アドレスが範囲内にあることを確認するための比較が、クロック周期毎に行われることである。したがって、範囲内にあるアドレスが比較されるとき、実行時間は不必要に長くなる。

ＵＳ−Ｂ１−６ ５４９ ９９８は、各繰り返し毎に、有効なインタリーブされたアドレスを生成するインタリーバを開示する。アドレスジェネレータは、平行なルックアップテーブルをアドレス指定するための２つのカウンタを備える。適切な出力を選択するために振幅比較が行われる。このアドレスジェネレータにかかる問題は、２つのカウンタを備え、それにより複雑になることである。さらに、生成されたアドレスが範囲内にあることを確認するための比較が各クロック周期で行われる。また、アドレスジェネレータが一時的なアドレス値を格納するための２つのレジスタを備えるとき、不必要な量の記憶容量が必要となる。

ループの繰り返しのおよそ３５％（Ｍ_ｍａｘ−Ｎ_ｍａｘ）／Ｎ_ｍａｘ）では、計算された値が範囲外（Ｈ（ｑ）≧Ｎ_ｍａｘ）であるため、Ｈ（ｑ）は、再計算されなければならない。これは、実行時間が対応して増加する原因となる。しかしながら、先行技術において発生している全てのループ繰り返しの中でＨ（ｑ）を比較するとき、非最適な実行時間とエネルギー消費をもたらす多くの不要な比較を行っている。また、同じ問題がデインタリーブする過程でも起こる。

本発明の目的は、少なくとも１つの最上位ビット（ＭＳＢ）が追加されるアドレスフラグメントに基づいてアドレス値を生成するのに必要となる処理容量を減少させるための方法及び装置を提供することである。

発明の目的は、メモリのアドレス指定を行うためにアドレス値を生成するための方法により達成される。その方法によると、少なくとも１つの最上位ビットが追加される、連続したアドレスフラグメントが生成される。範囲外のアドレス値を発生させる可能性のあるアドレスフラグメントの一部だけが、最大許容値と比較される。比較されたアドレスフラグメントが、最大許容値を超えている場合は、比較されたアドレスフラグメントは、破棄される。しかし、比較されたアドレスフラグメントが、最大許容値を超えていない場合は、比較されたアドレスフラグメントを受け入れる。

所定数のインターリービング系列のアドレス値が与えられる、比較されたアドレス値の割合は、ＭＳＢの数に依存している。１つのＭＳＢだけが追加される場合、その割合は、例えば、１／２であってもよい。

必要であれば、アドレスフラグメントは、比較される前または後に並べ替えられる。

比較されたアドレスフラグメントに続くアドレスフラグメントは、比較されたアドレスフラグメントと同じクロック周期で生成されるか、あるいは、比較されたアドレスフラグメントの破棄、または受け入れに応じて生成させるかのいずれかである。

比較されたアドレスフラグメントに続く、次のアドレスフラグメントと次の２番目のアドレスフラグメントとは、フィードバック機能によって生成されてもよい。

また、発明の目的は、メモリのアドレス指定を行うためのアドレス値を生成する装置によって達成される。その装置は、最大長の疑似雑音（ＰＮ）系列、即ち、連続したアドレスフラグメントを生成するための所定数のレジスタを有するシフトレジスタを備える。比較器手段は、生成されるアドレスフラグメントの一部を最大許容値と比較するように構成される。比較されたアドレスフラグメントは、範囲外のアドレス値を発生させる可能性がある。選択手段は、比較されたアドレスフラグメントが最大許容量を超えているなら破棄し、そうでなければ比較されたアドレスフラグメントを受け入れるように構成される。

切り替え手段は、最上位ビットである少なくとも１つのビットを、アドレスフラグメントのいずれか、または並べ替えられたアドレスフラグメントに追加してアドレス値を生成するために提供されてもよい。

装置は、プロセッサによって実行される読み込み可能なプログラム手段を備えるソフトウェアにより実施されてもよい。あるいはまた、装置は、特定用途向ＩＣ（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実施されてもよい。

メモリのアドレス指定を行うために本発明にかかるアドレス値を生成するインタリーバメモリと装置とを備える、１ブロックのデータをインタリーブするためのインタリーバもまた、発明の目的を達成する。

メモリのアドレス指定を行うために本発明にかかるアドレス値を生成するデインタリーバメモリと装置とを備える、１ブロックのデータをインタリーブするためのデインタリーバもまた、発明の目的を達成する。

メモリのアドレス指定を行うために本発明にかかるアドレス値を生成するためのメモリと装置とを備えるデータ通信のための通信装置もまた、本発明の目的を達成する。

また、本発明にかかる方法を実行するための命令を備え、コンピュータが読み込み可能な媒体上で実施されたソフトウェアプログラム製品は、当該製品がプロセッサにより実行されるとき、本発明の目的を達成する。

本発明のさらなる実施例は、従属項により定義される。

本発明の利点は、当技術分野で知られているアドレス生成方法と比較して、必要とする処理容量が減少するということである。より詳細には、上述のＥＴＳＩ規格で提示されたアドレス値の生成アルゴリズムは、本発明にかかるものより実質的に多くの比較を実行し、非最適な処理時間とエネルギー消費とをもたらす。従って、本発明は、実行時間がより速くなり、また、不必要な操作が取り除かれるため、エネルギー消費を減少させる。

本明細書中で、「備える」という用語が用いられるとき、述べられた特徴、整数、ステップまたはコンポーネントが存在することを明確にするために用いられるが、１またはそれ以上の他の特徴、整数、ステップ、コンポーネントまたはグループの存在または追加を排除するものではないことは、当然のことながら強調される。

本発明の利点は、当技術分野で知られているアドレス生成方法と比較して、必要とする処理容量が減少するということである。より詳細には、上述のＥＴＳＩ規格で提示されたアドレス値の生成アルゴリズムは、本発明にかかるものより実質的に多くの比較を実行し、非最適な処理時間とエネルギー消費とをもたらす。従って、本発明は、実行時間がより速くなり、また、不必要な操作が取り除かれるため、エネルギー消費を減少させる。

図１は、本発明にかかるインタリーバを備える通信装置の１つの実施例として、携帯電話として実施された携帯端末１を示す。本発明は、携帯端末に適用できるだけでなく、インタリーブされたデータを送信及び／または受信する必要のあるいかなる電子通信装置、例えば、携帯通信装置、携帯ラジオ端末、ページャ、発信機、電子手帳、スマートフォン、セットトップボックス、テレビ、または携帯テレビ受像機などにも組み入れることができる。また、本発明は、ケーブルまたはファイバー接続を介して通信する電子装置において実施されてもよい。かかる通信は、無線通信に限られない。

携帯端末１は、ユーザ対話のためのユーザーインタフェースを備える。例えば、マイクロホン２、スピーカ３、キーパッド４、およびディスプレイ５等を備えてもよい。また、携帯端末１は、無線通信リンク１１を介して移動通信網１０または他の電子機器と通信するためのアンテナ６を含む通信インターフェースを備える。また、通信インターフェースは、をデジタルビデオ放送（ＤＶＢ）のためのネットワークのような、他のネットワークと通信するように構成されてもよく、ここで、携帯端末１は、ＤＶＢ網と直接通信するように構成される。また、移動通信網またはＤＶＢ網と通信するための通信インターフェースは、ＤＶＢトランスミッションを受信するだけのために採用されることができる。
即ち、ＤＶＢトランスミッションは放送され、したがって、通信は片方向であるため、携帯端末１は、携帯端末の存在を認識するようなネットワークに必ずしも接続されるわけではない。

図２は、端末１の通信インターフェースをさらに詳細に示す。通信インターフェースは、例えば、受信／送信（Ｔｘ／Ｒｘ）ユニット２１、変調器／復調器ユニット２２、及び携帯端末１の他のユニットに接続されるエンコーダ／デコーダユニット２３を含む通信ユニットを備える。エンコーダ／デコーダユニット２３は、本発明にかかるインタリーバ／デインタリーバ３０を備える。インタリーバ／デインタリーバ３０は、あるいは、独立したユニットとして提供されてもよい。さらに、通信インターフェースは、ケーブルまたはファイバー接続を介して通信するように構成されてもよい。

図３は、インタリーバ／デインタリーバ３０をさらに詳細に示す。インタリーバ／デインタリーバ３０は、それぞれ一定数のビットを有する所定数のデータブロックを格納するように構成されたインタリーバ／デインタリーバメモリ３１を備える。メモリ３１は、所定数の列と行を有する配列を形成する。ブロックのデータは、最初の順にインタリーバ／デインタリーバメモリ３１に読み込まれ、最初の順とは異なる２番目の順にメモリから読み出される。アドレス値は、配列のそれぞれのメモリ位置を指定するために生成される。送信されるブロックのデータを形成するために、メモリ位置は、ランダムのような特性を有するように構成されることが多いインタリービングパターンに従って指定される。したがって、形成されたブロックは、外観上独立しているインタリーブされたビットを備える。
送信後、送信されたブロックは、デインタリーブされる、即ち、元のブロックのデータが復元されるデインタリービングメモリに読み込まれる。したがって、送信中の集中的なチャンネルによるビットの誤りは拡大する。誤りは、誤り修正方法を利用することによって、復元されることができる。以下では、私たちは、記述を単純にするために、インタリーバ及びインタリーバメモリまたは単にメモリとその機能性とについて言及する。しかしながら、本発明は、デインタリーバにも等しく当てはまる。

インタリーバアドレスジェネレータ４０は、メモリ３１に接続されて、適切なアドレス値が生成されることを保証する。生成されたアドレス値は、メモリのアドレス指定を行い、中央演算処理装置等のような、コントローラ３２に提供されてもよい。ここで、コントローラ３２は、端末１の他のユニットによる伝送または使用のために転送されるビットを検索する。あるいはまた、アドレスジェネレータ４０の出力は、直接メモリ３１に転送される。ここで、メモリ３１は、特定のアドレス値に対応するメモリの位置に格納されたデータを出力する。

図４は、本発明にかかるアドレス値を生成するための装置の実施例、即ちアドレスジェネレータ１００についてさらに詳細に示す。アドレスジェネレータ１００は、例えば、特定用途向ＩＣ（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ、配線論理回路として、または端末１のプロセッサによって実行されるソフトウェア命令により実施されてもよい。アドレスジェネレータ１００は、所定数のビットを備えるアドレスフラグメントを生成するのに必要な所定数（Ｎ_ｒ−１）のレジスタ１１０ａ−１１０ｄを備える。レジスタ１１０ａ−１１０ｄの各入力端子は、マルチプレクサ１２０ａ−１２０ｄの出力端末に接続される。各レジスタ１１０ａ−１１０ｄの出力端末は、マルチプレクサ１２０ａ−１２０ｄの最初の入力端子に接続される。また、レジスタ１１０ａ−１１０ｄの出力端子は、バスを通して、最初の並べ替えユニット１３０ａに動作可能なように接続される。
レジスタ１１０ａ−１１０ｄの出力は共に、以下のアドレスフラグメントＲ’_ｉを示すベクトルを形成する。最初の並べ替えユニット１３０ａは、以下の並べ替えられたアドレスフラグメントを示す２番目のベクトルＲ_ｉにアドレスフラグメントを並べ替えるように構成される。並べ替えは、異なる方法によって実行されてもよい。ＤＶＢ規格を満たす、アドレスフラグメントＲ’_ｉを並べ替える方法の１つは、参考文献によってここに同封する、２００１年１月のETSI EN300744、v1.4.1、ETSIにおいて開示される。

また、レジスタ１１０ａ−１１０ｄの出力端子は、第１のアドレスフラグメント計算ユニット１４０ａに接続される。ここで、アドレスフラグメント計算ユニット１４０ａは、アドレス計算手段またはフィードバック関数ｇ（ｘ）を用いて、現在のアドレスフラグメントＲ’_ｉに基づいて連続した次のアドレスフラグメントＲ’_ｉ＋１を生成するように構成される。ｇ（ｘ）によって次のアドレスフラグメントＲ’_ｉ＋１を計算するための方法の１つが、上記のＥＴＳＩ規格で提示される。しかしながら、次のアドレスフラグメントが生成される限り、他の方法もまた可能である第１のアドレスフラグメント計算ユニット１４０ａの出力端子は、バスによって、動作可能なように第２の並べ替えユニット１３０ｂに接続される。第２の並べ替えユニット１３０ｂは、第１の並べ替えユニット１３０ａと関連して述べたのと同じ原理によって、次のアドレスフラグメントＲ’_ｉ＋１を並べ替えて、並べ替えられた次のアドレスフラグメントＲ’_ｉ＋１にするように構成される。

また、第１のアドレスフラグメント計算ユニットの出力端子は第２のアドレスフラグメント計算ユニット１４０ｂに接続される。第２のアドレスフラグメント計算ユニット１４０ｂは、アドレス計算関数ｇ（ｘ）を使用し、次のアドレスフラグメントＲ’_ｉ＋１に基づいて次の次のアドレスフラグメントＲ’_ｉ＋２を計算するように構成される。第２のアドレス計算ユニット１４０ｂの出力端子は、各マルチプレクサ１２０ａ−１２０ｄの第２の入力端子に動作可能なように接続される。ここで、２進語Ｒ’_ｉ＋２の値は、レジスタ１１０ａ−１１０ｄにフィードバックされるようにしてもよい。

現在のアドレスフラグメントＲ’_ｉ、次のアドレスフラグメントＲ’_ｉ＋１、および次の次のアドレスフラグメントＲ’_ｉ＋２は、同じクロック周期の間、利用可能である。したがって、各マルチプレクサ１２０ａ−１２０ｄの入力端子が各レジスタ１１０ａ−１１０ｄの現在の値、及び第２のアドレス計算ユニット１４０ｂによって決定された次の次の値であるとき、利用可能である。以下で説明するように、現在の値か次の次の値のいずれかが次のクロック周期内でレジスタに入力される。

第１及び第２の並べ替えユニット１３０ａ、１３０ｂの出力端子は、選択ユニット１５０に接続される。選択ユニット１５０は、ともに同じクロック周期で利用可能な並べ替えられた現在のアドレスフラグメントＲ_ｉか並べ替えられた次のアドレスフラグメントＲ_ｉ＋１のいずれかを、比較器１６０から受信された制御信号Ｍに基づいて選択するように構成される。

切り替えユニット１７０は、１または複数のＭＳＢ（最上位ビット）を、選択ユニット１５０から出力に連結するかまたは追加するように構成される。上述した規格によると、現在のアドレスフラグメントＲ_ｉが、選択ユニットからの出力であるならば、１を追加する。次のアドレスフラグメントＲ_ｉ＋１が、選択ユニット１５０からの出力であるならば、０を追加する。このようにして、メモリ３１のアドレス指定を行うための完全なアドレス値Ｈ（ｑ）が生成される。

本発明は、ＭＳＢが１ビットであると限定されない。アドレス値を生成するために、１または複数ビットを並べ替えられたアドレスフラグメントに追加するようにしてもよい。その結果、切り替えユニットは、複数の値の間でＭＳＢを切り替えるように構成される。複数の値のうちいくつかは範囲外のアドレス値を生成するものである。以下で説明されるように、追加されたＭＳＢの数によって、生成されたアドレス値の一部だけが比較されなければならない。１つのＭＳＢが追加された場合、アドレス値の２つに１つが、範囲外となる可能性がある。しかしながら、例えば、２つのＭＳＢが追加された場合、Ｎ_ｍａｘに従って、その割合は、１／４、１／２、または３／４となる可能性がある。１つ以上のＭＳＢの場合、２つ以上のアドレスフラグメント計算ユニット１４０ａ、１４０ｂが必要となる可能性がある。より詳細には、最大２^{（ＭＳＢの数）}のアドレスフラグメント計算ユニットが必要となる可能性がある。さらに、比較器は１以上のアドレスフラグメント計算ユニットに接続されることができる。より詳細には、アドレスフラグメント計算ユニットの一部に比較器を結合することができる。

上述した規格によると、アドレスフラグメントＲ’_ｉは、以下の値をとることができる。

本発明によると、上記の規格に対し、シフトレジスタ値が奇数（つまり、iが奇数）であるとき、即ち、ＭＳＢとして１が追加されるときに、アドレス値は範囲外であることに注意されたい。図４の実施形態によると、並べ替えユニット１３０ａ及び１３０ｂの出力Ｒ_ｉ及びＲ_ｉ＋１、即ち、並べ替えられた現在及び次のアドレスフラグメントは、常にＮ_ｍａｘ以下である。例えば、８ｋモードにおいて、並べ替えユニット１３０ａ及び１３０ｂの出力は１２ビットからなり、即ち、並べ替えられたアドレスフラグメントの最大許容値は、並べ替えられアドレス値が奇数であるか偶数であるかに関わらず、４０９５である。ＭＳＢとして０が追加されても、並べ替えられたアドレスフラグメントの値が変わらないことがあり、したがって、その結果であるアドレスが範囲外とならないことがある。しかしながら、ＭＳＢとして１を追加すると、４０９６〜８１９１の間のアドレス値が生成される。このとき、２１４４のアドレス値（８１９１−６０４８＋１）は、０〜６０４７の求める範囲の外である。したがって、ＭＳＢとして１が追加された、並べ替えられたアドレスフラグメントのみが、範囲内にあるか否かを決定される必要がある。即ち、ＭＳＢとして１ビットだけが追加されたとき、１つおきにアドレスフラグメントが比較される。したがって、比較器１６０は、並べ替えられた現在のアドレスフラグメントが範囲外であるかどうか、即ち、Ｒ_ｉが、ＭＳＢに応じて調整されたＮ_ｍａｘ以下であるか否かを決定するように構成される。ＤＶＢ規格を満たすためには、比較器１６０は、使用されるモード（２ｋ、４ｋ、または８ｋモード）に従って、Ｒ_ｉ＜４８８、９７６、または１９５２（６０４８−４０９６＝１９５２）であるか否かを決定するように構成される。１９５２＝２×９７６＝２×２×４８８として、３つのすべてのモードに対し、同じ比較関数が用いられてもよいことに留意されたい。上の実施例では、並べ替えられたアドレスフラグメントの値が、１９５２未満であるか否かを決定している。即ち、値１９５１を有する並べ替えられたアドレスフラグメントは、ＭＳＢとして１が追加された場合、範囲内のアドレス値を生成する最も大きなアドレスフラグメントである。

Ｒ_ｉが範囲内にある場合、比較器１６０は、比較された並べ替えられたアドレスフラグメントＲ_ｉを出力するために、選択ユニット１５０に対する情報とともに制御信号Ｍを出力する。また、比較器１６０は、Ｒ_ｉのＭＳＢとして１を追加する切り替えユニット１７０によって受信された切り替え制御信号を出力する。さらに、比較器１６０は、シフトレジスタ制御信号Ｅを出力し、それは、マルチプレクサ１２０ａ〜１２０ｄの第３の入力において受信される。マルチプレクサ１２０ａ〜１２０ｄが制御信号Ｅを受信する場合、レジスタ１１０ａ〜１１０ｄの現在の値はレジスタで維持される。次のクロック周期の間、比較器１６０は、いかなる比較も行わずに次のアドレスフラグメントＲ_ｉ＋１を出力するように選択ユニット１５０に命令し、Ｒ_ｉ＋１のＭＳＢとして０を追加するように切り替えユニットに命令する。

次のアドレスフラグメントＲ_ｉ＋１の出力に続くクロック周期の間、レジスタ１１０ａ〜１１０ｄは、次の次のアドレスフラグメントＲ’_ｉ＋２で更新され、ｉは２つ増加される。

比較された並べ替えられたアドレスフラグメントが範囲外である場合、比較器１６０は、並べ替えられた次のアドレスフラグメントＲ_ｉ＋１を出力するために、情報とともに制御信号Ｍをセレクタ１５０に出力する。また、比較器１６０は、ＭＳＢとして並べ替えられた次のアドレスフラグメントＲ_ｉ＋１に０を追加するように切り替えユニット１７０に命令する。さらに、アドレスフラグメントが範囲外であるときに、レジスタ１１０ａ〜１１０ｄの値は、次のクロック周期の間、保留されずに更新される。

ｉのすべての値が繰り返されるまで、２つおきにアドレスフラグメントを比較し、比較されたアドレス値を出力するかまたは破棄し、次のアドレス値を出力する手順が繰り返される。

したがって、図４の実施形態によると、全てのクロック周期で正しいアドレス値が生成される。さらに、比較は、全てのデータに対してではなく、必要なところでのみ行われる。したがって、有効なアドレス値を生成すための処理時間と処理要件とは低下され、電力を節約することができる。

図５は、本発明にかかるアドレス値生成装置２００の第２の実施例について示したものである。図４の実施形態の構成要素に対応する構成要素は、同じ参照番号によって示される。図５の実施形態では、現在のアドレスフラグメントＲ’_ｉと次のアドレスフラグメントＲ’_ｉ＋１とは、連続したクロック周期の間に生成される。最初のクロック周期の間、現在のアドレスフラグメントは、レジスタ１１０ａ〜１１０ｄから利用可能であり、単一の並べ替えユニット１３０ａによって並べ替えられる。上述したのと同じ原理により、２つおき、即ち、生成された奇数の並べ替えられたアドレスフラグメントについて、比較器２６０は、並べ替えられたアドレスフラグメントが範囲内にあるか否かを決定するように構成される。全ての並べ替えられた偶数のアドレスフラグメントについては、比較器２６０は、いかなる比較も行わずに、並べ替えユニット１３０ａの出力を承認するように構成される。

並べ替えられた現在のアドレスフラグメントＲ_ｉが奇数であり、範囲内にあると判断されると、比較器２６０は、ＭＳＢとして１を追加するように切り替えユニット１７０に命令する。また、アドレスジェネレータの出力においてアドレス値が利用可能であるとき、比較器は、データの利用可能な信号を、例えばコントローラ３２に支給するようにしてもよい。その結果、比較器は、第１のアドレスフラグメント計算ユニットの出力でレジスタ１１０ａ〜１１０ｄを更新するように構成される。したがって、各レジスタ１１０ａ〜１１０ｄは、次のアドレスフラグメントのための値を備えることがある。次のクロック周期の間、並べ替えられた次の偶数のアドレスフラグメントが生成され、次の偶数のアドレス値（ＭＳＢとして０を有する）は、いかなる比較も行われずに生成される。

並べ替えられた現在のアドレスフラグメントＲ_ｉが奇数であり、かつ範囲外であると判断された場合、比較器２６０は、新しいアドレス値が生成されるまで、データの利用可能な信号を支給しない。したがって、現在のクロック周期の間は、アドレス値は全く生成されない。続くクロック周期では、並べ替えられた次の偶数のアドレスフラグメントが生成される。そして、比較器２６０は、直接いかなる比較も行わず、ＭＳＢとして０を追加するよう切り替えユニット１７０に命令して、データの利用可能な信号を支給する。

図６は、本発明にかかるアドレスジェネレータ３００の第３の実施形態について示したものである。図４の実施形態の構成要素に対応する構成要素は、同じ参照番号によって示される。図６の実施形態では、図４に関して説明したのと同じ原理によって、現在、次、および次の次のアドレスフラグメントが生成される。図６の実施形態の相違点は、比較器３６０が、現在の（奇数の）のアドレスフラグメントが並べ替えられたアドレスフラグメントを生成し、その結果範囲外である可能性のあるアドレス値を生成するか否かを決定するように構成されるということである。したがって、比較器３６０は、範囲外の並べ替えられたアドレスフラグメントを生成する可能性のあるアドレスフラグメントのナレッジを有する。かかるアドレスフラグメントは、比較器３６０の内部メモリ３６１またはレジスタに格納されてもよい。生成された現在のアドレスフラグメントは、並べ替えられた現在のアドレスフラグメントが範囲内にあるか否かをチェックするために、メモリ３６１に格納されたアドレスフラグメントの値と比較される。もし範囲内にあれば、比較器は、並べ替えられた現在のアドレスフラグメントを出力するように選択ユニット１５０に命令し、ＭＳＢとして１を追加するように切り替えユニット１７０に命令する。しかしながら、比較器３６０が、現在のアドレスフラグメントが範囲外であると決定した場合、現在のアドレスフラグメントは破棄される。その後、比較器は、いかなる比較も行わずに、並べ替えられた次の（偶数の）アドレスフラグメントを出力するように選択ユニットに命令し、ＭＳＢとして０を追加するように切り替えユニットに命令する。

上述の実施例において、Ｈ（０）＝０、Ｈ（１）＝２^Ｎｒ−１、およびＨ（２）≦２^Ｎｒ−２を生じさせる３つの第１のアドレス値、Ｒ’_０＝０、Ｒ’_１＝０、Ｒ’_２＝１は、結果であるアドレスが範囲内にあることがあらかじめ知られているため、例えばコントローラ３２によって、別々に処理される。

さらに、上述の実施形態では、生成されたアドレスフラグメントは並べ替えられる。
しかしながら、アドレス値を生成するためにＭＳＢが直接追加されるアドレスフラグメントを生成するようにレジスタが配置される場合、アドレスフラグメントを並べ替えることは必要でないかもしれない。また、レジスタがアドレス値を直接生成するように配置される場合、ＭＳＢを追加することも必要でないかもしれない。

図７は、メモリ３１のアドレス値を指定するためのアドレス値を生成するための発明による方法の一実施形態について示したものである。第１ステップ４００では、最初の３つのアドレスフラグメントを処理することによって、手順が初期化される。

ステップ４０１では、現在の（奇数の）アドレスフラグメント（現在の奇数のアドレスフラグメントがＲ’_３である場合、最初の周期を除く前の周期からの次の次のアドレスフラグメント）がレジスタにロードされ、ステップ４０２で、次の（偶数の）及び次の次のドレスフラグメントが生成される。必要であれば、現在及び次のアドレスフラグメントは、ステップ４０３で並べ替えられる。ステップ４０４では、並べ替えられた奇数のアドレスフラグメントが範囲内にあるか否かを決定する。ステップ４０４における答えがイエスであるなら、ステップ４０５において、ステップ４０３で並べ替えられたアドレスフラグメントにＭＳＢとして１が追加される。ステップ４０６では、レジスタの現在の値は保留される。その後、生成された現在の（奇数の）アドレス値は、ステップ４０７において出力される。

ステップ４０４における答えがノーであるなら、手順はステップ４０８に進む。ここで、並べ替えられた次の（偶数の）アドレスフラグメントに、ＭＳＢとして０が追加される。その後、次のアドレス値が、ステップ４０９において出力される。

ステップ４１０では、すべての可能なアドレス値が生成されたか否かを決定する。もし生成されていなければ、手順はステップ４０１に戻る。生成されれいれば、手順は終了する。

本発明にかかる方法は、複数のステップに関連付けて説明された。ステップのうちいくつかは、特定の実施形態によって、本発明にかかる方法を実施するのに必要でない。例えば、並べ替えは、本発明のすべての実施形態において実行されるものではない。さらに、ステップのうちいくつかは、異なった順序で実行されてもよい。例えば、次の次のアドレスフラグメントは、必要であれば、ステップ４０１において生成されてもよい。

本発明は、線形順序でメモリに書き込まれたデータが、インタリーブされた順序でメモリから読み出しされるような、インタリーバメモリのアドレス指定を行うためのアドレス値を生成するのに適したものとして、上で説明された。しかしながら、また、本発明は、インタリーブされた順序でメモリに書き込まれたデータが線形順序でメモリから読み出しされるような、デインタリーバメモリのアドレス指定を行うためのアドレス値を生成するのにも適している。このような場合には、アドレス値を発生させるためのマッピング処理は、Ｈ（ｑ）の逆関数である。

本発明は、特定の実施形態に関して上で説明された。しかしながら、説明された上記以外の実施形態についても、発明の範囲内で同等に可能である。ハードウェアまたはソフトウェアにより方法を実行する、上述したのとは異なる処理方法が、本発明の範囲内で提供されてもよい。説明されたもの以外の組み合わせにより、本発明の異なる特徴及びステップが結合されてもよい。本発明は、特許請求の範囲の記載によってのみ限定される。

移動通信網に接続される携帯端末の概略図である。 図１の携帯端末の通信コンポーネントのブロック図である。 本発明にかかるインタリーバのブロック図である。 本発明にかかるアドレスジェネレータの第１の実施形態のブロック図である。 本発明にかかるアドレスジェネレータの第２の実施形態である。 本発明にかかるアドレスジェネレータの第３の実施形態である。 本発明にかかるアドレス値の生成方法のフローチャートである。

Claims (34)

1. インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成方法であって、複数のアドレスフラグメントを生成し、生成されたアドレスフラグメントの一部だけを最大許容値と比較するステップを備え、
   第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成する生成ステップと、
   複数のアドレスフラグメントのうち１つおきのアドレスフラグメントのみを最大許容値と比較する比較ステップと、
   を備え、
   前記比較ステップは、第１のアドレスフラグメントを最大許容値と比較することを特徴とする、アドレス値生成方法。
2. 比較された前記アドレスフラグメントが前記最大許容値を超えている場合、前記アドレスフラグメントを破棄するステップと、
   前記アドレスフラグメントが前記最大許容値を超えていない場合、前記アドレスフラグメントを受け入れるステップと、
   をさらに備えることを特徴とする、請求項１に記載のアドレス値生成方法。
3. 生成された前記アドレスフラグメントを並べ替える並べ替えステップをさらに備え、
   前記並べ替えステップは、比較される前記アドレスフラグメントを、前記比較ステップの前に並べ替えることを特徴とする、請求項１または２のいずれかに記載のアドレス値生成方法。
4. 最上位ビットである少なくとも１つのビットを、アドレスフラグメントまたは並べ替えられたアドレスフラグメントの少なくともいずれかに追加するステップをさらに備えることを特徴とする、請求項１〜３のいずかに記載のアドレス値生成方法。
5. 前記比較されたアドレスフラグメントは、最上位ビットとして１が追加される奇数アドレスフラグメントであることを特徴とする、請求項１〜４のいずれかに記載のアドレス値生成方法。
6. 前記比較されたアドレスフラグメントを破棄するステップ、または受け入れるステップに対応して、偶数アドレスフラグメントが生成されることを特徴とする、請求項１〜５のいずれかに記載のアドレス値生成方法。
7. 最初のクロック周期の間、比較されるための奇数アドレスフラグメント及び次の偶数アドレスフラグメントを少なくとも発生させるステップと、
   前記比較された奇数アドレスフラグメントを破棄する場合、最初のクロック周期の間に偶数アドレスフラグメントを出力するステップと、
   前記比較された奇数アドレスフラグメントを受け入れる場合、最初のクロック周期の間に、前記比較された奇数アドレスフラグメントを出力し、シフトレジスタのレジスタ値を保持するステップと、
   最初のクロック周期に続く第２のクロック周期の間、偶数アドレスフラグメントを出力するステップと、
   を備えることを特徴とする、請求項１〜５のいずれかに記載のアドレス値生成方法。
8. 次の奇数アドレスフラグメントを発生させるステップと、
   シフトレジスタのレジスタ（１２０ａ−１２０ｄ）に、前記次の奇数アドレスフラグメントを入力するステップと、
   を備えることを特徴とする、請求項１〜７のいずれかに記載のアドレス値生成方法。
9. 次の偶数アドレスフラグメント及び次の奇数アドレスフラグメントは、フィードバック関数（ｇ（ｘ））によって生成されることを特徴とする、請求項７または８のいずれかに記載のアドレス値生成方法。
10. インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成方法であって、複数のアドレスフラグメントを生成し、生成されたアドレスフラグメントの一部だけを比較するステップを備え、
    第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成する生成ステップと、
    複数のアドレスフラグメントのうち１つおきのアドレスフラグメントのみを、並べ替えられたときに範囲外であることが知られている格納されたアドレスフラグメントと比較する比較ステップと、
    を備え、
    前記比較ステップは、第１のアドレスフラグメントを格納されたアドレスフラグメントと比較することを特徴とする、アドレス値生成方法。
11. 生成された前記アドレスフラグメントを並べ替える並べ替えステップをさらに備え、
    前記並べ替えステップは、比較される前記アドレスフラグメントを、前記比較ステップの後に並べ替えることを特徴とする、請求項１０に記載のアドレス値生成方法。
12. インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成装置（１００、２００、３００）であって、複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）と、生成されたアドレスフラグメントの一部だけを最大許容値と比較するように構成された比較手段（１６０、２６０、３６０）とを備え、
    前記複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）は、第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成するように構成され、
    前記比較手段（１６０、２６０、３６０）は、複数のアドレスフラグメントのうち１つおきのアドレスフラグメントのみを最大許容値と比較し、その結果、第１のアドレスフラグメントを最大許容値と比較するように構成されることを特徴とする、アドレス値生成装置。
13. 比較された前記アドレスフラグメントが前記最大許容値を超えている場合、前記アドレスフラグメントを破棄し、そうでなければ前記アドレスフラグメントを受け入れるようにに構成される選択手段（１５０）をさらに備えることを特徴とする、請求項１２に記載のアドレス値生成装置。
14. 前記アドレスフラグメントを並べ替えるように構成される並べ替え手段（１３０ａ、１３０ｂ）をさらに備え、
    前記並べ替え手段は、比較手段（１６０、２６０、３６０）の前に設けられることを特徴とする、請求項１２または１３のいずれかに記載のアドレス値生成装置。
15. アドレス値を生成するために、最上位ビットである少なくとも１つのビットを、アドレスフラグメントまたは並べ替えられたアドレスフラグメントの少なくともいずれかに追加する切り替え手段（１７０）をさらに備えることを特徴とする、請求項１２〜１４のいずれかに記載のアドレス値生成装置。
16. 前記比較されたアドレスフラグメントは、最上位ビットとして１が追加されるアドレスフラグメントであることを特徴とする、請求項１２〜１５のいずれかに記載のアドレス値生成装置。
17. 前記アドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ）は、比較されたアドレスフラグメントを破棄するか、または受け入れることに対応して、次の偶数アドレスフラグメントを生成するように構成されることを特徴とする、請求項１２〜１６のいずれかに記載のアドレス値生成装置。
18. 前記アドレスフラグメントを生成する手段は、
    最初のクロック周期の間、比較されるためのアドレスフラグメントを生成するように構成される、所定個数のレジスタ（１１０ａ−１１０ｄ）を備えるシフトレジスタと、
    比較されるためのアドレスフラグメントに基づいて、最初のクロック周期の間に次の偶数アドレスフラグメントを生成するように構成される、アドレスフラグメント計算手段（１４０）と、
    比較されたアドレスフラグメントを破棄する場合、最初のクロック周期の間に、最初の制御信号（Ｍ）に対応して偶数アドレスフラグメントを出力し、比較されたアドレスフラグメントを受け入れる場合、最初のクロック周期の間に、比較されたアドレスフラグメントを出力し、最初のクロック周期に続く第２のクロック周期の間、偶数アドレスフラグメントを出力するように構成される、選択手段（１５０）と、
    比較されたアドレスフラグメントを受け入れる場合、第２の制御信号（Ｅ）に対応して、最初のクロック周期の間前記レジスタの現在の値を保持するように構成されるシフトレジスタと、
    を備えることを特徴とする、請求項１２〜１６のいずれかに記載のアドレス値生成装置。
19. アドレスフラグメント計算ユニット手段（１４０ａ、１４０ｂ）は、偶数アドレスフラグメントに基づいて次の奇数アドレスフラグメントを生成し、前記次の奇数アドレスフラグメントをシフトレジスタにフィードバックするように構成されることを特徴とする、請求項１８に記載のアドレス値生成装置。
20. アドレスフラグメント計算手段（１４０ａ、１４０ｂ）は、フィードバック機能を用いて、次の偶数及び奇数アドレスフラグメントを生成するように構成されることを特徴とする、請求項１８または１９のいずれかに記載のアドレス値生成装置。
21. プロセッサによって実行される、読み込み可能なプログラム手段を備えるソフトウェアによって実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
22. 特定用途向ＩＣとして実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
23. フィールドプログラマブルゲートアレイとして実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
24. 最大長の疑似雑音系列を生成するように構成されるシフトレジスタをさらに備えることを特徴とする、請求項１２〜２３のいずれかに記載のアドレス値生成装置。
25. インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成装置（１００、２００、３００）であって、複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）と、生成されたアドレスフラグメントの一部だけを比較するように構成された比較手段（１６０、２６０、３６０）とを備え、
    前記複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）は、第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成するように構成され、
    前記比較手段（１６０、２６０、３６０）は、複数のアドレスフラグメントのうち１つおきのアドレスフラグメントのみを、並べ替えられたときに範囲外であることが知られている格納されたアドレスフラグメントと比較し、その結果、第１のアドレスフラグメントを格納されたアドレスフラグメントと比較するように構成されることを特徴とする、アドレス値生成装置。
26. 前記アドレスフラグメントを並べ替えるように構成される並べ替え手段（１３０ａ、１３０ｂ）をさらに備え、
    前記並べ替え手段は、比較手段（１６０、２６０、３６０）の後に設けられることを特徴とする、請求項２５に記載のアドレス値生成装置。
27. メモリのアドレス指定を行うために、請求項１２〜２６のいずれかに記載の、インタリーバメモリであるメモリ（３１）及びアドレス値生成装置（１００、２００、３００）を備え、１ブロックのデータをインタリーブすることを特徴とする、インタリーバ。
28. メモリのアドレス指定を行うために、請求項１２〜２６のいずれかに記載の、デインタリーバメモリであるメモリ（３１）及びアドレス値生成装置（１００、２００、３００）を備え、１ブロックのデータをインタリーブすることを特徴とする、デインタリーバ。
29. メモリのアドレス指定を行うためのアドレス値を生成するために、請求項１２〜２６のいずれかに記載の、インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）及び装置を備えることを特徴とする、データ通信のための通信機器。
30. 携帯ラジオ端末、ページャ、発信機、電子手帳、またはスマートフォンであることを特徴とする、請求項２９に記載の通信機器。
31. 携帯電話（１）であることを特徴とする、請求項２９に記載の通信機器。
32. 請求項２８に記載のデインタリーバを備えることを特徴とする、データを受信するための通信機器。
33. セット・トップ・ボックス、テレビ受像機、または携帯テレビ受像機であることを特徴とする、請求項３２に記載の通信機器。
34. コンピュータに、請求項１〜１１のいずれかに記載の方法を実行させる命令を備えるソフトウェアプログラムが格納されたコンピュータ読み取り可能な記録媒体。

Images