JP2003224479A - パンクチュアによる出力遅延を最小化する装置及び方法 - Google Patents
パンクチュアによる出力遅延を最小化する装置及び方法Info
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 時間遅延なしでインターリービングを遂行し
てデータを出力し、連続的な出力信号をパンクチュアす
る場合、パンクチュアによる時間遅延なしで信号を出力
する装置及び方法を提供する。 【解決手段】 任意の行Ｒ及び列Ｃを有する２次元マト
リックスのサイズがＫであるメモリにサイズＳのデータ
を貯蔵し、前記メモリに貯蔵されたデータをランダムに
出力するために所定のインターリービング規則によって
インターリービングインデックスＩを生成する。１番目
インデックスＩが入力データのサイズＳより大きい場合
は、２番目のインデックスＩを生成し、前記メモリの前
記１番目のインデックスＩの位置の貯蔵された無効のデ
ータを出力する前に前記２番目のインデックスＩを出力
する。
てデータを出力し、連続的な出力信号をパンクチュアす
る場合、パンクチュアによる時間遅延なしで信号を出力
する装置及び方法を提供する。 【解決手段】 任意の行Ｒ及び列Ｃを有する２次元マト
リックスのサイズがＫであるメモリにサイズＳのデータ
を貯蔵し、前記メモリに貯蔵されたデータをランダムに
出力するために所定のインターリービング規則によって
インターリービングインデックスＩを生成する。１番目
インデックスＩが入力データのサイズＳより大きい場合
は、２番目のインデックスＩを生成し、前記メモリの前
記１番目のインデックスＩの位置の貯蔵された無効のデ
ータを出力する前に前記２番目のインデックスＩを出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデジタル
通信に応用される技術であり、基地局の送／受信器及び
ターボ符号器を備える移動通信端末の送／受信器に関す
る。特に、本発明は、ターボ符号器のインターリーバを
より効果的に具現する装置及び方法に関し、さらに、パ
ンクチュアによる出力遅延を除去する技術を提供する。
通信に応用される技術であり、基地局の送／受信器及び
ターボ符号器を備える移動通信端末の送／受信器に関す
る。特に、本発明は、ターボ符号器のインターリーバを
より効果的に具現する装置及び方法に関し、さらに、パ
ンクチュアによる出力遅延を除去する技術を提供する。
【０００２】
【従来の技術】デジタル通信システムにおいて、一般的
に、送信器及び受信器は、チャネル符号器及び復号器を
含む。前記チャネル符号器としては、代表的にコンボル
ーション符号器及びターボ符号器が使用されている。前
記ターボ符号器は、内部インターリーバを含み、前記内
部インターリーバは、読み取りアドレスをランダムに発
生することによって、メモリに貯蔵された入力データの
順を変えて出力する。一般的に、連続的な信号を出力す
る過程において、信号をパンクチュアリング（puncturi
ng）し、次の有効の信号を出力すると、前記パンクチュ
アによってパンクチュア前及びパンクチュア後の有効の
信号の出力が非連続的である出力遅延が発生する。
に、送信器及び受信器は、チャネル符号器及び復号器を
含む。前記チャネル符号器としては、代表的にコンボル
ーション符号器及びターボ符号器が使用されている。前
記ターボ符号器は、内部インターリーバを含み、前記内
部インターリーバは、読み取りアドレスをランダムに発
生することによって、メモリに貯蔵された入力データの
順を変えて出力する。一般的に、連続的な信号を出力す
る過程において、信号をパンクチュアリング（puncturi
ng）し、次の有効の信号を出力すると、前記パンクチュ
アによってパンクチュア前及びパンクチュア後の有効の
信号の出力が非連続的である出力遅延が発生する。
【０００３】図１は、一般的なインターリーバ１０を示
す図である。図１を参照すると、アドレス発生器１１
は、入力データの出力される順を変更するためのアドレ
スを生成する。前記アドレス発生器１１は、入力データ
のサイズＳが２次元マトリックスのサイズＫより小さい
場合、(Ｋ−Ｓ)個の無効のアドレスを発生する。パンク
チュア（puncturer）１２は、前記無効のアドレスをパ
ンクチュアする。
す図である。図１を参照すると、アドレス発生器１１
は、入力データの出力される順を変更するためのアドレ
スを生成する。前記アドレス発生器１１は、入力データ
のサイズＳが２次元マトリックスのサイズＫより小さい
場合、(Ｋ−Ｓ)個の無効のアドレスを発生する。パンク
チュア（puncturer）１２は、前記無効のアドレスをパ
ンクチュアする。
【０００４】図２は、一般的なインターリーバにおける
パンクチュアによる出力遅延を示す図である。参照番号
２１は、図１に示すアドレス発生器１１の出力信号の例
を示す。黒色表示の２１Ａ及び２１Ｂは、それぞれ無効
のアドレスの位置を示す。前記パンクチュア器１２は、
前記信号２１のアドレスを受信して表示された部分の無
効のアドレスをパンクチュアし、図２の信号２２を出力
する。前記信号２２から分かるように、前記パンクチュ
アによって前記アドレス信号は非連続的になり、前記パ
ンクチュア後のアドレスは遅延される。ＵＭＴＳ(Unive
rsal Mobile Telecommunication System)において、従
来の技術は、チャネル符号器及びチャネル復号器に一般
的に使用され、任意の時間に発生する遅延を処理するた
めに追加的に複雑な動作を必要とした。
パンクチュアによる出力遅延を示す図である。参照番号
２１は、図１に示すアドレス発生器１１の出力信号の例
を示す。黒色表示の２１Ａ及び２１Ｂは、それぞれ無効
のアドレスの位置を示す。前記パンクチュア器１２は、
前記信号２１のアドレスを受信して表示された部分の無
効のアドレスをパンクチュアし、図２の信号２２を出力
する。前記信号２２から分かるように、前記パンクチュ
アによって前記アドレス信号は非連続的になり、前記パ
ンクチュア後のアドレスは遅延される。ＵＭＴＳ(Unive
rsal Mobile Telecommunication System)において、従
来の技術は、チャネル符号器及びチャネル復号器に一般
的に使用され、任意の時間に発生する遅延を処理するた
めに追加的に複雑な動作を必要とした。
【０００５】図３は、一般的なターボ符号器を示す図で
ある。図３を参照すると、伝送データは、前記ターボ符
号器３５の入力ポート３０を通して前記ターボ符号器３
５の第１符号器３１及びインターリーバ３２に入力され
る。前記第１符号器３１は、入力データを符号化して第
１パリティビットＰ１を出力する。前記インターリーバ
３２は、入力データの入力順序を変えて出力する。第２
符号器３３は、前記インターリービングされた前記入力
データを符号化して第２パリティビットＰ２を出力す
る。さらに、前記入力データがそのまま出力されるビッ
トをシステマティックビットＸと称する。従って、前記
ターボ符号器３５は、前記入力伝送データとして前記シ
ステマティックビットＸ、前記第１パリティビットＰ
１、及び前記第２パリティビットＰ２を出力する。
ある。図３を参照すると、伝送データは、前記ターボ符
号器３５の入力ポート３０を通して前記ターボ符号器３
５の第１符号器３１及びインターリーバ３２に入力され
る。前記第１符号器３１は、入力データを符号化して第
１パリティビットＰ１を出力する。前記インターリーバ
３２は、入力データの入力順序を変えて出力する。第２
符号器３３は、前記インターリービングされた前記入力
データを符号化して第２パリティビットＰ２を出力す
る。さらに、前記入力データがそのまま出力されるビッ
トをシステマティックビットＸと称する。従って、前記
ターボ符号器３５は、前記入力伝送データとして前記シ
ステマティックビットＸ、前記第１パリティビットＰ
１、及び前記第２パリティビットＰ２を出力する。
【０００６】ＵＭＴＳシステムにおいて、制御器(図示
せず)は、４０乃至５１１２の範囲の入力データのサイ
ズを決定し、前記入力データのビットを前記ターボ符号
器３５に前もって知らせる。従って、前記ターボ符号器
３５は、可変の入力データを符号化する。前記インター
リーバ３２は、前記入力データを順次に貯蔵するメモ
リ、及び前記メモリに貯蔵された前記入力データを入力
順序と異なる順序で出力するために、所定のインターリ
ービング規則によって読み取りアドレスを発生するアド
レス発生器から構成される。例えば、２３７ビットのサ
イズＳの入力データを貯蔵するためには、１５行Ｒ及び
１６列Ｃを有する２次元マトリックスのサイズＫが２４
０(Ｋ＝Ｒ×Ｃ)であるメモリが必要である。従って、前
記メモリは、前記マトリックスの２４０ビット貯蔵領域
に前記２３７ビットの入力データを順次に貯蔵する。貯
蔵領域の残りの３ビットは使用されない。前記アドレス
発生器は、インターリービング規則によってアドレスを
生成する。この時、所定のインターリービング規則によ
って生成されたインターリービングインデックスＩが入
力データＳ(２３７)より大きい場合、前記アドレスは無
視される。反面、前記発生されたアドレスが入力データ
Ｓ(２３７)より小さいか、それとも同一である場合は、
前記メモリの前記アドレスに貯蔵されたデータを前記第
２符号器３３に出力する。前記入力データＳより大きい
アドレスを無視することによって、前記第２符号器３３
へのデータ伝送は非連続になり、時間遅延が発生する。
せず)は、４０乃至５１１２の範囲の入力データのサイ
ズを決定し、前記入力データのビットを前記ターボ符号
器３５に前もって知らせる。従って、前記ターボ符号器
３５は、可変の入力データを符号化する。前記インター
リーバ３２は、前記入力データを順次に貯蔵するメモ
リ、及び前記メモリに貯蔵された前記入力データを入力
順序と異なる順序で出力するために、所定のインターリ
ービング規則によって読み取りアドレスを発生するアド
レス発生器から構成される。例えば、２３７ビットのサ
イズＳの入力データを貯蔵するためには、１５行Ｒ及び
１６列Ｃを有する２次元マトリックスのサイズＫが２４
０(Ｋ＝Ｒ×Ｃ)であるメモリが必要である。従って、前
記メモリは、前記マトリックスの２４０ビット貯蔵領域
に前記２３７ビットの入力データを順次に貯蔵する。貯
蔵領域の残りの３ビットは使用されない。前記アドレス
発生器は、インターリービング規則によってアドレスを
生成する。この時、所定のインターリービング規則によ
って生成されたインターリービングインデックスＩが入
力データＳ(２３７)より大きい場合、前記アドレスは無
視される。反面、前記発生されたアドレスが入力データ
Ｓ(２３７)より小さいか、それとも同一である場合は、
前記メモリの前記アドレスに貯蔵されたデータを前記第
２符号器３３に出力する。前記入力データＳより大きい
アドレスを無視することによって、前記第２符号器３３
へのデータ伝送は非連続になり、時間遅延が発生する。
【０００７】前記遅延によって、前記インターリーバ３
２の正確な処理時間の予測は困難になり、前記非連続的
なデータの出力を連続的なデータに再構成するためには
付加的な制御回路が必要になるという問題点がある。従
って、ターボ符号器のインターリーバを効果的に具現
し、パンクチュアによって発生する遅延を除去する技術
が必要になった。
２の正確な処理時間の予測は困難になり、前記非連続的
なデータの出力を連続的なデータに再構成するためには
付加的な制御回路が必要になるという問題点がある。従
って、ターボ符号器のインターリーバを効果的に具現
し、パンクチュアによって発生する遅延を除去する技術
が必要になった。
【０００８】
【発明が解決しようとする課題】従って、前記従来技術
の問題点を解決するための本発明の目的は、時間遅延な
しでインターリービングを遂行してデータを出力する装
置及び方法を提供することにある。本発明の他の目的
は、連続的な出力信号をパンクチュアする場合、パンク
チュアによる時間遅延なしで信号を出力する装置及び方
法を提供することにある。本発明のまた他の目的は、タ
ーボ符号器の第２符号器に連続的なデータを提供するイ
ンターリーバを提供することにある。本発明のまた他の
目的は、メモリに貯蔵されたデータを出力する方法を提
供することにある。
の問題点を解決するための本発明の目的は、時間遅延な
しでインターリービングを遂行してデータを出力する装
置及び方法を提供することにある。本発明の他の目的
は、連続的な出力信号をパンクチュアする場合、パンク
チュアによる時間遅延なしで信号を出力する装置及び方
法を提供することにある。本発明のまた他の目的は、タ
ーボ符号器の第２符号器に連続的なデータを提供するイ
ンターリーバを提供することにある。本発明のまた他の
目的は、メモリに貯蔵されたデータを出力する方法を提
供することにある。
【０００９】
【課題を解決するための手段】前述したような課題を解
決するために本発明は、任意の行Ｒ及び列Ｃを有する２
次元マトリックスのサイズがＫであるメモリに貯蔵され
たサイズＳのデータ、及び所定のインターリービング規
則によって前記メモリに貯蔵されたデータをランダムに
出力するためにインターリービングインデックスを生成
する装置及び方法を提供する。
決するために本発明は、任意の行Ｒ及び列Ｃを有する２
次元マトリックスのサイズがＫであるメモリに貯蔵され
たサイズＳのデータ、及び所定のインターリービング規
則によって前記メモリに貯蔵されたデータをランダムに
出力するためにインターリービングインデックスを生成
する装置及び方法を提供する。
【００１０】メモリに順次に貯蔵されたデータをランダ
ムに出力する装置は、第１周期に第１制御信号を受信
し、第２周期に第２制御信号を出力し、第３周期に第３
制御信号を出力する遅延器と、第１制御信号または第４
制御信号のいずれか１つの信号を受信し、前記第１制御
信号または第４制御信号の受信結果によって前記メモリ
に位置を表示するインデックスを出力するインデックス
発生器と、前記メモリに貯蔵された前記データのサイズ
を示すパラメータと前記インデックスを比較し、前記イ
ンデックスが前記パラメータより大きい場合、前記第２
制御信号の受信によって前記インデックス発生器に第４
制御信号を出力する比較器と、から構成される。
ムに出力する装置は、第１周期に第１制御信号を受信
し、第２周期に第２制御信号を出力し、第３周期に第３
制御信号を出力する遅延器と、第１制御信号または第４
制御信号のいずれか１つの信号を受信し、前記第１制御
信号または第４制御信号の受信結果によって前記メモリ
に位置を表示するインデックスを出力するインデックス
発生器と、前記メモリに貯蔵された前記データのサイズ
を示すパラメータと前記インデックスを比較し、前記イ
ンデックスが前記パラメータより大きい場合、前記第２
制御信号の受信によって前記インデックス発生器に第４
制御信号を出力する比較器と、から構成される。
【００１１】さらに、入力データのサイズを決定する制
御器の制御によって動作し、入力データを順次に貯蔵
し、アドレス発生器が生成するアドレスの受信結果によ
ってメモリのアドレスに貯蔵されたデータを出力するメ
モリにアドレスを出力するインターリーバは、第１周期
には第１インデックスイネーブル信号を受信し、比較器
イネーブル信号を出力し、第２周期にはアドレス発生器
イネーブル信号を出力する遅延器と、前記第１インデッ
クスイネーブル信号または第２インデックスイネーブル
信号のいずれか１つの信号を受信し、前記第１インデッ
クスイネーブル信号または前記第２インデックスイネー
ブル信号の受信結果によってインデックスを出力するイ
ンデックス発生器と、比較器イネーブル信号の受信によ
って前記インデックスと前記データのサイズを比較し、
前記インデックスが前記データのサイズより大きい場合
は、第２インデックスイネーブル信号を出力する比較器
と、前記アドレス発生器の入力は前記インデックス発生
器の出力に対応し、前記アドレス発生器イネーブル信号
を受信すると、最後に生成されたインデックスに対応す
るメモリアドレスを出力するアドレス発生器と、から構
成される。
御器の制御によって動作し、入力データを順次に貯蔵
し、アドレス発生器が生成するアドレスの受信結果によ
ってメモリのアドレスに貯蔵されたデータを出力するメ
モリにアドレスを出力するインターリーバは、第１周期
には第１インデックスイネーブル信号を受信し、比較器
イネーブル信号を出力し、第２周期にはアドレス発生器
イネーブル信号を出力する遅延器と、前記第１インデッ
クスイネーブル信号または第２インデックスイネーブル
信号のいずれか１つの信号を受信し、前記第１インデッ
クスイネーブル信号または前記第２インデックスイネー
ブル信号の受信結果によってインデックスを出力するイ
ンデックス発生器と、比較器イネーブル信号の受信によ
って前記インデックスと前記データのサイズを比較し、
前記インデックスが前記データのサイズより大きい場合
は、第２インデックスイネーブル信号を出力する比較器
と、前記アドレス発生器の入力は前記インデックス発生
器の出力に対応し、前記アドレス発生器イネーブル信号
を受信すると、最後に生成されたインデックスに対応す
るメモリアドレスを出力するアドレス発生器と、から構
成される。
【００１２】さらに、メモリから貯蔵されたデータを出
力する方法は、前記メモリに入力データを順次に貯蔵す
る過程と、前記貯蔵された入力データのサイズを決定す
る過程と、第１制御信号を受信して１番目のインデック
スを生成する過程と、前記１番目のインデックスと前記
データのサイズを比較し、前記１番目のインデックスが
前記データのサイズより大きい場合は２番目のインデッ
クスを生成する過程と、前記２番目のインデックスが生
成されない場合は、前記１番目のインデックスに対応す
るメモリアドレスを出力する過程と、前記２番目のイン
デックスが生成される場合は、前記２番目のインデック
スに対応するメモリアドレスを出力する過程と、から構
成される。
力する方法は、前記メモリに入力データを順次に貯蔵す
る過程と、前記貯蔵された入力データのサイズを決定す
る過程と、第１制御信号を受信して１番目のインデック
スを生成する過程と、前記１番目のインデックスと前記
データのサイズを比較し、前記１番目のインデックスが
前記データのサイズより大きい場合は２番目のインデッ
クスを生成する過程と、前記２番目のインデックスが生
成されない場合は、前記１番目のインデックスに対応す
るメモリアドレスを出力する過程と、前記２番目のイン
デックスが生成される場合は、前記２番目のインデック
スに対応するメモリアドレスを出力する過程と、から構
成される。
【００１３】一般的に、１番目のインデックスＩが入力
データのサイズＳより大きい場合、２番目のインデック
スＩが生成され、前記メモリの前記１番目のインデック
スＩの位置に貯蔵された無効のデータを出力する前に、
前記２番目のインデックスＩが出力される。ここで、パ
ンクチュアとは、データのサイズより大きいインデック
スを出力せず、次のインターリービングインデックスを
出力することである。これは、３ＧＰＰ(Third Generat
ion Partnership Project)において使用されるパンクチ
ュアの概念と類似している。
データのサイズＳより大きい場合、２番目のインデック
スＩが生成され、前記メモリの前記１番目のインデック
スＩの位置に貯蔵された無効のデータを出力する前に、
前記２番目のインデックスＩが出力される。ここで、パ
ンクチュアとは、データのサイズより大きいインデック
スを出力せず、次のインターリービングインデックスを
出力することである。これは、３ＧＰＰ(Third Generat
ion Partnership Project)において使用されるパンクチ
ュアの概念と類似している。
【００１４】
【発明の実施の形態】以下、本発明に従う好適な実施形
態について添付図を参照しつつ詳細に説明する。下記の
説明において、本発明の要旨のみを明確にする目的で、
関連した公知機能または構成に関する具体的な説明は省
略する。図４は、本発明によるインターリーバ４０を示
す図である。図４を参照すると、前記インターリーバ４
０は、ターボ符号器内の制御器(図示せず)の制御によっ
てメモリ４５に順次に入力データを貯蔵する。第１イン
デックスイネーブル信号ＩＮ＿ＥＡ１は、ターボ符号器
内の制御器によって周期的に周期Ｔ毎に発生する。前記
第１インデックスイネーブル信号ＩＮ＿ＥＡ１は、イン
デックス発生器４３及び遅延器４１に入力される。前記
第１インデックスイネーブル信号ＩＮ＿ＥＡ１を受信し
た前記インデックス発生器４３は、インデックスを生成
する。前記遅延器４１は、前記第１インデックスイネー
ブル信号ＩＮ＿ＥＡ１の発生周期Ｔより小さい時間Ｔ１
の分だけ前記１番目の第１インデックスイネーブル信号
ＩＮ＿ＥＡ１を遅延する(Ｔ１＜Ｔ)。前記遅延器４１
は、比較器イネーブル信号ＣＯＭＰ＿ＥＡとして第１遅
延信号を出力する。前記比較器イネーブル信号ＣＯＭＰ
＿ＥＡは、２番目の第１インデックスイネーブル信号Ｉ
Ｎ＿ＥＡ１が生成される前に生成される。
態について添付図を参照しつつ詳細に説明する。下記の
説明において、本発明の要旨のみを明確にする目的で、
関連した公知機能または構成に関する具体的な説明は省
略する。図４は、本発明によるインターリーバ４０を示
す図である。図４を参照すると、前記インターリーバ４
０は、ターボ符号器内の制御器(図示せず)の制御によっ
てメモリ４５に順次に入力データを貯蔵する。第１イン
デックスイネーブル信号ＩＮ＿ＥＡ１は、ターボ符号器
内の制御器によって周期的に周期Ｔ毎に発生する。前記
第１インデックスイネーブル信号ＩＮ＿ＥＡ１は、イン
デックス発生器４３及び遅延器４１に入力される。前記
第１インデックスイネーブル信号ＩＮ＿ＥＡ１を受信し
た前記インデックス発生器４３は、インデックスを生成
する。前記遅延器４１は、前記第１インデックスイネー
ブル信号ＩＮ＿ＥＡ１の発生周期Ｔより小さい時間Ｔ１
の分だけ前記１番目の第１インデックスイネーブル信号
ＩＮ＿ＥＡ１を遅延する(Ｔ１＜Ｔ)。前記遅延器４１
は、比較器イネーブル信号ＣＯＭＰ＿ＥＡとして第１遅
延信号を出力する。前記比較器イネーブル信号ＣＯＭＰ
＿ＥＡは、２番目の第１インデックスイネーブル信号Ｉ
Ｎ＿ＥＡ１が生成される前に生成される。
【００１５】前記インデックス発生器４３は、２次元マ
トリックスのサイズＫに対応する情報及びランダム値を
発生するために必要である初期パラメータを貯蔵する。
前記インデックス発生器４３は、前記第１インデックス
イネーブル信号ＩＮ＿ＥＡ１を受信すると、与えられた
初期パラメータを利用してＵＭＴＳ標準において予め定
義された規則によって前記Ｋより小さいか同一であるイ
ンデックスＩ(ここで、I=0、…、K-1)を出力する。前記
インデックスＩは、比較器４２及びアドレス発生器４４
に入力される。前記比較器４２は、入力されたインデッ
クスＩと前記入力データのサイズＳを比較する。この
時、前記インデックスＩが入力データのサイズＳより大
きい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を前記インデックス発生器４３に出力する。前記第２
インデックスイネーブル信号ＩＮ＿ＥＡ２は、他のイン
デックスＩを生成するために、前記インデックス発生器
４３をイネーブルさせる。従って、前記インデックス発
生器４３は、前記第１インデックスイネーブル信号ＩＮ
＿ＥＡ１または第２インデックスイネーブル信号ＩＮ＿
ＥＡ２を受信してインデックスＩを生成する。
トリックスのサイズＫに対応する情報及びランダム値を
発生するために必要である初期パラメータを貯蔵する。
前記インデックス発生器４３は、前記第１インデックス
イネーブル信号ＩＮ＿ＥＡ１を受信すると、与えられた
初期パラメータを利用してＵＭＴＳ標準において予め定
義された規則によって前記Ｋより小さいか同一であるイ
ンデックスＩ(ここで、I=0、…、K-1)を出力する。前記
インデックスＩは、比較器４２及びアドレス発生器４４
に入力される。前記比較器４２は、入力されたインデッ
クスＩと前記入力データのサイズＳを比較する。この
時、前記インデックスＩが入力データのサイズＳより大
きい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を前記インデックス発生器４３に出力する。前記第２
インデックスイネーブル信号ＩＮ＿ＥＡ２は、他のイン
デックスＩを生成するために、前記インデックス発生器
４３をイネーブルさせる。従って、前記インデックス発
生器４３は、前記第１インデックスイネーブル信号ＩＮ
＿ＥＡ１または第２インデックスイネーブル信号ＩＮ＿
ＥＡ２を受信してインデックスＩを生成する。
【００１６】前記遅延器４１は、周期Ｔ２の間に第１イ
ンデックスイネーブル信号ＩＮ＿ＥＡ１を遅延してアド
レスイネーブル信号ＡＤＤ＿ＥＡを生成し、アドレス発
生器４４に伝送する。ここで、前記周期Ｔ２は、前記第
１インデックスイネーブル信号ＩＮ＿ＥＡ１の発生周期
Ｔより小さく、前記比較器イネーブル信号ＣＯＭＰ＿Ｅ
Ａの発生周期Ｔ１より大きい(Ｔ１＜Ｔ２＜Ｔ)。
ンデックスイネーブル信号ＩＮ＿ＥＡ１を遅延してアド
レスイネーブル信号ＡＤＤ＿ＥＡを生成し、アドレス発
生器４４に伝送する。ここで、前記周期Ｔ２は、前記第
１インデックスイネーブル信号ＩＮ＿ＥＡ１の発生周期
Ｔより小さく、前記比較器イネーブル信号ＣＯＭＰ＿Ｅ
Ａの発生周期Ｔ１より大きい(Ｔ１＜Ｔ２＜Ｔ)。
【００１７】前記アドレス発生器４４は、前記アドレス
イネーブル信号ＡＤＤ＿ＥＡを受信する時、前記インデ
ックス発生器４３から受信された前記インデックスＩを
前記メモリ４５の読み取りアドレスに変換する。さら
に、前記メモリ４５は、前記アドレスに貯蔵されたデー
タを出力する。前記アドレス発生器４４が前記アドレス
イネーブル信号ＡＤＤ＿ＥＡを受信する時点で、入力さ
れるインデックスＩは、第１インデックスイネーブル信
号ＩＮ＿ＥＡ１によって生成されたインデックスＩであ
るか、前記比較器４２によって生成された第２インデッ
クスイネーブル信号ＩＮ＿ＥＡ２によって生成された次
のインデックスＩである。前記比較器４２において、第
１インデックスイネーブル時間の間に生成された前記イ
ンデックスＩが入力データのサイズＳより小さい場合、
前記インデックスＩは前記アドレス発生器４４によって
読み取りアドレスに変換される。
イネーブル信号ＡＤＤ＿ＥＡを受信する時、前記インデ
ックス発生器４３から受信された前記インデックスＩを
前記メモリ４５の読み取りアドレスに変換する。さら
に、前記メモリ４５は、前記アドレスに貯蔵されたデー
タを出力する。前記アドレス発生器４４が前記アドレス
イネーブル信号ＡＤＤ＿ＥＡを受信する時点で、入力さ
れるインデックスＩは、第１インデックスイネーブル信
号ＩＮ＿ＥＡ１によって生成されたインデックスＩであ
るか、前記比較器４２によって生成された第２インデッ
クスイネーブル信号ＩＮ＿ＥＡ２によって生成された次
のインデックスＩである。前記比較器４２において、第
１インデックスイネーブル時間の間に生成された前記イ
ンデックスＩが入力データのサイズＳより小さい場合、
前記インデックスＩは前記アドレス発生器４４によって
読み取りアドレスに変換される。
【００１８】一方、前記インデックスＩが２次元マトリ
ックスのサイズＫより大きい場合、前記比較器４２が出
力する第２インデックスイネーブルＩＮ＿ＥＡ２信号に
よって生成された次のインデックスＩは、前記アドレス
発生器４４によって読み取りアドレスに変換される。前
記次の第１インデックスイネーブルＩＮ＿ＥＡ１信号が
発生する前に、前記比較器イネーブルＣＯＭＰ＿ＥＡ信
号及び前記アドレスイネーブルＡＤＤ＿ＥＡ信号が発生
するので、読み取りアドレスは、時間遅延なしで連続的
に発生する。
ックスのサイズＫより大きい場合、前記比較器４２が出
力する第２インデックスイネーブルＩＮ＿ＥＡ２信号に
よって生成された次のインデックスＩは、前記アドレス
発生器４４によって読み取りアドレスに変換される。前
記次の第１インデックスイネーブルＩＮ＿ＥＡ１信号が
発生する前に、前記比較器イネーブルＣＯＭＰ＿ＥＡ信
号及び前記アドレスイネーブルＡＤＤ＿ＥＡ信号が発生
するので、読み取りアドレスは、時間遅延なしで連続的
に発生する。
【００１９】一方、デジタルプロセッシングにおいて、
データは、１バイト(８ビット)の倍数の単位で処理され
ることが望ましい。これは、プロセッサ(または、制御
器)は、バイトの倍数単位でデータを処理するように設
計されているからである。前記メモリ４５内に貯蔵され
たデータのうち、前記読み取りアドレスに貯蔵されたデ
ータは、８ビットまたは８ビットの倍数で貯蔵される。
従って、前記アドレスの４ビットのＬＳＢ(Least signi
ficant bit)は、１５行×１６列の２次元マトリックス
の行を示し、４ビットのＭＳＢ(Most Significant Bit)
は、前記２次元マトリックスの列を示す。従って、制御
器は、行を示す４ビットのＬＳＢが指定する行の１６ビ
ットを読み取り、前記選択された１６ビットのうち前記
４ビットのＭＳＢが指定する列に該当するビットを第２
符号器に出力する。
データは、１バイト(８ビット)の倍数の単位で処理され
ることが望ましい。これは、プロセッサ(または、制御
器)は、バイトの倍数単位でデータを処理するように設
計されているからである。前記メモリ４５内に貯蔵され
たデータのうち、前記読み取りアドレスに貯蔵されたデ
ータは、８ビットまたは８ビットの倍数で貯蔵される。
従って、前記アドレスの４ビットのＬＳＢ(Least signi
ficant bit)は、１５行×１６列の２次元マトリックス
の行を示し、４ビットのＭＳＢ(Most Significant Bit)
は、前記２次元マトリックスの列を示す。従って、制御
器は、行を示す４ビットのＬＳＢが指定する行の１６ビ
ットを読み取り、前記選択された１６ビットのうち前記
４ビットのＭＳＢが指定する列に該当するビットを第２
符号器に出力する。
【００２０】従って、前記第２符号器は、インターリー
バから連続的なビットを連続的に受信して第２パリティ
ビットを生成する。前記第１符号器は、入力データをイ
ンターリービングせず、順次に入力されるデータを符号
化して第１パリティビットを出力する。時間遅延は、前
記符号器によって処理されたデータ間の連係性を維持す
るために連続的なデータに対して広範囲の変更を要求す
るが、本発明におけるインターリーバは、パンクチュア
による遅延なしでデータを出力する。つまり、第１符号
器及び第２符号器から出力されるデータをマッチングす
るためにパンクチュアによる出力遅延を考慮するか、補
償する必要がない。
バから連続的なビットを連続的に受信して第２パリティ
ビットを生成する。前記第１符号器は、入力データをイ
ンターリービングせず、順次に入力されるデータを符号
化して第１パリティビットを出力する。時間遅延は、前
記符号器によって処理されたデータ間の連係性を維持す
るために連続的なデータに対して広範囲の変更を要求す
るが、本発明におけるインターリーバは、パンクチュア
による遅延なしでデータを出力する。つまり、第１符号
器及び第２符号器から出力されるデータをマッチングす
るためにパンクチュアによる出力遅延を考慮するか、補
償する必要がない。
【００２１】図５は、本発明によるインターリーバの動
作を示すタイミングブロック図である。図５を参照する
と、信号５１は、第１インデックスイネーブル信号ＩＮ
＿ＥＡ１を示し、時間周期Ｔ毎に発生する。さらに、前
記信号５１は、８つの第１インデックスイネーブル信号
ＩＮ＿ＥＡ１(５１ａ−５１ｈ)から構成されている。信
号５２は、前記インデックス発生器４３に入力される信
号であり、前記第１インデックスイネーブル信号ＩＮ＿
ＥＡ１及び第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を同時に示す。前記信号５２のうち、５２ａ及び５２
ｂ信号は、第２インデックスイネーブル信号である。信
号５３は、前記インデックス発生器４３が生成するイン
デックスを示し、前記インデックスは、前記それぞれの
第１インデックスイネーブル信号ＩＮ＿ＥＡ１及び第２
インデックスイネーブル信号ＩＮ＿ＥＡ２によって出力
される。信号５４は、比較器イネーブル信号ＣＯＭＰ＿
ＥＡを示し、８つの生成された信号５４ａ−５４ｈから
構成される。前記比較器イネーブル信号ＣＯＭＰ＿ＥＡ
は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１
が周期Ｔ１時間の分だけ遅延された信号であり、ここ
で、時間Ｔ１は、前記第１インデックスイネーブル信号
を生成する周期Ｔより小さい値である(Ｔ１＜Ｔ)。信号
５５は、アドレスイネーブル信号ＡＤＤ＿ＥＡであり、
８つの信号５５ａ−５５ｈから構成される。前記アドレ
スイネーブル信号ＡＤＤ＿ＥＡは、前記第１インデック
スイネーブル信号ＩＮ＿ＥＡ１が第２周期Ｔ２の分だけ
遅延された信号である。前記Ｔ２は、前記Ｔ１より大き
く、前記Ｔより小さい値である(Ｔ１＜Ｔ２＜Ｔ)。信号
５６は、前記アドレス発生器４４が出力するアドレス信
号であり、５６Ａ'、５６Ｂ'、５６Ｃ'、５６Ｅ'、５６
Ｆ'、５６Ｈ'、５６Ｉ'、及び５６Ｊ'の８つの信号が出
力される。
作を示すタイミングブロック図である。図５を参照する
と、信号５１は、第１インデックスイネーブル信号ＩＮ
＿ＥＡ１を示し、時間周期Ｔ毎に発生する。さらに、前
記信号５１は、８つの第１インデックスイネーブル信号
ＩＮ＿ＥＡ１(５１ａ−５１ｈ)から構成されている。信
号５２は、前記インデックス発生器４３に入力される信
号であり、前記第１インデックスイネーブル信号ＩＮ＿
ＥＡ１及び第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を同時に示す。前記信号５２のうち、５２ａ及び５２
ｂ信号は、第２インデックスイネーブル信号である。信
号５３は、前記インデックス発生器４３が生成するイン
デックスを示し、前記インデックスは、前記それぞれの
第１インデックスイネーブル信号ＩＮ＿ＥＡ１及び第２
インデックスイネーブル信号ＩＮ＿ＥＡ２によって出力
される。信号５４は、比較器イネーブル信号ＣＯＭＰ＿
ＥＡを示し、８つの生成された信号５４ａ−５４ｈから
構成される。前記比較器イネーブル信号ＣＯＭＰ＿ＥＡ
は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１
が周期Ｔ１時間の分だけ遅延された信号であり、ここ
で、時間Ｔ１は、前記第１インデックスイネーブル信号
を生成する周期Ｔより小さい値である(Ｔ１＜Ｔ)。信号
５５は、アドレスイネーブル信号ＡＤＤ＿ＥＡであり、
８つの信号５５ａ−５５ｈから構成される。前記アドレ
スイネーブル信号ＡＤＤ＿ＥＡは、前記第１インデック
スイネーブル信号ＩＮ＿ＥＡ１が第２周期Ｔ２の分だけ
遅延された信号である。前記Ｔ２は、前記Ｔ１より大き
く、前記Ｔより小さい値である(Ｔ１＜Ｔ２＜Ｔ)。信号
５６は、前記アドレス発生器４４が出力するアドレス信
号であり、５６Ａ'、５６Ｂ'、５６Ｃ'、５６Ｅ'、５６
Ｆ'、５６Ｈ'、５６Ｉ'、及び５６Ｊ'の８つの信号が出
力される。
【００２２】図４及び図５において、本発明による前記
インターリーバの動作を説明すると、初期パラメータ
は、メモリのサイズがＫである前記ターボ符号器のメモ
リに貯蔵される。サイズがＳである入力データを受信し
て前記メモリ４５に貯蔵する。インデックス発生器４３
は、第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５
１ａ)を受信すると、１番目のインデックス５３Ａを出
力する。遅延器４１において、前記１番目の第１インデ
ックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)を１番目の
周期Ｔ１の分だけ遅延することによって、１番目の比較
器イネーブル信号ＣＯＭＰ＿ＥＡ５４ａが生成される。
前記比較器４２は、前記１番目のインデックス５３Ａと
入力データのサイズＳを比較し、前記インデックス５３
ＡがＳより小さい場合は、第２インデックスイネーブル
信号ＩＮ＿ＥＡ２を発生しない。前記１番目の第１イン
デックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)が２番目
の周期Ｔ２の分だけ遅延された後、前記遅延器４１は１
番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ａを出
力し、これを受信したアドレス発生器４４は、アドレス
５６Ａ'を出力する。前記アドレス発生器４４は、アド
レス５６Ａ'を前記メモリ４５に印加し、アドレス位置
５６Ａ'に貯蔵されたデータを出力する。出力されたデ
ータは、第２符号器３３に入力されて符号化される。
インターリーバの動作を説明すると、初期パラメータ
は、メモリのサイズがＫである前記ターボ符号器のメモ
リに貯蔵される。サイズがＳである入力データを受信し
て前記メモリ４５に貯蔵する。インデックス発生器４３
は、第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５
１ａ)を受信すると、１番目のインデックス５３Ａを出
力する。遅延器４１において、前記１番目の第１インデ
ックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)を１番目の
周期Ｔ１の分だけ遅延することによって、１番目の比較
器イネーブル信号ＣＯＭＰ＿ＥＡ５４ａが生成される。
前記比較器４２は、前記１番目のインデックス５３Ａと
入力データのサイズＳを比較し、前記インデックス５３
ＡがＳより小さい場合は、第２インデックスイネーブル
信号ＩＮ＿ＥＡ２を発生しない。前記１番目の第１イン
デックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)が２番目
の周期Ｔ２の分だけ遅延された後、前記遅延器４１は１
番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ａを出
力し、これを受信したアドレス発生器４４は、アドレス
５６Ａ'を出力する。前記アドレス発生器４４は、アド
レス５６Ａ'を前記メモリ４５に印加し、アドレス位置
５６Ａ'に貯蔵されたデータを出力する。出力されたデ
ータは、第２符号器３３に入力されて符号化される。
【００２３】インデックス発生器４３は、２番目の第１
インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｂ)を受
信すると、２番目のインデックス５３Ｂを出力する。遅
延器４１において、前記２番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｂ)を周期Ｔ１の分だけ遅
延することによって２番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｂが生成される。前記比較器４２は、前
記２番目のインデックス５３Ｂと入力データのサイズＳ
を比較し、前記インデックス５３ＢがＳより小さい場合
は、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発
生しない。前記２番目の第１インデックスイネーブル信
号ＩＮ＿ＥＡ１(５１ｂ)が周期Ｔ２の分だけ遅延された
後、前記遅延器４１は、２番目のアドレスイネーブル信
号ＡＤＤ＿ＥＡ５５ｂを出力し、これを受信したアドレ
ス発生器４４は、アドレス５６Ｂ'を出力する。前記ア
ドレス発生器４４は、アドレス５６Ｂ'を前記メモリ４
５に印加し、アドレス位置５６Ｂ'に貯蔵されたデータ
を出力する。出力されたデータは、第２符号器３３に入
力されて符号化される。
インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｂ)を受
信すると、２番目のインデックス５３Ｂを出力する。遅
延器４１において、前記２番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｂ)を周期Ｔ１の分だけ遅
延することによって２番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｂが生成される。前記比較器４２は、前
記２番目のインデックス５３Ｂと入力データのサイズＳ
を比較し、前記インデックス５３ＢがＳより小さい場合
は、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発
生しない。前記２番目の第１インデックスイネーブル信
号ＩＮ＿ＥＡ１(５１ｂ)が周期Ｔ２の分だけ遅延された
後、前記遅延器４１は、２番目のアドレスイネーブル信
号ＡＤＤ＿ＥＡ５５ｂを出力し、これを受信したアドレ
ス発生器４４は、アドレス５６Ｂ'を出力する。前記ア
ドレス発生器４４は、アドレス５６Ｂ'を前記メモリ４
５に印加し、アドレス位置５６Ｂ'に貯蔵されたデータ
を出力する。出力されたデータは、第２符号器３３に入
力されて符号化される。
【００２４】前記インデックス発生器４３は、３番目の
第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)
を受信すると、３番目の第３インデックス５３Ｃを出力
する。遅延器４１において、前記３番目の第１インデッ
クスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)を周期Ｔ１の
分だけ遅延することによって３番目の比較器イネーブル
信号ＣＯＭＰ＿ＥＡ５４ｃが生成される。前記比較器４
２は、前記３番目のインデックス５３Ｃと入力データの
サイズＳを比較し、前記インデックス５３ＣがＳより小
さい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を発生しない。前記３番目の第１インデックスイネー
ブル信号ＩＮ＿ＥＡ１(５１ｃ)が周期Ｔ２の分だけ遅延
された後、前記遅延器４１は、３番目のアドレスイネー
ブル信号ＡＤＤ＿ＥＡ５５ｃを出力し、これを受信した
アドレス発生器４４は、アドレス５６Ｃ'を出力する。
前記アドレス発生器４４は、アドレス５６Ｃ'を前記メ
モリ４５に印加し、アドレス位置５６Ｃ'に貯蔵された
データを出力する。出力されたデータは、第２符号器３
３に入力されて符号化される。
第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)
を受信すると、３番目の第３インデックス５３Ｃを出力
する。遅延器４１において、前記３番目の第１インデッ
クスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)を周期Ｔ１の
分だけ遅延することによって３番目の比較器イネーブル
信号ＣＯＭＰ＿ＥＡ５４ｃが生成される。前記比較器４
２は、前記３番目のインデックス５３Ｃと入力データの
サイズＳを比較し、前記インデックス５３ＣがＳより小
さい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ
２を発生しない。前記３番目の第１インデックスイネー
ブル信号ＩＮ＿ＥＡ１(５１ｃ)が周期Ｔ２の分だけ遅延
された後、前記遅延器４１は、３番目のアドレスイネー
ブル信号ＡＤＤ＿ＥＡ５５ｃを出力し、これを受信した
アドレス発生器４４は、アドレス５６Ｃ'を出力する。
前記アドレス発生器４４は、アドレス５６Ｃ'を前記メ
モリ４５に印加し、アドレス位置５６Ｃ'に貯蔵された
データを出力する。出力されたデータは、第２符号器３
３に入力されて符号化される。
【００２５】４番目の第１インデックスイネーブル信号
ＩＮ＿ＥＡ１(５１ｄ)がインターリーバ４０に印加され
ると、インデックス発生器４３は、４番目のインデック
ス５３Ｄを出力する。前記４番目の第１インデックスイ
ネーブル信号ＩＮ＿ＥＡ１(５１ｄ)が第１時間Ｔ１の分
だけ遅延されると、４番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｄが生成される。前記比較器４２は、前
記４番目のインデックス５３Ｄと入力データのサイズＳ
を比較し、前記インデックス５３Ｄが入力データのサイ
ズＳより大きい場合、前記比較器４２は、１番目の第２
インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を発
生する。インデックス発生器４３は、前記第２インデッ
クスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を受信する
と、５番目のインデックス５３Ｅを生成する。前記４番
目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５
１ｄ)が周期Ｔ２の分だけ遅延された後、前記遅延器４
１は、４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５
５ｄを出力し、前記アドレス発生器４４は、前記４番目
のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄによって
アドレス５６Ｅ'を出力する。前記アドレス発生器４４
は、４番目のインデックス５３Ｄが入力される場合、前
記アドレスイネーブル信号ＡＤＤ＿ＥＡを受信しない
と、前記４番目のインデックス５３Ｄを処理しない。前
記４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄ
を受信する時、前記アドレス発生器４４は、現在入力状
態の５番目のインデックス５３Ｅに基づいて有効のアド
レス５６Ｅ'を出力する。ここで、入力データのサイズ
Ｓより大きい無効のインデックス５３Ｄは無視され、前
記インデックス発生器４３は、前記無効のインデックス
によって、前記アドレス発生器４４が動作する前に次の
インデックス５３Ｅを生成する。前記アドレス発生器４
４は、アドレス５６Ｅ'を前記メモリ４５に印加し、ア
ドレス位置５６Ｅ'に貯蔵されたデータを出力する。出
力されたデータは、第２符号器３３に入力されて符号化
される。
ＩＮ＿ＥＡ１(５１ｄ)がインターリーバ４０に印加され
ると、インデックス発生器４３は、４番目のインデック
ス５３Ｄを出力する。前記４番目の第１インデックスイ
ネーブル信号ＩＮ＿ＥＡ１(５１ｄ)が第１時間Ｔ１の分
だけ遅延されると、４番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｄが生成される。前記比較器４２は、前
記４番目のインデックス５３Ｄと入力データのサイズＳ
を比較し、前記インデックス５３Ｄが入力データのサイ
ズＳより大きい場合、前記比較器４２は、１番目の第２
インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を発
生する。インデックス発生器４３は、前記第２インデッ
クスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を受信する
と、５番目のインデックス５３Ｅを生成する。前記４番
目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５
１ｄ)が周期Ｔ２の分だけ遅延された後、前記遅延器４
１は、４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５
５ｄを出力し、前記アドレス発生器４４は、前記４番目
のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄによって
アドレス５６Ｅ'を出力する。前記アドレス発生器４４
は、４番目のインデックス５３Ｄが入力される場合、前
記アドレスイネーブル信号ＡＤＤ＿ＥＡを受信しない
と、前記４番目のインデックス５３Ｄを処理しない。前
記４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄ
を受信する時、前記アドレス発生器４４は、現在入力状
態の５番目のインデックス５３Ｅに基づいて有効のアド
レス５６Ｅ'を出力する。ここで、入力データのサイズ
Ｓより大きい無効のインデックス５３Ｄは無視され、前
記インデックス発生器４３は、前記無効のインデックス
によって、前記アドレス発生器４４が動作する前に次の
インデックス５３Ｅを生成する。前記アドレス発生器４
４は、アドレス５６Ｅ'を前記メモリ４５に印加し、ア
ドレス位置５６Ｅ'に貯蔵されたデータを出力する。出
力されたデータは、第２符号器３３に入力されて符号化
される。
【００２６】インデックス発生器４３は、５番目の第１
インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｅ)を受
信すると、６番目のインデックス５３Ｆを出力する。遅
延器４１において、前記５番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ１の分だけ遅
延することによって５番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｅが生成される。前記比較器４２は、前
記６番目のインデックス５３Ｆと入力データのサイズＳ
を比較し、前記インデックス５３ＦがＳより小さい場
合、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発
生しない。前記５番目の第１インデックスイネーブル信
号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ２の分だけ遅した後、
遅延器４１は、５番目のアドレスイネーブル信号ＡＤＤ
＿ＥＡ５５ｅを出力する。アドレス発生器４４は、前記
５番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｅを
受信してアドレス５６Ｆ'を出力する。前記アドレス発
生器４４は、アドレス５６Ｆ'を前記メモリ４５に印加
し、アドレス位置５６Ｆ'に貯蔵されたデータを出力す
る。出力されたデータは、第２符号器３３に入力されて
符号化される。
インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｅ)を受
信すると、６番目のインデックス５３Ｆを出力する。遅
延器４１において、前記５番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ１の分だけ遅
延することによって５番目の比較器イネーブル信号ＣＯ
ＭＰ＿ＥＡ５４ｅが生成される。前記比較器４２は、前
記６番目のインデックス５３Ｆと入力データのサイズＳ
を比較し、前記インデックス５３ＦがＳより小さい場
合、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発
生しない。前記５番目の第１インデックスイネーブル信
号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ２の分だけ遅した後、
遅延器４１は、５番目のアドレスイネーブル信号ＡＤＤ
＿ＥＡ５５ｅを出力する。アドレス発生器４４は、前記
５番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｅを
受信してアドレス５６Ｆ'を出力する。前記アドレス発
生器４４は、アドレス５６Ｆ'を前記メモリ４５に印加
し、アドレス位置５６Ｆ'に貯蔵されたデータを出力す
る。出力されたデータは、第２符号器３３に入力されて
符号化される。
【００２７】６番目の第１インデックスイネーブル信号
ＩＮ＿ＥＡ１(５１ｆ)がインターリーバ４０に印加され
ると、インデックス発生器４３は、７番目のインデック
ス５３Ｇを出力する。前記６番目の第１インデックスイ
ネーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ１の分だけ
遅延することによって６番目の比較器イネーブル信号Ｃ
ＯＭＰ＿ＥＡ５４ｆが生成される。前記比較器４２は、
前記７番目のインデックス５３Ｇと入力データのサイズ
Ｓを比較する。前記インデックス５３Ｇがまた入力デー
タのサイズＳより大きい場合、前記比較器４２は、２番
目の第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５
２ｂ)を発生する。前記第２インデックスイネーブル信
号ＩＮ＿ＥＡ２(５２ｂ)を受信すると、インデックス発
生器４３は、８番目のインデックス５３Ｈを生成する。
前記遅延器４１は、前記６番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ２の分だけ遅
延して６番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５
５ｆを出力する。前記アドレス発生器４４は、前記６番
目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｆによっ
てアドレス５６Ｈ'を出力する。この時、前記アドレス
発生器４４は、７番目のインデックス５３Ｇが入力され
る時、前記アドレスイネーブル信号ＡＤＤ＿ＥＡが受信
されないと、前記７番目のインデックス５３Ｇを処理し
ない。前記６番目のアドレスイネーブル信号ＡＤＤ＿Ｅ
Ａ５５ｆを受信すると、前記アドレス発生器４４は、現
在入力状態の８番目のインデックス５３Ｈに基づいて有
効のアドレス５６Ｈ'を出力する。ここで、入力データ
のサイズＳより大きい無効のインデックス５３Ｇは無視
され、前記インデックス発生器４３は、前記無効のイン
デックスによって、前記アドレス発生器４４が動作する
前に次のインデックス５３Ｈを生成する。前記アドレス
発生器４４は、アドレス５６Ｈ'を前記メモリ４５に印
加し、アドレス位置５６Ｈ'に貯蔵されたデータを出力
する。出力されたデータは、第２符号器３３に入力され
て符号化される。
ＩＮ＿ＥＡ１(５１ｆ)がインターリーバ４０に印加され
ると、インデックス発生器４３は、７番目のインデック
ス５３Ｇを出力する。前記６番目の第１インデックスイ
ネーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ１の分だけ
遅延することによって６番目の比較器イネーブル信号Ｃ
ＯＭＰ＿ＥＡ５４ｆが生成される。前記比較器４２は、
前記７番目のインデックス５３Ｇと入力データのサイズ
Ｓを比較する。前記インデックス５３Ｇがまた入力デー
タのサイズＳより大きい場合、前記比較器４２は、２番
目の第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５
２ｂ)を発生する。前記第２インデックスイネーブル信
号ＩＮ＿ＥＡ２(５２ｂ)を受信すると、インデックス発
生器４３は、８番目のインデックス５３Ｈを生成する。
前記遅延器４１は、前記６番目の第１インデックスイネ
ーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ２の分だけ遅
延して６番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５
５ｆを出力する。前記アドレス発生器４４は、前記６番
目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｆによっ
てアドレス５６Ｈ'を出力する。この時、前記アドレス
発生器４４は、７番目のインデックス５３Ｇが入力され
る時、前記アドレスイネーブル信号ＡＤＤ＿ＥＡが受信
されないと、前記７番目のインデックス５３Ｇを処理し
ない。前記６番目のアドレスイネーブル信号ＡＤＤ＿Ｅ
Ａ５５ｆを受信すると、前記アドレス発生器４４は、現
在入力状態の８番目のインデックス５３Ｈに基づいて有
効のアドレス５６Ｈ'を出力する。ここで、入力データ
のサイズＳより大きい無効のインデックス５３Ｇは無視
され、前記インデックス発生器４３は、前記無効のイン
デックスによって、前記アドレス発生器４４が動作する
前に次のインデックス５３Ｈを生成する。前記アドレス
発生器４４は、アドレス５６Ｈ'を前記メモリ４５に印
加し、アドレス位置５６Ｈ'に貯蔵されたデータを出力
する。出力されたデータは、第２符号器３３に入力され
て符号化される。
【００２８】インデックス５３Ｉ及び５３Ｊを処理する
時も、前記５３Ａの処理方法と同一の方法によって処理
し、アドレス発生器４４は、前記インデックス５３Ｉ及
び５３Ｊの処理結果としてアドレス５６Ｉ'及び５６Ｊ'
を出力する。前述したように、８つの第１インデックス
イネーブル信号は、１つの周期を構成する。入力データ
サイズＳは２３７であり、この過程は、２３７個の有効
のアドレスが全て生成されるまで進行される。前述した
ように、生成されたインデックスＩが入力データＳより
大きい場合、インデックス発生器４３によって次のイン
デックスが生成されるように、比較器４２は、イネーブ
ルの後、第２インデックスイネーブル信号ＩＮ＿ＥＡ２
を直ちに発生する。アドレスイネーブル信号は、次のイ
ンデックスが発生した後に発生されて、遅延なしでアド
レスを生成する。
時も、前記５３Ａの処理方法と同一の方法によって処理
し、アドレス発生器４４は、前記インデックス５３Ｉ及
び５３Ｊの処理結果としてアドレス５６Ｉ'及び５６Ｊ'
を出力する。前述したように、８つの第１インデックス
イネーブル信号は、１つの周期を構成する。入力データ
サイズＳは２３７であり、この過程は、２３７個の有効
のアドレスが全て生成されるまで進行される。前述した
ように、生成されたインデックスＩが入力データＳより
大きい場合、インデックス発生器４３によって次のイン
デックスが生成されるように、比較器４２は、イネーブ
ルの後、第２インデックスイネーブル信号ＩＮ＿ＥＡ２
を直ちに発生する。アドレスイネーブル信号は、次のイ
ンデックスが発生した後に発生されて、遅延なしでアド
レスを生成する。
【００２９】従って、アドレスイネーブル信号ＡＤＤ＿
ＥＡは、時間遅延なしでアドレスを生成するようにな
る。さらに、ＵＭＴＳシステムのインターリービング規
則は、どのサイズの入力データをインターリービングし
ても、連続的にＳより大きい値を生成しない。従って、
第２イネーブル信号によって発生したインデックスは、
Ｓ値と比較する必要がない。前記説明において、インデ
ックスは、アドレスを生成するための中間媒介値として
利用される。しかしながら、この媒介値を利用せずに、
前記インデックスをそのままアドレスとして出力するこ
ともできる。この場合、前記インデックス発生器４３
は、アドレス発生器の機能を有し、前記アドレス発生器
は、生成されたアドレスをアドレスイネーブル信号によ
って選択的に出力する。
ＥＡは、時間遅延なしでアドレスを生成するようにな
る。さらに、ＵＭＴＳシステムのインターリービング規
則は、どのサイズの入力データをインターリービングし
ても、連続的にＳより大きい値を生成しない。従って、
第２イネーブル信号によって発生したインデックスは、
Ｓ値と比較する必要がない。前記説明において、インデ
ックスは、アドレスを生成するための中間媒介値として
利用される。しかしながら、この媒介値を利用せずに、
前記インデックスをそのままアドレスとして出力するこ
ともできる。この場合、前記インデックス発生器４３
は、アドレス発生器の機能を有し、前記アドレス発生器
は、生成されたアドレスをアドレスイネーブル信号によ
って選択的に出力する。
【００３０】図６は、本発明によるインターリーバの動
作を示すフローチャートである。図６を参照すると、タ
ーボ符号器３５には、任意の行Ｒ、任意の列Ｃ、前記行
Ｒ及び列Ｃとして表現されるサイズＫの２次元マトリッ
クス、及びインターリービングのための初期パラメータ
が貯蔵されている。段階６１で、前記インターリーバ
は、入力データを順次に前記メモリに貯蔵し、前記入力
データのサイズＳを決定する。段階６２で、１番目の第
１インデックスイネーブル信号ＩＮ＿ＥＡ１は、遅延器
４１及びインデックス発生器４３によって受信される。
段階６３で、インデックス発生器４３は、１番目のイン
デックスＩを生成する。段階６４で、前記１番目のイン
デックスＩは、前記Ｓと比較されて、前記インデックス
ＩがデータサイズＳ以下であるか否かを確認する。前記
インデックスＩがデータサイズＳ以下であると確認され
る場合、段階６５で、前記１番目のインデックスと関連
したデータを出力する。しかしながら、段階６４で、イ
ンデックスＩがデータサイズＳより大きいと判断される
場合、インターリーバ４０のインデックス発生器４３
は、段階６６で、第２インデックスイネーブル信号を生
成する。次に、段階６７で、前記インデックス発生器４
３は、２番目のインデックスを生成する。前記生成され
た２番目のインデックスは、アドレス発生器４４に伝送
されて、段階６５で、第２インデックスと関連したデー
タを出力する。段階６８で、ターボ符号器の制御器は、
前記出力インデックスの数が入力データサイズＳと同一
であるか否かを判断する。出力されたインデックスの数
が入力データサイズＳと同一でない場合、この過程は、
２番目の第１インデックスイネーブル信号を受信するた
めに段階６２に進行する。一方、前記出力されたインデ
ックスの数がデータサイズＳと同一である場合、この過
程は、次のデータブロックを受信するために終了する。
作を示すフローチャートである。図６を参照すると、タ
ーボ符号器３５には、任意の行Ｒ、任意の列Ｃ、前記行
Ｒ及び列Ｃとして表現されるサイズＫの２次元マトリッ
クス、及びインターリービングのための初期パラメータ
が貯蔵されている。段階６１で、前記インターリーバ
は、入力データを順次に前記メモリに貯蔵し、前記入力
データのサイズＳを決定する。段階６２で、１番目の第
１インデックスイネーブル信号ＩＮ＿ＥＡ１は、遅延器
４１及びインデックス発生器４３によって受信される。
段階６３で、インデックス発生器４３は、１番目のイン
デックスＩを生成する。段階６４で、前記１番目のイン
デックスＩは、前記Ｓと比較されて、前記インデックス
ＩがデータサイズＳ以下であるか否かを確認する。前記
インデックスＩがデータサイズＳ以下であると確認され
る場合、段階６５で、前記１番目のインデックスと関連
したデータを出力する。しかしながら、段階６４で、イ
ンデックスＩがデータサイズＳより大きいと判断される
場合、インターリーバ４０のインデックス発生器４３
は、段階６６で、第２インデックスイネーブル信号を生
成する。次に、段階６７で、前記インデックス発生器４
３は、２番目のインデックスを生成する。前記生成され
た２番目のインデックスは、アドレス発生器４４に伝送
されて、段階６５で、第２インデックスと関連したデー
タを出力する。段階６８で、ターボ符号器の制御器は、
前記出力インデックスの数が入力データサイズＳと同一
であるか否かを判断する。出力されたインデックスの数
が入力データサイズＳと同一でない場合、この過程は、
２番目の第１インデックスイネーブル信号を受信するた
めに段階６２に進行する。一方、前記出力されたインデ
ックスの数がデータサイズＳと同一である場合、この過
程は、次のデータブロックを受信するために終了する。
【００３１】前述の如く、本発明の詳細な説明では具体
的な実施形態を参照して詳細に説明してきたが、本発明
の範囲は前記実施形態によって限られるべきではなく、
本発明の範囲内で様々な変形が可能であるということ
は、当該技術分野における通常の知識を持つ者には明ら
かである。
的な実施形態を参照して詳細に説明してきたが、本発明
の範囲は前記実施形態によって限られるべきではなく、
本発明の範囲内で様々な変形が可能であるということ
は、当該技術分野における通常の知識を持つ者には明ら
かである。
【００３２】
【発明の効果】前述したように、本発明による装置及び
方法は、パンクチュアによる時間遅延なしで連続的なデ
ータ出力を可能にするという効果がある。
方法は、パンクチュアによる時間遅延なしで連続的なデ
ータ出力を可能にするという効果がある。
【図１】 一般的なインターリーバを示す図である。
【図２】 一般的なインターリーバにおけるパンクチュ
アによる出力遅延を示す図である。
アによる出力遅延を示す図である。
【図３】 一般的なターボ符号器を示す図である。
【図４】 本発明によるインターリーバを示す図であ
る。
る。
【図５】 本発明によるインターリーバの動作を示すタ
イミングブロック図である。
イミングブロック図である。
【図６】 本発明によるインターリーバの動作を示すフ
ローチャートである。
ローチャートである。
４０ インターリーバ
４１ 遅延器
４２ 比較器
４３ インデックス発生器
４４ アドレス発生器
４５ メモリ
Claims (13)
- 【請求項１】 メモリに順次に貯蔵されたデータをラン
ダムに出力する装置において、 前記メモリに位置を表示する１番目のインデックスを生
成する装置と、 前記メモリに貯蔵された入力データのサイズを示すパラ
メータと前記１番目のインデックスを比較する装置と、 前記パラメータが前記１番目のインデックスより小さい
か、それとも同一である場合、前記メモリの位置に貯蔵
されたデータを出力する装置と、から構成されることを
特徴とする装置。 - 【請求項２】 前記１番目のインデックスを生成する装
置は、 前記パラメータが前記１番目のインデックスより大きい
場合、２番目のインデックスを生成する装置であること
を特徴とする請求項１記載の装置。 - 【請求項３】 前記１番目のインデックスを生成する装
置は、第１制御信号または第２制御信号の入力によって
それぞれの１番目のインデックスまたは２番目のインデ
ックスを生成するインデックス発生器であることを特徴
とする請求項２記載の装置。 - 【請求項４】 前記第１制御信号は、前記１番目のイン
デックスを生成するために前記インデックス発生器によ
って周期的に受信されて前記１番目のインデックスの生
成を初期化する信号であることを特徴とする請求項３記
載の装置。 - 【請求項５】 前記第２制御信号は、前記パラメータが
前記１番目の１インデックスより大きい場合に生成さ
れ、前記２番目のインデックスを生成するために前記イ
ンデックス発生器によって受信されて前記２番目のイン
デックスの生成を初期化する信号であることを特徴とす
る請求項４記載の装置。 - 【請求項６】 前記比較する装置は、前記インデックス
発生器から前記インデックス及び前記パラメータを受信
し、前記インデックスが前記パラメータより小さいか同
一である場合、第２制御信号を出力する比較器であるこ
とを特徴とする請求項５記載の装置。 - 【請求項７】 前記データを出力する装置は、第３制御
信号の入力によってメモリ出力要求を生成するアドレス
発生器であることを特徴とする請求項６記載の装置。 - 【請求項８】 メモリに順次に貯蔵されたデータをラン
ダムに出力する装置において、 第１周期に第１制御信号を受信し、第２周期に第２制御
信号を出力し、第３周期に第３制御信号を出力する遅延
器と、 第１制御信号または第４制御信号のいずれか１つの信号
を受信し、前記第１制御信号または第４制御信号の受信
結果によって前記メモリに位置を表示するインデックス
を出力するインデックス発生器と、 前記メモリに貯蔵された前記データのサイズを示すパラ
メータと前記インデックスを比較し、前記インデックス
が前記パラメータより大きい場合、前記第２制御信号の
受信によって前記インデックス発生器に第４制御信号を
出力する比較器と、から構成されることを特徴とする装
置。 - 【請求項９】 前記第３周期は、前記第２周期より大き
く、前記第１周期より小さいことを特徴とする請求項８
記載の装置。 - 【請求項１０】 前記インデックスを発生し、前記第３
制御信号の受信結果によって前記インデックスが示すメ
モリアドレスを前記メモリに出力するアドレス発生器を
さらに備えることを特徴とする請求項９記載の装置。 - 【請求項１１】 前記メモリは、前記メモリアドレスに
位置したデータを出力することを特徴とする請求項１０
記載の装置。 - 【請求項１２】 メモリから貯蔵されたデータを出力す
る方法において、 前記メモリに入力データを順次に貯蔵する過程と、 前記貯蔵された入力データのサイズを決定する過程と、 第１制御信号を受信して１番目のインデックスを生成す
る過程と、 前記１番目のインデックスと前記データのサイズを比較
し、前記１番目のインデックスが前記データのサイズよ
り大きい場合は２番目のインデックスを生成する過程
と、 前記２番目のインデックスが生成されない場合は、前記
１番目のインデックスに対応するメモリアドレスを出力
する過程と、 前記２番目のインデックスが生成される場合は、前記２
番目のインデックスに対応するメモリアドレスを出力す
る過程と、から構成されることを特徴とする方法。 - 【請求項１３】 入力データのサイズを決定する制御器
の制御によって動作し、入力データを順次に貯蔵し、ア
ドレス発生器が生成するアドレスの受信結果によってメ
モリのアドレスに貯蔵されたデータを出力するメモリに
アドレスを出力するインターリーバにおいて、 第１周期には第１インデックスイネーブル信号を受信
し、比較器イネーブル信号を出力し、第２周期にはアド
レス発生器イネーブル信号を出力する遅延器と、 前記第１インデックスイネーブル信号または第２インデ
ックスイネーブル信号のいずれか１つの信号を受信し、
前記第１インデックスイネーブル信号または前記第２イ
ンデックスイネーブル信号の受信結果によってインデッ
クスを出力するインデックス発生器と、 比較器イネーブル信号の受信によって前記インデックス
と前記データのサイズを比較し、前記インデックスが前
記データのサイズより大きい場合は、第２インデックス
イネーブル信号を出力する比較器と、 前記アドレス発生器の入力は前記インデックス発生器の
出力に対応し、前記アドレス発生器イネーブル信号を受
信すると、最後に生成されたインデックスに対応するメ
モリアドレスを出力するアドレス発生器と、から構成さ
れることを特徴とするインターリーバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/004,707 US6871270B2 (en) | 2001-12-03 | 2001-12-03 | Device and method for minimizing puncturing-caused output delay |
| US10/004,707 | 2001-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224479A true JP2003224479A (ja) | 2003-08-08 |
| JP3730211B2 JP3730211B2 (ja) | 2005-12-21 |
Family
ID=21712125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002350392A Expired - Fee Related JP3730211B2 (ja) | 2001-12-03 | 2002-12-02 | パンクチュアによる出力遅延を最小化する装置及び方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6871270B2 (ja) |
| JP (1) | JP3730211B2 (ja) |
| KR (1) | KR20030045593A (ja) |
| CN (1) | CN1303834C (ja) |
| DE (1) | DE10256462A1 (ja) |
| FR (1) | FR2833115A1 (ja) |
| GB (1) | GB2383242B (ja) |
| IT (1) | ITMI20022518A1 (ja) |
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| US7529724B1 (en) | 2004-09-21 | 2009-05-05 | Emc Corporation | Servicing work requests between units of a storage device |
| US8122201B1 (en) * | 2004-09-21 | 2012-02-21 | Emc Corporation | Backup work request processing by accessing a work request of a data record stored in global memory |
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| US10198462B2 (en) * | 2012-04-05 | 2019-02-05 | Microsoft Technology Licensing, Llc | Cache management |
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- 2002-11-08 KR KR1020020069176A patent/KR20030045593A/ko not_active Application Discontinuation
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