JP4347746B2

JP4347746B2 - 同期補正回路

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Publication number: JP4347746B2
Application number: JP2004155843A
Authority: JP
Inventors: 健二笠村; 康広高田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-05-26
Filing date: 2004-05-26
Publication date: 2009-10-21
Anticipated expiration: 2024-05-26
Also published as: CN1702997A; US20050265502A1; US7424078B2; KR101139771B1; JP2005341110A; KR20060047802A

Description

本発明は、同期補正回路に関するものである。とくに、PHS（Personal Handyphon System）等の携帯電話機にて受信した電波の同期補正回路に関するものである。

PHSにおいて送受信におけるスロットは、１スロットあたり240ビットである。また、送信スロットは４スロット、受信スロットも４スロット、計８スロットで１フレームとする。基地局（Central Station）から出力される送信データを移動局（Personal Station）で受信する場合、基地局側の送信タイミングに移動局における受信スロットを合わせることが望まれる。このようなタイミング調整を同期補正という。

PHSにおける同期補正には、ユニークワード（UW: Unique Word）を利用するものがある。この場合、240ビットの受信データからユニークワードを検出する。検出されるユニークワードをロード信号とする。ロード信号の後に供給される固定データを内部カウンタに取り込む。内部カウンタは、240×８回カウントするカウンタで、このカウント値を基に同期タイミングが生成される。また、カウント値が受信データの入力タイミングによって補正されることから、同期タイミングも入力タイミングに応じて補正される。

一方、従来の同期補正回路は、UW検出回路、ビットカウンタ、スロットカウンタおよび同期タイミング生成回路を有している。受信データはUW検出回路に入力される。UW検出回路は、検出したUW検出信号を240進のビットカウンタのロード端子にロードタイミング信号として供給する。ビットカウンタは、受信データのビット単位における位置を表す機能を有している。ビットカウンタには、固定データがデータ端子に供給されている。また、ビットカウンタおよびスロットカウンタには、それぞれ、同じクロック信号がクロック端子を介して供給されている。ビットカウンタは、出力端子から８ビット[7:0]を同期タイミング生成回路の一端側に供給する。また、ビットカウンタは、キャリー出力端子からキャリー出力信号をスロットカウンタのイネーブル端子に供給する。スロットカウンタは８進カウンタで、スロット番号を表す機能を有している。スロットカウンタは、３ビット[2:0]を同期タイミング生成回路の他端側に供給する。同期タイミング生成回路は、供給されるこれらの信号に基づいていくつかのタイミング信号を生成している。

このような回路の例として特許文献１および２の構成が挙げられる。特許文献１の移動体通信装置の受信回路は、復調部３で受信したディジタル信号から再生クロックを生成し、ビットクロックに同期したUWを検出し、UW検出信号を出力する。コンパレータ４は、UW検出信号と再生クロックの位相のずれ方向を判定し、カウンタ５は、ビットクロックと再生クロックとの位相ずれをクロックでカウントする。受信回路は、位相ずれの方向とその大きさに基づいて動作クロック生成回路７のプログラマブルカウンタ８の分周比を可変し、精度の高い通信を可能にしている。

また、特許文献２のクロック同期補正方法および回路は、網同期用として、マスタクロックを位相差信号S₁₀により分周する分周回路102とISDN（Integrated Services Digital Network）網側クロックをリセット解除信号により動作する分周回路103との信号S₈およびS₉をそれぞれ、補正許可信号に応じて位相比較器106に供給し、位相差信号S₁₀を分周回路101および102に供給し、分周回路101からエアー側クロックを出力する。これら分周回路101、102および103は、エアー側およびISDN網側と同期がとれた状態からクロックの同期補正を行うことにより、同じタイミングで分周動作を開始する。これにより、PHS親機がPHS子機を見失うことなく、通信できる。

特開平10−126329号公報特開平11−313049号公報

上述した同期補正回路は、UW検出信号が検出されると、常に同期が補正される。通常、通信中における受信データの受信タイミングは、ほぼ一定で、同期が急激に、かつ大幅に補正されない。

ところで、従来の同期補正回路、特許文献１および２の回路構成において、たとえば障害物等で直接送信された電波の供給が遮られ、障害物等での反射波を遅れて受信することがある。この場合、間接的に供給された電波であることから、本来同期補正を行わなくてもよい。しかしながら、区別することなく、電波を受信するから、受信した電波にUWが検出されると、本来不要な電波に対しても同期補正をしてしまう。反射波が大幅に遅延している場合、同期を大きく補正することになる。この状態が続くと、同期補正回路は、同期外れの起因になってしまう。

本発明はこのような従来技術の欠点を解消し、反射波に対する同期補正を防止することができる同期補正回路を提供することを目的とする。

本発明は上述の課題を解決するために、ある特定のワードを検出する検出手段と、この検出手段からの検出信号に基づいて供給されるデータをロードし、またカウントする第１のカウンタと、第１のカウンタからのキャリー信号に応じてカウントする第２のカウンタと、第１および第２のカウンタから供給される出力に応じて同期タイミングを生成する手段とを備え、第１のカウンタの出力およびイネーブルにする範囲値に基づいて補正する範囲をイネーブル信号として生成するイネーブル生成手段と、このイネーブル信号と検出信号とに基づいて第１のカウンタへのデータをロードさせるロード信号を生成するロード生成手段とを含むことを特徴とする。

本発明の同期補正回路は、ロード生成手段でイネーブル生成手段からのイネーブル信号が示す範囲値内に検出手段からの検出信号があるか否かに応じて第１のカウンタに供給されるデータをロードさせることにより、大幅に外れて検出される検出信号を排除して同期補正することができる。

次に添付図面を参照して本発明による同期補正回路の実施例を詳細に説明する。

本実施例は、本発明の同期補正回路を同期補正回路10に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。

同期補正回路10は、図１に示すように、UW検出回路12、ロード生成回路14、ビットカウンタ16、スロットカウンタ18、同期補正部20および同期タイミング生成回路22を含む。UW検出回路12は、供給される受信データ24の中からユニークワードを検出する機能を有する。UW検出回路12は、検出したUW検出信号26をロード生成回路14に供給する。ロード生成回路14は、正の論理和演算を行う２入力の論理和（OR）ゲート回路28を備えている。論理和ゲート回路28における一方の端子には、UW検出信号26が供給され、他方の端子には、後段でさらに記載するように、同期補正部20からのイネーブル信号30が供給されている。ロード生成回路14は、論理和演算した結果をロード信号32としてビットカウンタ16のロード端子LDに印加している。

ビットカウンタ16は、ロード端子LDの他にデータ端子DATA、クロック端子、キャリー出力端子およびカウント出力端子Q1をそれぞれ、有している。データ端子DATAには、固定データ34としてたとえば値“31”が設定され、入力される。ビットカウンタ16は、クロック端子に供給されるクロック信号36に応じてカウントアップする。ビットカウンタ16は、240進のカウンタであり、239を越えると、キャリー端子COからスロットカウンタ18にキャリー出力信号38を出力する。ビットカウンタ16は、出力端子Q1から８ビット[7:0]のカウント値40を出力として同期タイミング生成回路22の一端42側および同期補正部20に供給する。

スロットカウンタ18は、スロット番号を表すカウント機能を有し、キャリー出力信号38の供給に応じてクロック信号によりカウントアップする。スロットカウンタ18は、このようにカウントアップしたカウント値44を同期タイミング生成回路22の他端46側に供給する。

同期補正部20は、同期補正の実行範囲内にあるか否かを示すイネーブル信号30を生成する機能を有している。この機能を実現させるため、同期補正部20は、範囲レジスタ50およびイネーブル生成回路52を含んでいる。範囲レジスタ50は、格納する範囲を示すレジスタ値54をイネーブル生成回路52に出力する。イネーブル生成回路52には、レジスタ値54の他にしたカウント値40およびクロック信号36が供給されている。イネーブル生成回路52は、カウント値40から次の検出信号が供給されるタイミングを予測する。また、予測位置を中心にレジスタ値54で示される範囲の間だけ同期補正を可能にするイネーブル信号を生成する。

同期タイミング生成回路22には、ビットカウンタ16およびスロットカウンタ18からそれぞれ、出力されたカウント値40および44が供給されている。同期タイミング生成回路22は、これら供給されるカウント値40および44に基づいて生成した複数のタイミング信号56を出力する。

このように本実施例の同期補正回路10は、従来の構成と比較すると、従来の構成にロード生成回路14および同期補正部20が新たに追加されていることがわかる。

次に同期補正回路10の動作について図２ないし図４に示すタイミングチャートを用いて説明する。図2(a)は、スロットカウンタ18の出力、カウント値44を示している。

図2(b)は、ビットカウンタ16から出力されるカウント値[7:0] 40を示している。ビットカウンタ16からカウント値[7:0] 40は、同期タイミング生成回路22とともに、同期補正部20のイネーブル生成回路52に供給される。この供給において、固定データ34もイネーブル生成回路52に供給される。固定データ34は、たとえば値“31”に設定されている。この設定を明示するため、図2(b)では値“31”が白黒反転されて表示されている。イネーブル生成回路52は、供給されるカウント値[7:0] 40に基づいて次にUW検出信号26が入力されるタイミングを予測している。換言すると、このUW検出による予測は、固定データ34をロードする直前にロード信号32として供給されることから、UW検出は、結果として、図2(c)に示すカウント値“30”に予測したことを示している。また、イネーブル生成回路52には、範囲レジスタ50からあらかじめ設定された範囲を示すレジスタ値54が供給されている。本実施例のレジスタ値54は、図２および図３に示したように、予測位置“30”を中心にした±８ビットとする。イネーブル生成回路52は、図2(d)に示すように、この設定範囲、すなわち時刻T1と時刻T2との範囲をレベル“Low”とするイネーブル信号30を正論理の論理和ゲート回路28の他端側に出力する。

一方、UW検出回路12では、供給される受信データ24の中から実際にUWを検出し、検出した領域だけをレベル“Low”にしたUW検出信号26を論理和ゲート回路28の一端側に供給する。UW検出信号26は、図2(e)に示すように、UW検出予測位置に比べて４つ手前の位置、すなわち値“26”にて検出されている。この結果、ロード信号32は、図2(e)と同じタイミングで図2(f)にて表される。

ビットカウンタ16は、入力されるクロック信号36に応じて出力端子Q1からカウント値40を同期タイミング生成回路22の端子42に供給する。また、スロットカウンタ18は、ビットカウンタ16から供給されるキャリー出力信号38のイネーブルタイミングにて供給されるクロック信号36でカウントする。スロットカウンタ18は、出力端子Q2からこのカウント値44を同期タイミング生成回路22の端子46に出力する。同期タイミング生成回路22は、供給されるカウント値40および44を基にデータを送受信用の各種タイミング信号56として出力する。

また、UW検出予測位置から-4ビットずれた際に、イネーブル信号30にて設定された範囲内にあることから、補正する。この場合、ビットカウンタ16は、図4(g)に示すように、カウント値“26”に続く本来の値“27”に対して時刻T3以降のカウント値40をデータ34にして、カウントアップする。すなわち、値“27”からカウント値40が“31”にされる。これにともない、図4(h)に示すスロットカウンタ18のカウント値44の位相タイミングも図５に示すように-4ずれを示し、４ビット位相が早まることになる。このように-4ビット位相ずれたカウント値40および44が同期タイミング生成回路22に供給される。同期タイミング生成回路22は、-4ビット分の位相をずらし、補正された各種タイミング信号56を生成する。

さらに、UW検出信号26が、図4(i)に示すように、UW検出予測位置から-11ビットずれたカウント値“19”（図示せず）にてUW検出された場合、図4(j)のロード信号26は、イネーブル信号30によりマスクされる。したがって、ロード信号26は、図４および図５の領域にわたってレベル“High”になる。これにより、UW検出信号26が無視される。この結果、図4(k)および図4(l)、ならびにこれらに続く図５から明らかなように位相は補正されない。

このように同期補正の範囲を設定することにより、範囲設定以外でUWを検出しても同期補正を行わず、反射波と予想される信号を受信波として取り込むことを防止することができる。

次に本発明に係る同期補正回路を適用した同期補正回路10における他の実施例の構成について図６を参照しながら説明する。本実施例における構成は、基本的に先の実施例における構成要素を使用する。本実施例の同期補正回路10は、これらの構成要素にデータ生成部58を含んでいる。データ生成部58は、UW検出予測位置からのずれに応じてビットカウンタ16にロードするデータ34を変化させる機能を有している。この機能を実現させるためデータ生成部58は、図６に示すように、反転ゲート回路60、カウンタ62、補正値生成回路64および加算器66を有している。

反転ゲート回路60は、イネーブル生成回路52から供給されるイネーブル信号30の信号レベルを反転させる機能を有している。反転ゲート回路60は、反転したイネーブル信号68をカウンタ62に出力する。カウンタ62は、供給される反転イネーブル信号68をイネーブル端子ENに入力する。また、カウンタ62は、クロック信号36をカウントクロックとして入力している。カウンタ62は、レベル“High”状態のイネーブル期間中に供給されるクロック信号36に応じてカウントしたカウント値70を補正値生成回路64の一端側72に出力する。

補正値生成回路64は、カウント値70と範囲を示すレジスタ値54とを基にUW検出予測位置からの相対距離を算出し、この算出した相対距離に応じて補正値を生成する機能を有している。補正値生成回路64には、カウント値70およびレジスタ値54がそれぞれ、供給されている。補正値生成回路64は、生成した補正値76を加算器66の一端78側に供給する。

加算器66は、固定値80に対して補正値76を加算して、補正したデータ34を生成する機能を有する。加算器66には、他端82側に固定値80が供給されている。ここで、固定値80は、たとえば先の実施例における固定値34に相当するものである。加算器66は、補正して、データ34としてビットカウンタ16のデータ端子に供給する。

この回路を追加することにより、同期補正回路10は、一度に補正する量を変化させて、制限することを可能にする。

次に同期補正回路10の動作について説明する。図７のタイミングチャートのうち、図7(a)〜図7(d)は、それぞれ、順にカウント値44および40、UW検出予測位置ならびにイネーブル信号30を表している。

カウンタ62は、図７(e)にて時刻T1〜時刻T2のイネーブル期間中に値“0”〜値“16”まで17カウントして、補正値生成回路64に出力することを示している。補正値生成回路64は、UW検出予測位置を基に相対距離を算出する。この算出により相対距離は、図7(f)に示すように、図7(e)の値“8”を値“0”にすると、値“-8”〜値“8”を得る。さらに、補正値生成回路64は、相対距離を２で除算することにより、図7(g)の相対距離に応じた補正値を生成し、加算器66の一端78側に供給する。加算器66は、図7(h)に示すようにイネーブル範囲内において、データ34として値“27〜35”を出力する。

図7(j)のロード信号32を受けて、ビットカウンタ16は、図7(k)に示すようにUW検出後にデータ34、すなわち値“29”を読み込んで、位相を補正する。この補正により、位相は、UW検出後の値“27”に対して“29”と設定することで“-2”ビット補正される。この位相補正は、図7(k)および図7(l)のカウント値40および44に反映される。

また、図7(m)に示すように、UW検出信号26の検出位置がレジスタ値で示した範囲外にある場合、図7(n)のロード信号32はすべてレベル“High”になる。これは、先の実施例と同様にUW検出しても同期補正が行われないことを意味する。したがって、図7(o)および図7(p)のカウント値40および44は、それぞれ、図7(b)および図7(a)に同じである。

このように動作させることにより、同期補正の値を位相のずれに応じて変化させることができることから、一度の補正で大幅に同期補正してしまうことを防止することができる。これにより、同期外れを発生させ難くすることができる。

さらに、図６に示した同期補正回路10における構成要素であるデータ生成部58の他の構成について説明する。データ生成部58は、図８に示すように、反転ゲート回路60、カウンタ62、補正選択回路84および加算器66を含む。補正選択回路84は、補正値生成回路64および86、セレクタ88、ならびに選択レジスタ90を備えている。補正値生成回路64および86は、それぞれ異なる相対補正値92および94を生成する機能を有している。補正値生成回路64および86は、それぞれ、生成した相対補正値92および94をセレクタ88に出力する。

セレクタ88は、供給された相対補正値92および94のいずれか一方を選択して、出力する機能を有している。選択は、選択レジスタ90からの選択値96に応じて行われる。セレクタ88は、選択した相対補正値を補正値76として加算器66の一端78側に出力する。選択レジスタ90は、選択した選択値96をセレクタ88に出力する。このようにして、選択値の選択肢を増やしている。

次に同期補正回路10の動作を説明する。図9(a)〜図9(e)は、図7(a)〜図7(f)と同じ状況にあることから、説明を省略する。図9(g)の相対補正値92は、補正値生成回路64にて相対距離を２で除算した結果の整数値である。また、図9(h)の相対補正値92は、補正値生成回路86にて相対距離を４で除算した結果の整数値である。

セレクタ88には、それぞれ、相対補正値92および94が供給される。セレクタ88は、選択レジスタ90から供給される選択値96に応じて相対補正値92および94のいずれかを選択する。本実施例では、相対補正値94を図9(i)に示すように、補正値76として選択する。加算器66は、補正値76と固定値80との加算により図9(j)に示すデータ34を出力する。

図9(k)のUW検出信号26および図9(l)のロード信号32は、同じタイミング信号になり、この結果、ビットカウンタ16は、図9(m)に示すように、UW検出位置“26”の次に本来の値“27”でなく、値“30”になる。したがって、位相補正は、“-3”のずれになる。この位相ずれは、図9(n)のスロットカウンタ44にも反映される。これにより、従来-4ビットの補正を-3ビットだけの補正で済ますことができる。

これに対して、図9(o)のUW検出信号26が図9(o)に示すように、イネーブル範囲外にある場合、図9(p)〜図9(r)に示すロード信号、ならびにカウント値40および44は、図7(n)〜図7(p)と同じ動作を行い、同期位相の補正をしない。

このように動作させて、複数の補正値を有することにより、選択肢を増やすことができ、これらの選択肢から適切な補正値を選択することにより、通信状況に応じた使い分けをすることができる。

以上のように構成することにより、同期補正回路10は、ロード生成回路12で同期補正部20からのイネーブル信号30が示す範囲値内にUW検出回路12からのUW検出信号26があるか否かに応じてビットカウンタ16に供給されるデータ34をロードさせて、大幅に外れて検出されるUW検出信号26を排除して、同期補正することにより、反射波と想定される信号波を拾うことなく、正常な受信波だけに基づく同期補正を行うことができる。

また、同期補正部20は、範囲レジスタ50からイネーブルにする補正範囲を示す格納されているレジスタ値54をイネーブル生成回路52に出力し、イネーブル生成回路52で供給された値54を基にした補正範囲とし、次の検出信号が供給されるタイミングを予測し、予測位置を中心にした補正範囲を同期補正に対するイネーブル信号として生成することにより、同期補正回路10における補正範囲を規定したイネーブル信号が生成され、補正許可範囲と禁止範囲を設定することができる。

同期補正部20は、一回の補正に応じた補正量を規定する補正値生成回路64を含むことにより、位相ずれに応じて補正値を変化させることができ、大幅な同期補正を防止することができる。

さらに、同期補正部20は、補正値生成回路64を複数有し、選択レジスタ90で選択値94をセレクタ66に供給し、セレクタ66で供給される選択値94によりこれら複数の補正値生成回路64および86からそれぞれ供給される補正量92および94の中から一つを選択して、補正値の選択肢を増やすことにより、通信状況に応じたより適切な補正値で同期補正することができる。

本発明の同期補正回路を適用した実施例における概略的な構成を示すブロック図である。図１の同期補正回路における動作を説明するタイミングチャートである。図２に続くタイミングチャートである。図１の同期補正回路における補正する場合および範囲外でUW検出した場合の動作を説明するタイミングチャートである。図４に続くタイミングチャートである。本発明の同期補正回路を適用した他の実施例における概略的な構成を示すブロック図である。図６の同期補正回路における動作を説明するタイミングチャートである。図６の同期補正回路に用いるデータ生成部における他の構成例を示すブロック図である。図８のデータ生成部を用いた場合の同期補正回路における動作を説明するタイミングチャートである。

符号の説明

10 同期補正回路
12 UW検出回路
14 ロード生成回路
16 ビットカウンタ
18 スロットカウンタ
20 同期補正部
22 同期タイミング生成回路
28 論理和ゲート回路
50 範囲レジスタ
52 イネーブル生成回路

Claims

ある特定のワードを検出する検出手段と、
該検出手段からの検出信号に基づいて供給されるデータをロードし、またカウントする第１のカウンタと、
第１のカウンタからのキャリー信号に応じてカウントする第２のカウンタと、
第１および第２のカウンタから供給される出力に応じて同期タイミングを生成する手段とを備え、
第１のカウンタの出力およびイネーブルにする範囲値に基づいて補正する範囲をイネーブル信号として生成するイネーブル生成手段と、
該イネーブル信号と前記検出信号とに基づいて第１のカウンタへの前記データをロードさせるロード信号を生成するロード生成手段とを含み、
前記イネーブル生成手段は、前記イネーブルにする補正範囲を示す固定データを格納する格納手段と、
供給された固定データを基に補正範囲を設定し、次の検出信号が供給されるタイミングを予測し、予測位置を中心にした補正範囲を同期補正に対するイネーブル信号として生成する補正範囲生成手段とを含むことを特徴とする同期補正回路。
請求項１に記載の回路において、前記イネーブル生成手段は、一回の補正に応じた補正量を規定する規定手段を含むことを特徴とする同期補正回路。
請求項１または２に記載の回路において、前記イネーブル生成手段は、前記規定手段を複数有し、
該複数の規定手段からそれぞれ供給される補正量の中から一つを選択する選択手段と、
該選択手段の選択を前記検出信号に基づいて前記選択手段に出力する選択制御手段とを含むことを特徴とする同期補正回路。