JPH10308729A - 同期回路制御装置 - Google Patents

同期回路制御装置

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JPH10308729A
JPH10308729A JP11801797A JP11801797A JPH10308729A JP H10308729 A JPH10308729 A JP H10308729A JP 11801797 A JP11801797 A JP 11801797A JP 11801797 A JP11801797 A JP 11801797A JP H10308729 A JPH10308729 A JP H10308729A
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Abstract

(57)【要約】 【課題】独立のクロックで動作する複数の同期回路間の
正確なパラレルデータ伝送を実現すると共に回路規模の
増加を最小限に抑制する。 【解決手段】データＤ１１を遅延量ｄ１のステップで３
回遅延し対応する遅延データＤ１２〜Ｄ１４を出力する
遅延部３と、クロックＣＫ２に同期してデータＤ１１〜
１４の各々をラッチしラッチデータＬ１１〜Ｌ１４を出
力するラッチ部４と、ラッチデータＬ１１〜Ｌ１４を遅
延量の小さい順に相互比較し比較対象信号相互間の一致
不一致を検出しこの検出結果にそれぞれ対応する比較信
号Ｃ１１〜Ｃ１３を出力する比較回路５と、比較信号Ｃ
１１〜Ｃ１３の制御に応答してデータＤ１１〜１３の１
つを同期データＤＳとして選択する選択回路６とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同期回路制御装置に
関し、特にそれぞれ独立したクロックで動作する複数の
同期回路相互間のデータ伝送の制御用の同期回路制御装
置に関する。
【０００２】
【従来の技術】従来、それぞれ独立のクロックで動作す
る同期回路であるマイクロコンピュータとマイクロコン
ピュータ相互間、あるいはマイクロコンピュータと他の
デバイスとの間のデータ伝送は、広く用いられている。
【０００３】この場合、ある同期回路すなわち第１の同
期回路内の全てのディジタル回路は、その同期回路の第
１の位相のクロックすなわち第１のクロックに同期して
動作する。また別の第２の同期回路内の全てのディジタ
ル回路は、その同期回路の第１の位相と異なる第２の位
相の第２のクロックに同期して動作する。
【０００４】第１の同期回路から第２の同期回路にデー
タを伝送する上述の同期式シリアル通信を行う場合、第
１の同期回路が上記第１のクロックに同期した第１の信
号を出力する。第２の同期回路はこの第１の信号を受信
するとき正常に動作する必要がある。
【０００５】この問題の解決を図った、例えば、特開平
８−３３０９３２号公報記載の従来の一般的な同期式シ
リアル通信用の第１の同期回路制御装置を用いた通信装
置をブロックで示す示す図７を参照すると、この従来の
第１の同期回路制御装置を用いた通信装置は、クロック
ＣＫ１に同期しデータＤＴを送信するマイクロコンピュ
ータ等の同期回路１と、クロックＣＫ２に同期しデータ
ＤＲを受信するマイクロコンピュータ等の同期回路２
と、同期回路制御装置として送信データＤＴに所定の遅
延時間を与え受信データＤＲを生成する遅延回路１０１
とを備える。
【０００６】同期回路２は、クロックＣＫ２に同期して
データＤＲをラッチするフリップフロップから成るラッ
チ回路Ｆ２１を備える。
【０００７】次に、図７及びデータ伝送動作をタイムチ
ャートで示す図８を参照して、従来の同期回路制御装置
の動作について説明すると、まず、同期回路１からの送
信データＤＴを同期回路２が受信データＤＲとして受信
するとき、正常なデータとして受信する必要がある。ク
ロックＣＫ１，ＣＫ２が同一周波数でかつ相互間の位相
差が予め判明している場合には、伝送線にその位相差に
対応する遅延時間の遅延回路１０３を挿入し、送信デー
タＤＴを遅延時間分遅延させて所望の受信データＤＲを
生成する。同期回路２のラッチ回路Ｆ２１は、クロック
ＣＫ２に同期してデータＤＲをラッチすることにより、
データＤＲのタイミングがラッチ回路Ｆ２１のラッチ不
能範囲すなわちハッチングで図示したクロックＣＫ２の
前縁近傍にかかることなく正常に受信できる。
【０００８】しかしながら、これらクロックＣＫ１，Ｃ
Ｋ２の位相差が予め判明していない場合もあり、この場
合には、この第１の同期通信装置は対応できない。
【０００９】この対策として提案された特開平７−２６
４１７５号公報記載の従来の第２の同期回路制御装置を
図７と共通の構成要素には共通の文字／数字を用いてブ
ロックで示す図９を参照すると、この従来の第２の同期
回路制御装置は、遅延回路１０１の代わりに、クロック
ＣＫ１に同期した同期回路１の出力データＤＴを一定遅
延量ずつ遅延させ遅延データＤ１，Ｄ２…，ＤＮを出力
するサンプリング入力回路２０１と、クロックＣＫ２に
同期して遅延データＤ１，Ｄ２…，ＤＮをラッチしラッ
チデータＬ１，…，ＬＮを出力するラッチ回路２０２
と、ラッチデータＬ１，…，ＬＮの位相が反転する２つ
の変化点を検出し変化点検出信号Ｔ１，…，ＴＮを出力
するＥＸＯＲ回路等から成る変化点検出回路２０３と、
変化点検出信号Ｔ１，…，ＴＮを一方向ＭＳＢから順に
エンコードしてこの一方向側の変化点Ａ，Ｂを出力する
変化点出力回路２０４と、変化点Ａ，Ｂの略中心の位相
を検出して対応するセレクト信号ＰＣを出力するセレク
ト信号作成回路２０５と、このセレクト信号ＰＣの制御
に応答して遅延データＤ１，Ｄ２…，ＤＮの１つを同期
データＤＲとして選択するセレクト回路２０６とを備え
る。
【００１０】次に、図９を参照して、従来の第２の同期
回路制御装置の動作について説明すると、サンプリング
入力回路２０１は同期回路１から供給を受けた、クロッ
クＣＫ１に同期したデータＤＴを一定間隔で遅延させ遅
延データＤ１，Ｄ２…，ＤＮを出力する。ラッチ回路２
０２は、クロックＣＫ２に同期して遅延データＤ１，Ｄ
２…，ＤＮの各々をラッチし、ラッチデータＬ１，…，
ＬＮを変化点検出回路２０３に供給する。変化点検出回
路２０３は、ラッチデータＬ１，…，ＬＮの１から０又
は０から１への２つの振幅変化点すなわち位相反転点を
検出し変化点検出信号Ｔ１，…，ＴＮを出力する。変化
点出力回路２０４は供給を受けた変化点検出信号Ｔ１，
…，ＴＮをＭＳＢからＬＳＢ方向に順にエンコードして
ＭＳＢ側の変化点Ａ，Ｂを出力し、セレクト信号作成回
路２０５に供給する。セレクト信号作成回路２０５は、
変化点Ａ，Ｂの略中心の位相を検出して対応するセレク
ト信号ＰＣをセレクト回路２０６に供給する。セレクト
回路２０６は、セレクト信号ＰＣに対応する遅延データ
Ｄ１，Ｄ２…，ＤＮの１つ例えばＤ４を同期データＤＲ
として選択し、同期回路２に供給する。
【００１１】つまり、データＤＴの１ビット幅を示す２
箇所の位相反転点を検出し、その位相反転点間の略中央
の位相を検出し、その位相対応の遅延データを同期デー
タＤＲとして出力する。
【００１２】これにより、予め位相が判明していない場
合でも正確にデータ送受信できる。
【００１３】
【発明が解決しようとする課題】上述した従来の第１の
同期回路制御装置は、予め判明している第１，第２の同
期回路相互間の位相差に対応する固定遅延時間を有する
遅延回路を用いて上記位相差を補正しているので、上記
位相差が不明の場合には適用できないという欠点があっ
た。
【００１４】また、この解決を図った従来の第２の同期
回路制御装置は、多数の遅延データの各々の２箇所の位
相反転点を位相補正候補として検出し、それらのうちの
適切な１組を位相補正対象データとして選択し、さらに
位相補正対象データの中点をセレクト信号として求め、
このセレクト信号で上記多数の遅延データの１つを位相
差補正データとして選択しているので、これら処理のた
めの回路規模が増大するという欠点があった。
【００１５】さらに、この従来の第２の同期回路制御装
置は、シリアルデータ専用であり、パラレルデータの同
期制御には適用できないという欠点があった。
【００１６】本発明の目的は、独立のクロックで動作す
る複数の同期回路間の正確なパラレルデータ伝送を実現
すると共に回路規模の増加を最小限に抑制した同期回路
制御装置を提供することにある。
【００１７】
【課題を解決するための手段】第１の発明の同期回路制
御装置は、第１の位相の第１のクロックに同期して出力
するＮ（整数）ビットのパラレルの第１のデータ信号を
前記第１の位相と独立した第２の位相の第２のクロック
に同期してラッチする第２の同期回路に伝送するため前
記前記第１，第２の位相の相互間の位相差を調整し前記
第２のクロックに同期した第２のデータ信号として出力
する同期回路制御装置において、前記第１のデータ信号
を予め定めた遅延量のステップでＭ（整数）回遅延し対
応する第１〜第Ｍの遅延データを出力する遅延部と、前
記第２のクロックに同期して前記第１のデータ信号及び
前記第１〜第Ｍの遅延データの各々をラッチしデータラ
ッチ信号及び第１〜第Ｍの遅延ラッチ信号を出力するラ
ッチ部と、前記データラッチ信号及び第１〜第Ｍの遅延
ラッチ信号を遅延量の小さい順に相互比較し比較対象信
号相互間の一致不一致を検出しこの検出結果にそれぞれ
対応する第１〜第Ｍの比較信号を出力する比較回路と、
前記第１〜第Ｍの比較信号の制御に応答して前記データ
ラッチ信号及び第１〜第Ｍ−１の遅延ラッチ信号の１つ
を前記第２のデータ信号として選択する選択回路とを備
えて構成されている。
【００１８】第２の発明の同期回路制御装置は、第１の
位相の第１のクロックに同期して出力するＮ（整数）ビ
ットのパラレルの第１のデータ信号を前記第１の位相と
独立した第２の位相の第２のクロックに同期してラッチ
する第２の同期回路に伝送するため前記前記第１，第２
の位相の相互間の位相差を調整し前記第２のクロックを
生成して出力する同期回路制御装置において、前記第２
のクロック対応の第３のクロックを予め定めた遅延量の
ステップでＭ（整数）回遅延し対応する第１〜第Ｍの遅
延クロックを出力する遅延部と、前記第３のクロック及
び第１〜第Ｍの遅延クロックに同期して前記第１のデー
タ信号をラッチしデータラッチ信号及び第１〜第Ｍの遅
延ラッチ信号を出力するラッチ部と、前記データラッチ
信号及び第１〜第Ｍの遅延ラッチ信号を遅延量の小さい
順に相互比較し比較対象信号相互間の一致不一致を検出
しこの検出結果にそれぞれ対応する第１〜第Ｍの比較信
号を出力する比較回路と、前記第１〜第Ｍの比較信号の
制御に応答して前記第３のクロック及び第１〜第Ｍの遅
延クロックの１つを前記第２のクロックとして選択する
選択回路とを備えて構成されている。
【００１９】
【発明の実施の形態】次に、本発明の第１の実施の形態
をブロックで示す図１を参照すると、この図に示す本実
施の形態の同期回路制御装置３０は、同期回路１の出力
データＤ１１を遅延し遅延データＤ１２〜Ｄ１４をそれ
ぞれ出力する遅延回路３１〜３３から成る遅延部３と、
データＤ１１〜Ｄ１４の各々をクロックＣＫ２に同期し
てそれぞれラッチしラッチデータＬ１１〜Ｌ１４の各々
を出力するラッチ回路４１〜４４から成るラッチ部４
と、ラッチデータＬ１１〜Ｌ１４を遅延量の小さい順に
相互比較しデータ相互間の一致不一致を検出しこの検出
結果にそれぞれ対応する比較データＣ１１〜Ｃ１３を出
力する比較回路５と、比較データＣ１１〜Ｃ１３の制御
に応答してラッチデータＬ１１〜Ｌ１３の１つを同期デ
ータＤＳとして選択し同期回路２に供給する選択回路６
とを備える。
【００２０】次に、図１及び各データのタイミング関係
をタイムチャートで示す図２を参照して本実施の形態の
動作について説明すると、まず同期回路１はクロックＣ
Ｋ１で動作し、このクロックＣＫ１に同期したＮビット
のパラレルデータＤ１１を出力し、遅延部３の遅延回路
３１とラッチ部４のラッチ回路４１とに供給する。次
に、遅延回路３１は、入力データＤ１１を所定の遅延量
ｄ１だけ遅延した遅延データＤ１２を出力し、遅延回路
３２とラッチ部４のラッチ回路４２とに供給する。遅延
回路３２は遅延データＤ１２をさらに遅延量ｄ１だけ遅
延して遅延データＤ１３を出力し、遅延回路３３とラッ
チ部４のラッチ回路４３とに供給する。さらに、遅延回
路３３は遅延データＤ１３をさらに遅延量ｄ１だけ遅延
して遅延データＤ１４を出力し、ラッチ部４のラッチ回
路４４に供給する。ラッチ回路４１〜４４の各々はクロ
ックＣＫ２で動作しそれぞれ遅延データＤ１１〜Ｄ１４
を一時保持し、それぞれ対応のラッチデータＬ１１〜Ｌ
１４を出力し、比較回路５に供給すると共に、ラッチデ
ータＬ１１〜Ｌ１３を選択回路６とに供給する。
【００２１】比較回路５は、排他的論理和（ＥＸＯＲ）
回路で構成され、ラッチデータＬ１１〜Ｌ１４のうちの
遅延量の小さいデータすなわちラッチデータＬ１１とＬ
１２，Ｌ１２とＬ１３，Ｌ１３とＬ１４というように順
番に相互比較し、これら各組のデータ同士の値の一致，
不一致を検出する。不一致の場合、すなわち両データの
値が１と０というように相互に異なる場合は、遅延量が
小さい方例えばラッチデータＬ１１とＬ１２の場合は、
Ｌ１１はクロックＣＫ２に同期した同期回路２の受信不
能領域（ハッチングで図示）にあり、正しいデータを受
信できないと判断できる。比較回路５は、これらラッチ
データＬ１１とＬ１２，Ｌ１２とＬ１３，Ｌ１３とＬ１
４の各々の組の検出結果をそれぞれ比較データＣ１１〜
Ｃ１３として出力する。
【００２２】選択回路６は、比較データＣ１１〜Ｃ１３
をセレクト信号ＳＥＬとして供給を受け、対応するラッ
チデータＬ１１〜Ｌ１３のうちの１つを選択して同期デ
ータＤＳとして出力する。例えば比較データＣ１２が１
の場合はラッチデータＬ１２を同期データＤＳとして選
択する。
【００２３】次に、本実施の形態の具体例として先入れ
先出しメモリ（ＦＩＦＯ）の制御に適用した例を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示すＦＩ
ＦＯ制御回路は、クロックＣＫ１に同期して受信データ
ＤＲを入力しクロックＣＫ２に同期して送信データＤＴ
を出力する制御対象のＦＩＦＯ７０と、クロックＣＫ１
で動作して受信用アドレスを制御し書込アドレスＡＷを
出力する受信用アドレス制御回路である同期回路１Ａ
と、クロックＣＫ２で動作して出力アドレス用のカウン
タ回路から成り読出しアドレスＡＲを出力し送信用アド
レス制御回路である同期回路２Ａと、アドレスＡＷ，Ａ
Ｒの管理のために同期回路１Ａ，２Ａ間のデータ授受の
ための同期調整用の本実施の形態の同期回路制御装置３
０とを備える。
【００２４】同期回路制御装置３０は、上述した遅延回
路３１〜３３から成る遅延部３と、ラッチ回路４１〜４
４から成るラッチ部４と、比較回路５と、選択回路６と
を備える。
【００２５】比較回路５の詳細をブロックで示す図４を
参照すると、この比較回路５は、各々Ｎビットのラッチ
データＬ１１，Ｌ１２のＥＸＯＲを取りＮビットのＥＸ
ＯＲデータＥ１１を出力するＥＸＯＲ回路５１と、各々
ＮビットのラッチデータＬ１２，Ｌ１３のＥＸＯＲを取
りＮビットのＥＸＯＲデータＥ１２を出力するＥＸＯＲ
回路５２と、各々ＮビットのラッチデータＬ１３，Ｌ１
４のＥＸＯＲを取りＮビットのＥＸＯＲデータＥ１３を
出力するＥＸＯＲ回路５３と、ＥＸＯＲデータＥ１１，
Ｅ１２，Ｅ１３の各々のＯＲを取りそれぞれＯＲデータ
Ｏ１１，Ｏ１２，Ｏ１３を出力するＮビットのＯＲ回路
５４，５５，５６と、ＯＲデータＯ１１，Ｏ１２，Ｏ１
３の各々を反転してそれぞれ比較データＣ１１，Ｃ１
２，Ｃ１３を出力するインバータＩ５１，Ｉ５２，Ｉ５
３とを備える。
【００２６】次に、図１、図２、図３及び図４を参照し
て本回路の動作について説明すると、まず同期回路１は
クロックＣＫ１で動作し、このクロックＣＫ１に同期し
たＮビットのパラレルデータＤ１１を出力し、遅延回路
３１とラッチ回路４１とに供給する。以下上述の実施の
形態の動作を行い、遅延回路３１は、入力データＤ１１
を遅延量ｄ１の分遅延した遅延データＤ１２を、遅延回
路３２は遅延データＤ１２をさらに遅延量ｄ１の分、し
たがってデータＤ１１を２ｄ１分遅延して遅延データＤ
１３を、遅延回路３３は遅延データＤ１３をさらに遅延
量ｄ１の分したがってデータＤ１１を３ｄ１分遅延して
遅延データＤ１４をそれぞれ出力し、ラッチ部４のラッ
チ回路４１〜４４に供給する。ラッチ回路４１〜４４の
各々はクロックＣＫ２で動作しそれぞれ遅延データＤ１
１〜Ｄ１４を一時保持し、それぞれ対応のラッチデータ
Ｌ１１〜Ｌ１４を出力し、比較回路５に供給すると共
に、ラッチデータＬ１１〜Ｌ１３を選択回路６とに供給
する。
【００２７】上述したように、クロックＣＫ１すなわち
データＤ１１の位相とクロックＣＫ２の位相との位相差
に依存して、このデータＤ１１に遅延量０，ｄ１，２ｄ
１，３ｄ１をそれぞれ付加した遅延データＤ１２〜Ｄ１
４に対しては、振幅変化点すなわち位相反転点がクロッ
クＣＫ２の前縁近傍にかかると、正しいデータをラッチ
できずラッチデータが不定となるラッチ不可能領域すな
わち受信不可能領域Δが存在する。
【００２８】遅延量ｄ１を受信不可能領域Δ以上、及び
クロックＣＫ２の周期Ｌ２以下に設定することにより、
いかなる場合でも、ラッチ回路４１〜４４の２つ以上は
正しいデータをラッチできる。
【００２９】この例では、受信不可能領域Δにかかる不
定データは、ラッチデータＬ１１に対し、Ｄ３，Ｄ６及
びＤ９の各々の次のＸＸが相当する。同様に、ラッチデ
ータＬ１２に対し、Ｄ５及びＤ８の各々の次のＸＸが、
また、ラッチデータＬ１４に対し、Ｄ１，Ｄ４及びＤ７
の各々の次のＸＸがそれぞれ相当する。また、ラッチデ
ータＬ１３には、受信不能領域は存在しない。
【００３０】したがって、ラッチデータＬ１１，Ｌ１２
を比較すると、データＤ３，Ｄ６，Ｄ９で不一致が生じ
る。同様に、ラッチデータＬ１２，Ｌ１３の比較結果
は、データＤ５，Ｄ８が、ラッチデータＬ１３，Ｌ１４
の比較結果は、データＤ２，Ｄ５，Ｄ８がそれぞれ不一
致となる。
【００３１】比較回路５のＥＸＯＲ回路５１は、ラッチ
データＬ１１，Ｌ１２のＥＸＯＲを取りＮビットのＥＸ
ＯＲデータＥ１１を出力し、ＯＲ回路５４に供給する。
ラッチデータＬ１１，Ｌ１２の各ビットの値が全部一致
すればＯＲ回路５４の出力のＯＲデータＯ１１の値は０
となり、不一致のビットがあれば１となる。ＯＲデータ
Ｏ１１はインバータＩ５１で反転され比較データＣ１と
してセレクタ回路６に供給される。すなわち、全ビット
一致の場合は１を、１ビットでも不一致の場合は０をそ
れぞれ出力する。同様に、ＥＸＯＲ回路５２は、ラッチ
データＬ１２，Ｌ１３のＥＸＯＲをとり、ＯＲ回路５
５，インバータＩ５２を介して比較データＣ２としてセ
レクタ回路６に供給し、ＥＸＯＲ回路５３は、ラッチデ
ータＬ１３，Ｌ１４のＥＸＯＲをとり、ＯＲ回路５６，
インバータＩ５３を介して比較データＣ３としてセレク
タ回路６に供給する。
【００３２】この例では、比較データＣ１１，Ｃ１２，
Ｃ１３すなわちセレクト信号ＳＥＬはデータＤ１〜Ｄ
５，…に対しそれぞれ１１１，１１０，１０１，０１
１，１１０，…となる。上述したように、ラッチデータ
Ｌ１１〜Ｌ１３のうちの遅延量の小さい方を同期データ
ＤＳとして選択するので、この例では、データＤ１，Ｄ
２，Ｄ３，Ｄ３，Ｄ４，…を選択して同期データＤＳと
して出力する。
【００３３】同期データＤＳは、クロックＣＫ２で動作
する同期回路２Ａに供給され、同期回路２Ａのラッチ２
１Ａは同期データＤＳをラッチし、読出しアドレスＡＲ
を生成する。
【００３４】同様に、送信用アドレス制御回路である同
期回路２Ａから受信用アドレス制御回路である同期回路
１Ａへのデータ乗り換え用の同期制御回路も上記と同様
の回路構成で設計できる。この場合は、データの遅延量
ｄ１はクロックＣＫ１の周期Ｌ１より小さく同期回路１
Ａ対応のクロックＣＫ１に同期するラッチ回路の受信不
可能領域よりも大きい値とする。
【００３５】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いてブロック
で示す図５を参照すると、この図に示す本実施の形態の
同期制御装置３０Ａの第１の実施の形態との相違点は、
データＤ１１を遅延させる代わりにクロックＣＫ２の原
クロックであるクロックＣＫ３を遅延させ遅延クロック
ＣＤ１〜ＣＤ３を出力する遅延部３Ａと、クロックＣＫ
３，ＣＤ１〜ＣＤ３の各々に同期してデータＤ１１をラ
ッチしラッチデータＣＬ１〜ＣＬ４を出力するラッチ部
４Ａと、ラッチデータＣＬ１〜ＣＬ４を遅延量の小さい
順に相互比較しラッチデータ相互間の一致不一致を検出
しこの検出結果にそれぞれ対応する比較データＣ１１〜
Ｃ１３を出力する比較回路５Ａと、比較データＣ１１〜
Ｃ１３の制御に応答してラッチクロックＣＬ１１〜ＣＬ
１３の１つをクロックＣＫ２として選択し同期回路２Ａ
に供給する選択回路６Ａとを備えることである。
【００３６】各部のタイミングをタイムチャートで示す
図６を併せて参照すると、本実施の形態の動作は、デー
タの代わりにクロックＣＫ３を遅延し、遅延クロックに
同期して生成した適切なラッチデータをクロックＣＫ２
として選択する他は第１の実施の形態と同様であるの
で、説明を省略する。
【００３７】
【発明の効果】以上説明したように、本発明の同期回路
制御装置は、遅延部と、ラッチ部と、ラッチ信号の遅延
量の小さい順に相互比較して一致不一致を検出しこの検
出結果に対応の比較信号を出力する比較回路と、比較信
号の制御に応答してラッチ信号の１つを第２のデータ信
号として選択する選択回路とを備えるので、比較的小規
模の回路で同期回路相互間の位相差が不明の場合でも正
確なパラレルデータ伝送を可能とするという効果があ
る。
【図面の簡単な説明】
【図１】本発明の同期回路制御装置の第１の実施の形態
を示すブロック図である。
【図２】本実施の形態の同期回路制御装置における動作
の一例を示すタイムチャートである。
【図３】本実施の形態の同期回路制御装置をＦＩＦＯ制
御回路に適用した例を示すブロック図である。
【図４】図１の比較回路の構成を示すブロック図であ
る。
【図５】本発明の同期回路制御装置の第２の実施の形態
を示すブロック図である。
【図６】本実施の形態の同期回路制御装置における動作
の一例を示すタイムチャートである。
【図７】従来の第１の同期回路制御装置の一例を示すブ
ロック図である。
【図８】従来の第１の同期回路制御装置における動作の
一例を示すタイムチャートである。
【図９】従来の第２の同期回路制御装置の一例を示すブ
ロック図である。
【符号の説明】
１，１Ａ，２，２Ａ 同期回路 ３，３Ａ 遅延部 ４，４Ａ ラッチ部 ５，５Ａ 比較回路 ６，６Ａ 選択回路 ３０，３０Ａ 同期制御装置 ３１〜３３，１０１ 遅延回路 ４１〜４４，２０２ ラッチ回路 ５１〜５３ ＥＸＯＲ回路 ５４〜５６ ＯＲ回路 ７０ ＦＩＦＯ Ｉ５１〜Ｉ５３ インバータ ２０１ サンプリング入力回路 ２０３ 変化点検出回路 ２０４ 変化点出力回路 ２０５ セレクト信号作成回路 ２０６ セレクト回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の位相の第１のクロックに同期して
    出力するＮ（整数）ビットのパラレルの第１のデータ信
    号を前記第１の位相と独立した第２の位相の第２のクロ
    ックに同期してラッチする第２の同期回路に伝送するた
    め前記前記第１，第２の位相の相互間の位相差を調整し
    前記第２のクロックに同期した第２のデータ信号として
    出力する同期回路制御装置において、 前記第１のデータ信号を予め定めた遅延量のステップで
    Ｍ（整数）回遅延し対応する第１〜第Ｍの遅延データを
    出力する遅延部と、 前記第２のクロックに同期して前記第１のデータ信号及
    び前記第１〜第Ｍの遅延データの各々をラッチしデータ
    ラッチ信号及び第１〜第Ｍの遅延ラッチ信号を出力する
    ラッチ部と、 前記データラッチ信号及び第１〜第Ｍの遅延ラッチ信号
    を遅延量の小さい順に相互比較し比較対象信号相互間の
    一致不一致を検出しこの検出結果にそれぞれ対応する第
    １〜第Ｍの比較信号を出力する比較回路と、 前記第１〜第Ｍの比較信号の制御に応答して前記データ
    ラッチ信号及び第１〜第Ｍ−１の遅延ラッチ信号の１つ
    を前記第２のデータ信号として選択する選択回路とを備
    えることを特徴とする同期回路制御装置。
  2. 【請求項２】 前記遅延部が、各々が直列接続した前記
    遅延量のＮビットの第１〜第Ｍの遅延回路を備えること
    を特徴とする請求項１記載の同期回路制御装置。
  3. 【請求項３】 前記比較回路が、２つの前記比較対象信
    号の排他的論理和演算を行い第１〜第Ｍの排他的論理和
    信号の各々を出力するＮビットの第１〜第Ｍの排他的論
    理和回路と、 前記第１〜第Ｍの排他的論理和信号の各々のＮビットの
    ビット列の論理和を取り前記第１〜第Ｍの比較信号を生
    成する論理和回路とを備えることを特徴とする請求項１
    記載の同期回路制御装置。
  4. 【請求項４】 前記遅延量が、前記ラッチ部の入力デー
    タのラッチ結果が不定となるラッチ不可能領域の幅以上
    であり前記第２のクロックの周期以下であることを特徴
    とする請求項１記載の同期回路制御装置。
  5. 【請求項５】 第１の位相の第１のクロックに同期して
    出力するＮ（整数）ビットのパラレルの第１のデータ信
    号を前記第１の位相と独立した第２の位相の第２のクロ
    ックに同期してラッチする第２の同期回路に伝送するた
    め前記前記第１，第２の位相の相互間の位相差を調整し
    前記第２のクロックを生成して出力する同期回路制御装
    置において、 前記第２のクロック対応の第３のクロックを予め定めた
    遅延量のステップでＭ（整数）回遅延し対応する第１〜
    第Ｍの遅延クロックを出力する遅延部と、 前記第３のクロック及び第１〜第Ｍの遅延クロックに同
    期して前記第１のデータ信号をラッチしデータラッチ信
    号及び第１〜第Ｍの遅延ラッチ信号を出力するラッチ部
    と、 前記データラッチ信号及び第１〜第Ｍの遅延ラッチ信号
    を遅延量の小さい順に相互比較し比較対象信号相互間の
    一致不一致を検出しこの検出結果にそれぞれ対応する第
    １〜第Ｍの比較信号を出力する比較回路と、 前記第１〜第Ｍの比較信号の制御に応答して前記第３の
    クロック及び第１〜第Ｍの遅延クロックの１つを前記第
    ２のクロックとして選択する選択回路とを備えることを
    特徴とする同期回路制御装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006260190A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd マージンレス判定回路
JP2007325187A (ja) * 2006-06-05 2007-12-13 Nippon Telegr & Teleph Corp <Ntt> Ｃｄｒ回路およびデューティ比制御回路
JP2009163758A (ja) * 2002-02-22 2009-07-23 Nxp Bv クロックの異なるバス間におけるデータ転送

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985547B2 (en) 1999-09-27 2006-01-10 The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations System and method of digital system performance enhancement
JP3727206B2 (ja) * 1999-11-11 2005-12-14 Ｎｅｃエレクトロニクス株式会社 クロック乗換回路及びその方法
GB2366971A (en) * 2000-09-13 2002-03-20 Marconi Comm Ltd Bit and frame synchronisation
WO2002069552A1 (en) * 2001-02-24 2002-09-06 International Business Machines Corp. Data capture technique for high speed signaling
US6904537B1 (en) * 2001-08-27 2005-06-07 Network Elements, Inc. Data transmission across asynchronous time domains using phase-shifted data packet
DE10152195A1 (de) * 2001-10-23 2003-04-30 Koninkl Philips Electronics Nv Schaltungsanordnung
US6847630B2 (en) * 2001-11-09 2005-01-25 Qualcomm, Incorporated Communications in an asynchronous cellular wireless network
TW576976B (en) * 2002-06-26 2004-02-21 Via Tech Inc Output circuit of strobe signal or parallel data signal
DE60219155T2 (de) * 2002-07-22 2007-12-13 Texas Instruments Inc., Dallas Verfahren und Einrichtung zur Phasenjustierung zweier Taktsignale
US7359407B1 (en) * 2002-08-27 2008-04-15 Cypress Semiconductor Corp. Data interface that is configurable into separate modes of operation for sub-bit de-skewing of parallel-fed data signals
JP4122204B2 (ja) * 2002-09-27 2008-07-23 松下電器産業株式会社 同期回路
JP4383353B2 (ja) * 2002-11-27 2009-12-16 ザ ボード オブ ガバナーズ フォー ハイヤー エデュケーション， ステート オブ ロード アイランド アンド プロヴィデンス プランテーションズ ディジタルシステムパフォーマンス向上のシステムおよび方法
JP2004355163A (ja) * 2003-05-28 2004-12-16 Renesas Technology Corp データ処理装置および電子機器
CN1761176B (zh) * 2004-10-11 2010-04-28 中兴通讯股份有限公司 一种在虚级联恢复过程实现无损添加删除的方法
TWI328928B (en) * 2004-12-10 2010-08-11 Via Tech Inc Mainboard, electronic component, and controlling method of logic operation
JP2006222687A (ja) * 2005-02-09 2006-08-24 Matsushita Electric Ind Co Ltd 同期信号発生装置及び映像信号処理装置
KR100571647B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 장치의 데이터 래치회로
TWI345693B (en) * 2007-11-06 2011-07-21 Novatek Microelectronics Corp Circuit device and related method for mitigating emi
JP6241156B2 (ja) * 2013-09-11 2017-12-06 株式会社ソシオネクスト 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置
CN109714145B (zh) * 2018-12-29 2021-09-21 杭州迪普科技股份有限公司 一种多通道数据对齐的方法及装置
CN113615088B (zh) * 2019-03-26 2023-07-14 华为技术有限公司 跨时钟域同步电路以及方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3908084A (en) * 1974-10-07 1975-09-23 Bell Telephone Labor Inc High frequency character receiver
US4720709A (en) 1983-01-13 1988-01-19 Matsushita Electric Industrial Co., Ltd. Color display system utilizing a matrix arrangement of triads
US4604582A (en) * 1985-01-04 1986-08-05 Lockheed Electronics Company, Inc. Digital phase correlator
US4700347A (en) * 1985-02-13 1987-10-13 Bolt Beranek And Newman Inc. Digital phase adjustment
US5022057A (en) * 1988-03-11 1991-06-04 Hitachi, Ltd. Bit synchronization circuit
JPH02250535A (ja) 1989-03-24 1990-10-08 Nippon Telegr & Teleph Corp <Ntt> ビット位相同期回路
JPH03255743A (ja) 1990-03-06 1991-11-14 Nec Corp ビット同期回路
US5327466A (en) * 1991-08-28 1994-07-05 Frank Marinaro 1X asynchronous data sampling clock
US5313501A (en) * 1992-06-15 1994-05-17 Digital Equipment Corporation Method and apparatus for deskewing digital data
JPH06237246A (ja) 1993-02-12 1994-08-23 Fujitsu Ltd 自動入力位相調整回路
DE69332333T2 (de) * 1993-10-12 2003-05-15 Alcatel Sa Synchronisierungsschaltung
JP3386221B2 (ja) 1994-03-17 2003-03-17 富士通株式会社 非同期データのクロック乗換回路
EP0738057A3 (de) * 1995-04-12 1998-05-20 Siemens Aktiengesellschaft Verfahren und Anordnung zur Bitsynchronisation
JPH08330932A (ja) 1995-05-29 1996-12-13 Fujitsu Ltd 同期回路制御装置
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163758A (ja) * 2002-02-22 2009-07-23 Nxp Bv クロックの異なるバス間におけるデータ転送
JP2006260190A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd マージンレス判定回路
JP2007325187A (ja) * 2006-06-05 2007-12-13 Nippon Telegr & Teleph Corp <Ntt> Ｃｄｒ回路およびデューティ比制御回路
JP4753800B2 (ja) * 2006-06-05 2011-08-24 日本電信電話株式会社 Ｃｄｒ回路

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