JPH11355258A - 位相調整回路 - Google Patents

Abstract

(57)【要約】 【課題】複数の回路間の信号転送時の受信信号と受信側
クロックの位相を自動的に調整する回路を提供する。 【解決手段】送信側クロック信号１７に同期して信号送
信部１より送信した信号１１と受信側クロック信号１８
の間の位相を位相検出部４および位相検出部５で２つの
異なる値として検出し、それらの位相をもとに遅延量計
算部６で可変遅延部２の遅延量を調整し、信号受信部入
力信号１２が信号受信部３において信号の論理値が安定
な領域の中心付近で取り込まれるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置内で
信号の送受信を行う複数のユニット間における論理信号
とクロック信号の間の位相調整回路に関する。

【０００２】

【従来の技術】大型計算機などの情報処理装置において
プロセッサ間で論理信号を送受信する場合、送信側のプ
ロセッサから出力されて受信側のプロセッサに到達した
論理信号と、それを取り込むタイミングを決定する受信
側のクロック信号との間の位相関係を適正な範囲内に調
整する必要がある。従来、これを行う方法として、例え
ば特公平6−103881 号公報に記載の方法がある。

【０００３】図１３に同公報による位相調整方式の例を
示す。クロック信号発生部２０７より出力される送信側
クロック信号２１７に同期して信号送信部２０１より出
力された信号２１１は可変遅延部２０２で所定の時間遅
延され、信号受信部入力信号２１２として信号受信部２
０３に入力される。信号受信部入力信号２１２はクロッ
ク信号発生部２０８より出力される受信側クロック信号
２１８に同期して信号受信部２０３で取り込まれ、受信
信号２１３として出力される。信号受信部入力信号２１
２はまた、固定遅延部２０４で所定の時間遅れ、信号受
信部入力信号２１４として信号受信部２０５に入力され
る。固定遅延部２０４での遅延時間は受信側クロック信
号２１８の１周期よりも短い時間である。信号受信部入
力信号２１４は受信側クロック信号２１８に同期して信
号受信部２０５で取り込まれ、受信信号２１５として出
力される。受信信号２１３と受信信号２１５の論理値を
データ比較部２０６で比較し、比較結果を遅延量設定信
号２１６として可変遅延部２０２に送る。可変遅延部２
０２の遅延量は遅延量設定信号２１６によって０と所定
の値の２通りに切り替わる。

【０００４】位相調整開始時、可変遅延部２０２の遅延
量を０にし、信号送信部２０１より出力された論理信号
を信号受信部２０３および信号受信部２０５で受信す
る。データ比較部２０６での比較結果が一致したときは
可変遅延部２０２の遅延量を０のまま変化させず、位相
調整を終了する。比較結果が一致しなかったときは、可
変遅延部２０２の遅延量を固定遅延部２０４の遅延量よ
りも大きな所定の遅延量に切り替え、位相調整を終了す
る。

【０００５】

【発明が解決しようとする課題】特公平6−103881 号公
報に記載されている方式では、受信側において通常のタ
イミングで信号を取り込む信号受信部と信号を少し遅延
させてから取り込む信号受信部のそれぞれの出力信号の
論理値が同一かどうかで信号を取り込むタイミングの安
定性を判断している。しかし、両信号受信部のいずれか
は実際の信号転送時にも使用するため、位相調整時に両
信号受信部で取り込んだ信号の論理値が同一であっても
実際の信号転送時に使用する信号受信部で信号を取り込
むタイミングが信号の論理値が変化する領域の近傍であ
る可能性がある。この場合、位相調整時には正しく送受
信が行えても、実使用時における温度等の環境変化によ
り信号転送路の遅延時間が変動し、正しいデータを受信
することができなくなることがある。

【０００６】また、同方式では両信号受信部で取り込ん
だ信号の論理値が異なる場合、信号転送路に所定の遅延
量を追加するが、この遅延量が固定値であるため環境変
化による遅延時間変動や信号波形の品質劣化等を考慮し
たうえで適正な遅延量に設定するのが困難である。

【０００７】本発明の目的は、情報処理装置内で信号の
送受信を行う複数のユニット間で安定した信号転送を行
うのに好適な論理信号とクロック信号の間の位相を調整
する回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明によれば、第１の
クロック信号を発生する第１のクロック信号発生部と、
第２のクロック信号を発生する第２のクロック信号発生
部と、上記第１のクロック信号に同期して第１の信号を
出力する信号送信部と、上記第１の信号を入力し、第１
の遅延量設定信号で指定した時間遅延させた第２の信号
として出力する第１の可変遅延部と、上記第２のクロッ
ク信号に同期して上記第２の信号を受信し、受信後の第
３の信号を出力する第１の信号受信部と、上記第２のク
ロック信号に対する上記第１の信号の第１の位相差を検
出し、第１の遅延量制御信号を出力する第１の位相検出
部と、上記第２のクロック信号に対する上記第１の信号
の位相差を上記第１の位相差と異なる値の第２の位相差
として検出し、第２の遅延量制御信号を出力する第２の
位相検出部と、上記第１の遅延量制御信号と上記第２の
遅延量制御信号より上記第１の可変遅延部の遅延量を計
算し、上記第１の遅延量設定信号として出力する遅延量
計算部とを有することとした。

【０００９】また、本発明によれば、上記第１および第
２の位相検出部は、上記第１の信号を入力し、第２の遅
延量設定信号で指定した時間遅延させた第４の信号とし
て出力する第２の可変遅延部と、上記第２のクロック信
号に同期して上記第４の信号を受信し、受信後の第５の
信号を出力する第２の信号受信部と、上記第２の信号受
信部で上記第４の信号を受信する際、上記第４の信号の
論理値が変化するタイミングを検出し、検出結果をデー
タ変化領域検出信号として出力するデータ変化領域検出
部と、上記データ変化領域検出信号をもとに、上記第２
の可変遅延部の遅延量を制御する上記第２の遅延量設定
信号と、上記第１もしくは第２の遅延量制御信号を出力
する遅延量制御部とを有することとした。

【００１０】また、本発明によれば、上記データ変化領
域検出部は、上記第５の信号の期待値である期待値信号
を出力する期待値信号生成部と、上記第５の信号と上記
期待値信号の論理値を比較し、比較結果を上記データ変
化領域検出信号として出力するデータ比較部とを有する
こととした。

【００１１】また、本発明によれば、上記第１の位相検
出部と上記第２の位相検出部のそれぞれの回路の一部ま
たは全部の回路素子を共有することとした。

【００１２】また、本発明によれば、上記第１の可変遅
延部と上記第２の可変遅延部のそれぞれの回路の一部あ
るいは全部の回路素子を共有することとした。

【００１３】また、本発明によれば、上記第１の信号受
信部と上記第２の信号受信部のそれぞれの回路の一部あ
るいは全部の回路素子を共有することとした。

【００１４】

【発明の実施の形態】図１に本発明の一実施例を示す。
クロック信号発生部７より出力された送信側クロック信
号１７に同期して信号送信部１より出力される信号１１
は可変遅延部２で所望の時間遅延され、信号受信部入力
信号１２として信号受信部３に入力される。信号受信部
入力信号１２はクロック信号発生部８より出力される受
信側クロック信号１８に同期して信号受信部３で取り込
まれ、受信信号１３として出力される。信号１１はまた
位相検出部４および位相検出部５に入力され、それぞれ
において信号１１の受信側クロック信号１８に対する異
なる２つの位相が検出される。検出された２つの位相に
関する情報は遅延量制御信号１４，遅延量制御信号１５
として遅延量計算部６に入力され、可変遅延部２の遅延
量が計算されて遅延量設定信号１６として出力される。

【００１５】ここで、位相検出部４および位相検出部５
で検出される位相の定義を明確にするために、信号波形
の各部分の名称を図２で説明する。横軸は時間、縦軸は
電圧である。信号波形ＤＳは時間の経過に伴い、ローレ
ベル電圧ＶＬとハイレベル電圧ＶＨの間を変化する。電
圧レベルに着目すると、電圧レベルがハイレベル電圧Ｖ
Ｈもしくはローレベル電圧ＶＬの近傍で安定している領
域（領域ＲＳ）と、ローレベル電圧ＶＬからハイレベル
電圧ＶＨへ、あるいはその逆へ遷移する領域（領域Ｒ
Ｖ）がある。以下では、前者をデータ安定領域、後者を
データ変化領域と呼ぶことにする。

【００１６】図３に位相の定義を示す。信号１１は受信
側クロック信号１８の１周期分の時間幅毎にハイレベル
（‘Ｈ’）とローレベル（‘Ｌ’）が切り替わるパター
ンとする。ここで、ある時刻における受信側クロック信
号１８の立ち上がり時のハイレベルとローレベルの中心
から信号１１のデータ変化領域のハイレベルとローレベ
ルの中心までの時間差を位相と定義する。信号１１のデ
ータ変化領域は複数個存在するため、位相も複数個存在
する。そのうちの隣接する２つをφ１，φ２（φ１≠φ
２）とする。遅延量制御信号１４と遅延量制御信号１５
はφ１およびφ２に相当する情報を持つ信号である。

【００１７】図４に位相調整の原理を示す。α１，α
２，β１およびβ２はある時刻における受信側クロック
信号１８の立ち上がり時のハイレベルとローレベルの中
心から、その時刻に取り込まれる信号受信部入力信号１
２のデータ安定領域の限界までの時間を表す。α１，α
２は位相調整前、β１，β２は位相調整後の値である。
これら４つの値はいずれもクロック１周期より小さい。
位相調整前（可変遅延部２の遅延量＝０）では、一般に
α１とα２のどちらか一方が他方より小さな値をとる。
α１とα２のうち小さい方の値が環境変化等に伴う信号
転送路の遅延時間変動分より小さいと、ＬＳＩの実動作
時に正しい信号転送ができなくなることがある。そこ
で、φ１，φ２を用いて φ＝（φ１＋φ２）／２ を計算し、位相調整後の可変遅延部２の遅延量をφにす
ることにより、β１，β２は β１≒β２ となり、バランスの取れたタイミングで信号を取り込む
ことができるようになる。

【００１８】図５のフローチャートを用いて図１の動作
を説明する。位相調整時、信号送信部１より信号１１と
して遅延調整用信号を送信する（ステップＳ１）。位相
検出部４および位相検出部５を初期化する（ステップＳ
２）。信号１１の受信側クロック信号１８に対する位相
φ１，φ２（φ１≠φ２）を位相検出部４および位相検
出部５で検出する(ステップＳ３)。位相検出後、遅延量
計算部６でφ＝（φ１＋φ２）／２を計算し（ステップ
Ｓ４）、可変遅延部２の遅延量をφに設定する（ステッ
プＳ５）。

【００１９】図６に位相検出部４および位相検出部５の
一実施例を示す。信号１１は可変遅延部２１で所望の時
間遅延され、信号受信部入力信号３１として信号受信部
２２に入力される。信号受信部入力信号３１は受信側ク
ロック信号１８に同期して信号受信部２２で取り込ま
れ、受信信号３２として出力される。信号受信部２２で
信号受信部入力信号３１を取り込む際、信号受信部入力
信号３１のデータ変化領域近傍を取り込んだかどうかを
受信信号３２を用いてデータ変化領域検出部２３で検出
し、データ変化領域検出信号３３を出力する。遅延量制
御部２４ではデータ変化領域検出信号３３をもとに可変
遅延部２１の遅延量を制御する遅延量設定信号３４と、
遅延量制御信号１４（位相検出部４の場合）もしくは遅
延量制御信号１５（位相検出部５の場合）を出力する。

【００２０】信号受信部２２で信号受信部入力信号３１
を取り込むときにデータ変化領域検出部２３でデータ変
化領域を検出しなかった場合、遅延量制御部２４で可変
遅延部２１の遅延量を変化させ、再び信号受信部入力信
号３１を取り込む。この動作をデータ変化領域検出部２
３でデータ変化領域を検出するまで繰り返す。データ変
化領域を検出したら、そのときの可変遅延部２１の遅延
量をもとに遅延量制御信号１４もしくは遅延量制御信号
１５を決定する。

【００２１】図７にデータ変化領域検出部２３の一実施
例を示す。期待値信号生成部４１で受信信号３２の期待
値信号５１を生成する。データ比較部４２で受信信号３
２と期待値信号５１の論理値を比較し、比較結果をデー
タ変化領域検出信号３３として出力する。信号１１のデ
ータを‘ＨＬＨＬ…’、すなわち１サイクル毎にハイレ
ベル（‘Ｈ’）とローレベル（‘Ｌ’）を繰り返すパタ
ーンとすると、あるサイクルにおいて受信信号３２が
‘Ｈ’であれば次のサイクルには‘Ｌ’が現れ、その次
のサイクルには‘Ｈ’が現れると予想できる。この場
合、期待値信号生成部４１で１サイクル前の受信信号３
２を保持しておき、その論理否定をとって出力すること
により期待値信号５１を生成することが可能となる。ま
た、データ比較部４２は排他的論理和等で実現可能であ
る。

【００２２】図７で示したデータ変化領域検出部２３の
データ変化領域検出方法について図８を用いて説明す
る。横軸は時間である。図には信号受信部入力信号３１
のデータ変化領域を取り込んだときの受信信号３２の振
る舞いによって３つのケース（ケースＡ〜Ｃ）を示して
いる。以下では、データ変化領域未検出時における１サ
イクルあたりの可変遅延部２１の遅延量増加量をクロッ
ク周期に対して十分小さい時間、例えばデータ変化領域
の３分の１程度とする。

【００２３】信号受信部２２で信号受信部入力信号３１
のデータ安定領域を取り込んでいる間（時刻Ｔ１〜Ｔ
３）、受信信号３２と期待値信号５１の論理値は一致し
データ変化領域検出信号３３は未検出状態を表す‘Ｌ’
を出力する（ケースＡ〜ＣのサイクルＣ１〜Ｃ３）。信
号受信部２２で信号受信部入力信号３１のデータ変化領
域を取り込んだ場合（時刻Ｔ４）、論理不定状態（図
中，‘Ｘ’と表記）となり、受信信号３２が‘Ｈ’と
‘Ｌ’のどちらになるかが一意には定まらなくなる。こ
れにより、サイクルＣ４において受信信号３２が‘Ｌ’
になった場合（ケースＡ）、期待値信号５１と異なるた
めデータ変化領域検出信号３３が検出状態を表す‘Ｈ’
になる。

【００２４】サイクルＣ４で受信信号３２が‘Ｈ’にな
った場合（ケースＢ）、期待値信号５１と同じ論理値な
のでそのサイクルではデータ変化領域を検出できない。
しかしこの場合、次のサイクルではさらに可変遅延部２
１の遅延量が増加し、データ安定領域から大きくはずれ
たデータ変化領域を取り込むため、期待値と異なる値を
取り込む確率が高くなる（サイクルＣ５）。

【００２５】それでも期待値と同じ値を取り続けた場
合、ついにはデータ変化領域を超えて元のデータ安定領
域から１サイクル遅れたデータ安定領域を取り込み始め
る（ケースＣ）。この場合、データを１サイクル分受信
し損なうことになるため取り込んだデータは確実に期待
値と異なり（サイクルＣ６）、データ変化領域検出信号
３３が‘Ｈ’となる。

【００２６】このように、可変遅延部２１の遅延量の１
サイクル毎の変更量と位相調整時の信号１１のデータパ
ターンを正しく設定することにより、本方式でデータ変
化領域近傍を検出することができる。

【００２７】図９に本発明の他の実施例を示す。これ
は、図１の可変遅延部２と図６の可変遅延部２１、およ
び図１の信号受信部３と図６の信号受信部２２をそれぞ
れ共有した形態をとっている。すなわち、図９における
可変遅延部２および信号受信部３は位相調整時のデータ
変化領域検出用と位相調整終了後の信号受信用の２つの
目的で使用される。

【００２８】図９で位相調整を行うときのフローチャー
トを図１０に示す。位相調整時、信号送信部１より所定
の遅延調整用信号を送信し（ステップＳ１１）、遅延量
制御部６３および遅延量制御部６４を初期化して可変遅
延部２の遅延量を初期値にする（ステップＳ１２）。次
に、遅延量制御部６３を用いて可変遅延部２の遅延量を
変化させ（ステップＳ１３）、データ変化領域検出部６
１でデータ変化領域を検出しなければステップＳ１３か
ら繰り返す(ステップＳ１４)。ステップＳ１４でデータ
変化領域を検出すると、遅延量制御部６３の制御量γ１
を記憶する（ステップＳ１５）。さらに、遅延量制御部
６４を用いて可変遅延部２の遅延量を変化させ（ステッ
プＳ１６）、データ変化領域検出部６２でデータ変化領
域を検出していなければステップＳ１６から繰り返す
(ステップＳ１７)。ステップＳ１７でデータ変化領域を
検出すると、遅延量制御部６４の制御量γ２を記憶する
（ステップＳ１８）。制御量γ１と制御量γ２より新た
に可変遅延部２の遅延量δを決定し（ステップＳ１
９）、位相調整を終了する。

【００２９】遅延量制御信号１４および遅延量制御信号
１５で表される制御量γ１，γ２と最初の実施例で述べ
た位相φ１，φ２の内容は必ずしも一対一である必要は
ない。以下に設計条件の例を２つ示す。例１はγ１とφ
１，γ２とφ２がそれぞれ一対一の例、例２はγ１とφ
１が一対一でγ２はφ２とφ１の差分を表す場合の例で
ある。なお、時間を表す位相とディジタル量を表す制御
量が時間換算でほぼ等しいことを等号（＝）で表現し、
同様の意味で右辺の値を左辺に代入することを左矢印
（←）で表現する。また、δ＝１に相当する可変遅延部
２の遅延量はデータ変化領域の幅の３分の１とする。

【００３０】 （例１） （１）初期値 γ１←０，γ２←０，δ←γ１ （２）第１のデータ変化領域検出中 γ１←γ１＋１， δ←γ１ （３）第１のデータ変化領域検出後 γ２←γ１＋３， δ←γ２ （γ１＝φ１） （４）第２のデータ変化領域検出中 γ２←γ２＋１， δ←γ２ （５）第２のデータ変化領域検出後 δ←（γ１＋γ２）／２ （γ２＝φ２，δ＝φ） （例２） （１）初期値 γ１←０，γ２←０，δ←γ１＋γ２ （２）第１のデータ変化領域検出中 γ１←γ１＋１， δ←γ１＋γ２ （３）第１のデータ変化領域検出後 γ２←３， δ←γ１＋γ２ （γ１＝φ１） （４）第２のデータ変化領域検出中 γ２←γ２＋１， δ←γ１＋γ２ （５）第２のデータ変化領域検出後 γ２←γ２／２， δ←γ１＋γ２ （γ２＝（φ２−φ１）／２，δ＝φ） 上記例１および例２の（３）で示したように、第１のデ
ータ変化領域を検出後データ変化領域の幅分に相当する
遅延量（この例では３）を可変遅延部２に加算するよう
にしておくと、次サイクルのデータ取り込み時は必ずデ
ータ安定領域を取り込むことになり、システムを設計す
る上で有用である。また、例２を例１と比較すると、δ
の計算式が一定である（状態によって計算論理を切り替
える必要がない）、γ２を表現するビット数が例１に比
べて少なくてすむ、例２の（５）においてγ２を２で割
る操作は簡単なビットシフト回路で実現できる、などの
利点があり、例１に比べてシステムの回路構成を簡単に
できる可能性がある。さらに、例２においてδ←γ１＋
γ２としているが、実際の回路構成では可変遅延部２を
２つの可変遅延回路の直列接続で構成し、一方の可変遅
延回路の遅延量をγ１、他方をγ２とすることにより、
実質的に遅延量計算部６を省略することができる。

【００３１】本発明のさらに具体的な実施例を図１１に
示す。送信側ＬＳＩ８１内において、実際の信号送受信
時に使用する信号９２と位相調整時に使用する遅延調整
用信号発生回路８５で発生した遅延調整用信号９３とを
セレクタ８２に入力する。位相調整開始時、ＭＯＤＥ信
号９４によって遅延調整用信号９３が選択され、フリッ
プフロップ８３に入力される。

【００３２】フリップフロップ８３に入力された信号は
送信側ＣＬＫ信号９１に同期して信号９５として出力さ
れ、出力バッファ８４を通って送信側ＬＳＩ８１の外に
出力される。この信号はさらに伝送線１００を伝達し、
受信側ＬＳＩ１０１内の入力バッファ１０２，可変遅延
回路１０３，可変遅延回路１０４を通ってＦＦ入力信号
１１２となる。ＦＦ入力信号１１２は受信側ＣＬＫ信号
１１１に同期してフリップフロップ１０５に取り込ま
れ、受信信号１１３として出力される。

【００３３】受信信号１１３はデータ変化領域検出回路
１０７およびデータ変化領域検出回路１０８に入力さ
れ、フリップフロップ１０５でＦＦ入力信号１１２のデ
ータ変化領域を取り込んだかどうかが検出される。デー
タ変化領域検出回路１０７，データ変化領域検出回路１
０８はそれぞれ図９のデータ変化領域検出部６１，デー
タ変化領域検出部６２に対応する。

【００３４】検出結果により可変遅延回路１０３および
可変遅延回路１０４の遅延量を保持するカウンタ１０９
およびカウンタ１１０の値を制御する。初期化信号発生
回路１０６はＭＯＤＥ信号９４が位相調整モードになっ
たときに各回路を初期化するＩＮＩＴ信号１１４を発生
する回路である。ＩＮＣ１信号１１５およびＩＮＣ２信
号１１８が‘Ｈ’のとき、対応するカウンタの値を１つ
増やす。ＣＭＰ１信号１１７，ＣＭＰ２信号１２０はデ
ータ変化領域を検出したときに‘Ｈ’となる（検出後、
‘Ｈ’で保持される）。ＣＯＵＮＴ１信号１１６および
ＣＯＵＮＴ２信号１１９はそれぞれ可変遅延回路１０
３，可変遅延回路１０４の遅延量を表す複数ビットの信
号である。ＲＥＡＤＹ信号１２１は位相調整が完了した
ことを表す。

【００３５】図１１のタイムチャートを図１２に示す。
横軸は時間である。図中、‘Ｈ’，‘Ｌ’，‘Ｘ’はそ
れぞれハイレベル，ローレベル，論理値不定を表し、数
値（０，１，２，…）は信号で表現されるビット値であ
る。また、遅延調整用信号９３のデータパターンは‘Ｈ
ＬＨＬ…’の繰り返しとしている。

【００３６】サイクルＣ１でＭＯＤＥ信号９４が‘Ｌ’
から‘Ｈ’に変わり、位相調整モードになったとする。
サイクルＣ２からＣ３の間ＩＮＩＴ信号１１４が‘Ｈ’
になり、各回路が初期化される（初期化は時刻Ｔ３まで
に完了すると仮定している）。これにより、ＣＯＵＮＴ
１信号１１６，ＣＯＵＮＴ２信号１１９は０になる。初
期化完了後、サイクルＣ４で受信した受信信号１１３よ
り次サイクルの受信信号１１３の期待値をデータ変化領
域検出回路１０７にて生成しておく。

【００３７】サイクルＣ５からＣ７の間、データ変化領
域検出回路１０７において受信信号１１３と期待値との
比較が行われる。この間は比較結果が一致しているた
め、ＩＮＣ１信号１１５が‘Ｈ’となり、ＣＯＵＮＴ１
信号１１６は１ずつ増える。ＣＯＵＮＴ１信号１１６お
よびＣＯＵＮＴ２信号１１９が１増えることによる遅延
量の増加分をα（単位：サイクル）で表すと、ＩＮＣ１
信号１１５が‘Ｈ’の間ＦＦ入力信号１１２のデータ幅
が１サイクルから（１＋α）サイクルとなり、受信側Ｃ
ＬＫ信号１１１に対するＦＦ入力信号１１２の位相が少
しずつずれる。

【００３８】ここで、時刻Ｔ８でＦＦ入力信号１１２の
データ変化領域を取り込むとする。このときの受信信号
１１３の値が‘Ｈ’となったとすると、サイクルＣ７か
らＣ８にかけて‘Ｈ’が２サイクル続き、期待値と異な
るためＩＮＣ１信号１１５は‘Ｌ’となり、ＣＭＰ１信
号１１７が‘Ｈ’となる（第１のデータ変化領域検
出）。また、ＣＯＵＮＴ１信号１１６は‘３’で保持さ
れる。ＣＭＰ１信号117が‘Ｈ’になったことに伴い、
ＣＯＵＮＴ２信号１１９にデータ変化領域の幅に相当す
るカウンタ値（この例では３）を設定する。これ以降は
データ変化領域検出回路１０８がデータ比較を行う。

【００３９】サイクルＣ１０で受信した受信信号１１３
より次サイクルの受信信号１１３の期待値をデータ変化
領域検出回路１０８にて生成しておく。サイクルＣ１１
からＣ１５の間、データ変化領域検出回路１０８におい
て受信信号１１３と期待値との比較が行われる。この間
は比較結果が一致しているため、ＩＮＣ２信号１１８が
‘Ｈ’となり、ＣＯＵＮＴ２信号１１９は１ずつ増え
る。ＩＮＣ２信号１１８が‘Ｈ’の間ＦＦ入力信号１１
２のデータ幅が１サイクルから（１＋α）サイクルとな
り、受信側ＣＬＫ信号１１１に対するＦＦ入力信号１１
２の位相が少しずつずれる。

【００４０】ここで、時刻Ｔ１６でＦＦ入力信号１１２
のデータ変化領域を取り込むとする。このときの受信信
号１１３の値が‘Ｌ’となったとすると、サイクルＣ１
５からＣ１６にかけて‘Ｌ’が２サイクル続き、期待値
と異なるためＩＮＣ２信号１１８は‘Ｌ’となり、ＣＭ
Ｐ２信号１２０が‘Ｈ’となる（第２のデータ変化領域
検出）。

【００４１】また、ＣＯＵＮＴ２信号１１９は直前の値
を半減され、‘４’で保持される。ＣＯＵＮＴ２信号１
１９で表される遅延量は第１のデータ変化領域から第２
のデータ変化領域までの時間差を示しているので、半減
することによりＦＦ入力信号１１２のデータ安定領域の
中心付近で信号が取り込まれるようになる。ＣＭＰ２信
号１２０が‘Ｈ’になったことに伴い、ＲＥＡＤＹ信号
１２１を‘Ｈ’にし、位相調整が完了したことを表す。
実際の回路では、ＲＥＡＤＹ信号１２１によってＭＯＤ
Ｅ信号９４を‘Ｌ’に切り替えるようにするとよい。

【００４２】以上、本発明における実施例では、遅延調
整用信号のデータパターンを‘ＨＬＨＬ…’とし、受信
側では１サイクル毎に位相を調整する例を挙げたが、上
記と異なったデータパターンを持つ遅延調整用信号を用
いてもよい。また、受信側で１サイクル毎に位相を調整
する代わりに、複数サイクル、例えば３サイクル、毎に
位相調整を行うようにしてもよい。これらを変更する
際、回路構成によっては検出する２つの位相φ１，φ２
の差がクロック１周期相当よりも大きくなることがあ
る。これが何サイクル相当になるかは回路設計時に決定
されるので、可変遅延部の最終的な遅延量を計算する際
に考慮する必要がある。

【００４３】また、可変遅延部の遅延量の変更方法とし
て、クロック１周期より小さい微少遅延量ずつ増加する
例を挙げたが、他の方法、例えば、微少遅延量ずつ減少
する、微少遅延量を増減する、クロック１周期より大き
い遅延量を増減する、等の方法を用いてもよい。

【００４４】

【発明の効果】本発明によれば、情報処理装置内で信号
の送受信を行う複数のユニット間で安定した信号転送を
行うことができるため、高性能な情報処理装置を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の位相調整回路のブロック
図。

【図２】信号波形の各領域を表す用語の定義を示す説明
図。

【図３】位相の定義を示すタイムチャート。

【図４】位相調整の原理を示すタイムチャート。

【図５】図１の回路の動作を示すフローチャート。

【図６】図１における位相検出部の一実施例を示すブロ
ック図。

【図７】図６におけるデータ変化領域検出部の一実施例
を示すブロック図。

【図８】図７の動作を示すタイムチャート。

【図９】本発明の他の実施例の位相調整回路のブロック
図。

【図１０】図９の動作を示すフローチャート。

【図１１】本発明のさらに具体的な実施例を示すブロッ
ク図。

【図１２】図１１の動作を示すタイムチャート。

【図１３】従来の位相調整方式の一例を示すブロック
図。

【符号の説明】

１…信号送信部、２…可変遅延部、３…信号受信部、４
…位相検出部、５…位相検出部、６…遅延量計算部、７
…クロック信号発生部、８…クロック信号発生部、１１
…信号、１２…信号受信部入力信号、１３…受信信号、
１４…遅延量制御信号、１５…遅延量制御信号、１６…
遅延量設定信号、１７…送信側クロック信号、１８…受
信側クロック信号、２１…可変遅延部、２２…信号受信
部、２３…データ変化領域検出部、２４…遅延量制御
部、３１…信号受信部入力信号、３２…受信信号、３３
…データ変化領域検出信号、３４…遅延量設定信号、４
１…期待値信号生成部、４２…データ比較部、５１…期
待値信号、６１…データ変化領域検出部、６２…データ
変化領域検出部、６３…遅延量制御部、６４…遅延量制
御部、７１…データ変化領域検出信号、７２…データ変
化領域検出信号、８１…送信側ＬＳＩ、８２…セレク
タ、８３…フリップフロップ、８４…出力バッファ、８
５…遅延調整用信号発生回路、９１…送信側ＣＬＫ信
号、９２…信号、９３…遅延調整用信号、９４…ＭＯＤ
Ｅ信号、９５…信号、１００…伝送線、１０１…受信側
ＬＳＩ、１０２…入力バッファ、１０３…可変遅延回
路、１０４…可変遅延回路、１０５…フリップフロッ
プ、１０６…初期化信号発生回路、１０７…データ変化
領域検出回路、１０８…データ変化領域検出回路、１０
９…カウンタ、１１０…カウンタ、１１１…受信側ＣＬ
Ｋ信号、１１２…ＦＦ入力信号、１１３…受信信号、１
１４…ＩＮＩＴ信号、１１５…ＩＮＣ１信号、１１６…
ＣＯＵＮＴ１信号、１１７…ＣＭＰ１信号、１１８…Ｉ
ＮＣ２信号、１１９…ＣＯＵＮＴ２信号、１２０…ＣＭ
Ｐ２信号、１２１…ＲＥＡＤＹ信号。

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１のクロック信号を発生する第１のクロ
   ック信号発生部と、第２のクロック信号を発生する第２
   のクロック信号発生部と、上記第１のクロック信号に同
   期して第１の信号を出力する信号送信部と、上記第１の
   信号を入力し、第１の遅延量設定信号で指定した時間遅
   延させた第２の信号として出力する第１の可変遅延部
   と、上記第２のクロック信号に同期して上記第２の信号
   を受信し、受信後の第３の信号を出力する第１の信号受
   信部と、上記第２のクロック信号に対する上記第１の信
   号の第１の位相差を検出し、第１の遅延量制御信号を出
   力する第１の位相検出部と、上記第２のクロック信号に
   対する上記第１の信号の位相差を上記第１の位相差と異
   なる値の第２の位相差として検出し、第２の遅延量制御
   信号を出力する第２の位相検出部と、上記第１の遅延量
   制御信号と上記第２の遅延量制御信号より上記第１の可
   変遅延部の遅延量を計算し、上記第１の遅延量設定信号
   として出力する遅延量計算部とを有することを特徴とす
   る位相調整回路。
2. 【請求項２】上記第１および第２の位相検出部は、上記
   第１の信号を入力し、第２の遅延量設定信号で指定した
   時間遅延させた第４の信号として出力する第２の可変遅
   延部と、上記第２のクロック信号に同期して上記第４の
   信号を受信し、受信後の第５の信号を出力する第２の信
   号受信部と、上記第２の信号受信部で上記第４の信号を
   受信する際、上記第４の信号の論理値が変化するタイミ
   ングを検出し、検出結果をデータ変化領域検出信号とし
   て出力するデータ変化領域検出部と、上記データ変化領
   域検出信号をもとに、上記第２の可変遅延部の遅延量を
   制御する上記第２の遅延量設定信号と、上記第１もしく
   は第２の遅延量制御信号を出力する遅延量制御部とを有
   することを特徴とする請求項１記載の位相調整回路。
3. 【請求項３】上記データ変化領域検出部は、上記第５の
   信号の期待値である期待値信号を出力する期待値信号生
   成部と、上記第５の信号と上記期待値信号の論理値を比
   較し、比較結果を上記データ変化領域検出信号として出
   力するデータ比較部とを有することを特徴とする請求項
   ２記載の位相調整回路。
4. 【請求項４】上記第１の位相検出部と上記第２の位相検
   出部のそれぞれの回路の一部または全部の回路素子を共
   有することを特徴とする請求項１記載の位相調整回路。
5. 【請求項５】上記第１の可変遅延部と上記第２の可変遅
   延部のそれぞれの回路の一部あるいは全部の回路素子を
   共有することを特徴とする請求項２記載の位相調整回
   路。
6. 【請求項６】上記第１の信号受信部と上記第２の信号受
   信部のそれぞれの回路の一部あるいは全部の回路素子を
   共有することを特徴とする請求項２記載の位相調整回
   路。