JP2015171002A - 電気・電子機器、回路、及び通信システム - Google Patents

電気・電子機器、回路、及び通信システム Download PDF

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Abstract

【課題】最適な回路特性を小面積かつ低消費電力で実現する。【解決手段】必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整部と、前記対象回路の使用状態／非使用状態を制御する制御部と、を備え、前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、前記特性調整部は、非使用状態の前記対象回路に対して特性の調整を行う。【選択図】図１

Description

本技術は、電気・電子機器、回路、及び通信システムに関する。
近年、ＭＯＳトランジスタの微細化により、ＭＯＳトランジスタ特性のばらつきが増大し、低電源電圧化により動作マージンが低下している。これにより、特にアナログ回路において、最適な回路特性を小面積かつ低消費電力で実現することが困難になっている。
そこで、回路特性のばらつきを解消して最適な回路特性を小面積かつ低消費電力で実現するべく、電源起動直後に特性調整を行うことで回路特性を最適化した後に回路を動作させる技術が提案されている（例えば、特許文献１参照）。
特開２００９−１２４７３７号公報
しかしながら、動作中に特性調整を行うことができない回路もある。このような回路では、動作中の環境変化（例えば、電源電圧変動・温度変動）により回路特性が低下し、最悪のケースでは誤動作する可能性がある。このようなケースでは、動作中の環境変化による回路特性の変動を抑えたり、回路特性の動作マージンが大きくなるように確保したりする必要がある。しかし、その場合には消費電力の増大を伴うことが多い。
本技術は、前記課題に鑑みてなされたもので、最適な回路特性を小面積かつ低消費電力で実現することが可能な電気・電子機器、回路、及び通信システムを提供することを目的とする。
本技術の態様の１つは、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整部と、前記対象回路の使用状態／非使用状態を制御する制御部と、を備え、前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、前記特性調整部は、非使用状態の前記対象回路に対して特性の調整を行う電気・電子機器である。
本技術の他の態様の１つは、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整部と、前記対象回路の使用状態／非使用状態を制御する制御部と、を備え、前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、前記特性調整部は、非使用状態の前記対象回路に対して特性の調整を行う回路である。
本技術の他の態様の１つは、送信側回路と受信側回路とを備えた通信システムであって、前記受信側回路は、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整部と、前記対象回路の使用状態／非使用状態を制御する制御部と、を有し、前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、前記特性調整部は、非使用状態の前記対象回路に対して特性の調整を行う通信システムである。
本技術によれば、最適な回路特性を小面積かつ低消費電力で実現することが可能となる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
第１の実施形態に係る回路の構成を示すブロック図である。 回路における切替制御を説明する図である。 第２の実施形態に係る回路の構成を示すブロック図である。 入力データと再生クロックの定常位相誤差調整を説明する図である。 位相比較器の内部構成例を示すブロック図である。 駆動回路の内部構成例を示すブロック図である。 駆動回路の動作を説明するタイムチャートである。 駆動回路の動作を説明するタイムチャートである。 駆動回路の動作を説明するタイムチャートである。 発振回路の内部構成例を示すブロック図である。 発振回路の動作を説明するタイムチャートである。 発振回路の動作を説明するタイムチャートである。 発振回路の動作を説明するタイムチャートである。 同期化回路の内部構成例を示すブロック図である。 電圧制御発振器の周波数感度の調整を説明する図である。 ゲーテッドＶＣＯ型ＣＤＲのフリーラン周波数調整を説明する図である。 第３の実施形態に係る回路の構成を示すブロック図である。 第４の実施形態に係る通信システムの概略構成を示す図である。 第４の実施形態に係る通信システムの通信を説明する図である。
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
（４）第４の実施形態：
（１）第１の実施形態：
図１は、本実施形態に係る回路の構成を示すブロック図である。同図に示す回路１００は、複数の対象回路１１〜１５から成る対象回路群１０、対象回路１１〜１５への入力を制御する入力制御回路２０、複数の対象回路１１〜１５からの出力を制御する出力制御回路３０、及び、対象回路１１〜１５の特性を調整する特性調整回路４０を備えている。本実施形態において、特性調整回路４０は、入力制御回路２０や出力制御回路３０の制御部としても機能する。
回路１００は、所定数の入力信号ＩＮ０〜ＩＮ３を入力され、所定数の出力信号ＯＵＴ０〜ＯＵＴ３を出力するように構成されている。回路１００に入力された入力信号ＩＮ０〜ＩＮ３は、対象回路群１０を構成するいずれかの対象回路に入力される。各対象回路は、入力信号を用いて所定の演算処理を行い、入力信号に応じた出力信号を出力する。
なお、対象回路へ入力される各入力信号は１つのデータ系列に限る必要は無く、例えば、入力信号として２系統のデータが入力されてもよい。すなわち、例えば入力信号ＩＮ０を２系統のデータの組み合わせとし、入力信号ＩＮ０を入力される対象回路は２系統のデータの組み合わせを用いて所定の演算処理を行うようにしてもよい。同様に、対象回路が出力する各出力信号も、２系統のデータの組合せとしてもよい。
［対象回路群］
図１に示す例では、対象回路群１０は、対象回路１１〜１５を有している。対象回路１１〜１５は、所定の演算処理を行う同一又は互換性のある回路構成である。
対象回路群１０において、対象回路１１〜１５は冗長化されている。すなわち、対象回路群１０は、回路１００において必要な最小限の対象回路の数（必要数）より多くの対象回路を有している。このため、回路１００の動作中、対象回路群１０を構成する対象回路１１〜１５の少なくとも１つが非使用状態となる。
なお、対象回路が非使用状態であるとは、その対象回路の出力信号が回路１００の出力として利用されてない状態を言い、対象回路が使用状態であるとは、その対象回路の出力信号が回路１００の出力として利用されている状態を言う。
図１に示す例では、回路１００が５つの対象回路１１〜１５を有しているのに対し、回路１００における対象回路の必要数は４つであり、対象回路群１０は必要数より１つ多くの対象回路を有している。
このため、対象回路１１〜１４が使用状態のときに対象回路１５が非使用状態となり、対象回路１１〜１３，１５が使用状態のときに対象回路１４が非使用状態となり、対象回路１１，１２，１４，１５が使用状態のときに対象回路１３が非使用状態となり、対象回路１１，１３〜１５が使用状態のときに対象回路１２が非使用状態となり、対象回路１２〜１５が使用状態のときに対象回路１１が非使用状態となる。
［入力制御回路］
入力制御回路２０は、回路１００に入力された入力信号ＩＮ０〜ＩＮ３の入力先を、対象回路１１〜１５から選択した何れかの回路に切り替える。このとき、同じ入力信号が異なる対象回路に入力されてもよい。
図１に示す例では、入力制御回路２０は、制御部としての特性調整回路４０により制御されるセレクタ２１〜２３を有している。セレクタ２１〜２３は、それぞれ、制御端子、Ｌ入力端子、Ｈ入力端子、及び、出力端子を有している。各セレクタ２１〜２３の制御端子は特性調整回路４０に接続されている。
セレクタ２１は、Ｌ入力端子に入力信号ＩＮ０が入力され、Ｈ入力端子に入力信号ＩＮ１が入力され、出力端子が対象回路１２に接続されており、特性調整回路４０の制御に従い、入力信号ＩＮ０と出力信号ＩＮ１の何れか一方を、出力端子から対象回路１２へ出力する。
セレクタ２２は、Ｌ入力端子に入力信号ＩＮ１が入力され、Ｈ入力端子に入力信号ＩＮ２が入力され、出力端子が対象回路１３に接続されており、特性調整回路４０の制御に従い入力信号ＩＮ１と出力信号ＩＮ２の何れか一方を出力端子から対象回路１３へ出力する。
セレクタ２３は、Ｌ入力端子に入力信号ＩＮ２が入力され、Ｈ入力端子に入力信号ＩＮ３が入力され、出力端子が対象回路１４に接続されており、特性調整回路４０の制御に従い入力信号ＩＮ１と出力信号ＩＮ２の何れか一方を出力端子から対象回路１３へ出力する。
なお、対象回路１１にはセレクタを介さずに入力信号ＩＮ０が入力され、対象回路１５にはセレクタを介さずに入力信号ＩＮ３が入力されている。
［出力制御回路］
出力制御回路３０は、対象回路１１〜１５が出力する５つの出力信号ＯＵＴ１１〜ＯＵＴ１５から選択したいずれか４つの出力信号を回路１００の出力信号ＯＵＴ０〜ＯＵＴ４として出力する。
図１に示す例では、出力制御回路３０は、制御部としての特性調整回路４０により制御されるセレクタ３１〜３４を有している。セレクタ３１〜３４は、それぞれ、制御端子、Ｌ入力端子、Ｈ入力端子、及び、出力端子を有している。各セレクタ３１〜３４の制御端子は特性調整回路４０に接続されている。
セレクタ３１は、対象回路１１からの出力信号ＯＵＴ１１がＬ入力端子に入力され、対象回路１２からの出力信号ＯＵＴ１２がＨ入力端子に入力されており、特性調整回路４０の制御に従い出力信号ＯＵＴ１１と出力信号ＯＵＴ１２の何れか一方を出力端子から出力する。この出力端子から出力される信号が、回路１００の出力信号ＯＵＴ０となる。
セレクタ３２は、対象回路１２からの出力信号ＯＵＴ１２がＬ入力端子に入力され、対象回路１３からの出力信号ＯＵＴ１３がＨ入力端子に入力されており、特性調整回路４０の制御に従い出力信号ＯＵＴ１２と出力信号ＯＵＴ１３の何れか一方を出力端子から出力する。この出力端子から出力される信号が、回路１００の出力信号ＯＵＴ１となる。
セレクタ３３は、対象回路１３からの出力信号ＯＵＴ１３がＬ入力端子に入力され、対象回路１４からの出力信号ＯＵＴ１４がＨ入力端子に入力されており、特性調整回路４０の制御に従い出力信号ＯＵＴ１３と出力信号ＯＵＴ１４の何れか一方を出力端子から出力する。この出力端子から出力される信号が、回路１００の出力信号ＯＵＴ２となる。
セレクタ３４は、対象回路１４からの出力信号ＯＵＴ１４がＬ入力端子に入力され、対象回路１５からの出力信号ＯＵＴ１５がＨ入力端子に入力されており、特性調整回路４０の制御に従い出力信号ＯＵＴ１４と出力信号ＯＵＴ１５の何れか一方を出力端子から出力する。この出力端子から出力される信号が、回路１００の出力信号ＯＵＴ３となる。
［各状態の説明］
図２（ａ）は、回路１００の各信号のタイミングチャートの一例であり、図２（ｂ）は、特性を調整される対象回路と各セレクタへ入力される制御信号との関係を示す表である。図２（ａ）には、入力信号ＩＮ０〜ＩＮ３、入力側制御信号ＩＮ＿Ｓ［３：１］、出力側制御信号ＯＵＴ＿Ｓ［３：０］、及び、各タイミングにおける特性調整回路４０が特性の調整を行う対象回路を示してある。
本実施形態において、特性調整回路４０は、回路１００の動作中、対象回路１１〜１５を順次に非使用状態に制御しており、対象回路１１〜１５を満遍なく非使用状態としている。すなわち、対象回路１１〜１５に対して満遍なく特性調整が行われる。これにより、対象回路１１〜１５の回路特性が一定の目標範囲内に維持され、回路１００の誤作動が防止され、更には回路１００の出力信号を入力される関連回路の誤作動が防止される。
図２に示す例では、特性調整回路４０は、対象回路１１，１２，１３，１４，１５，１４，１３，１２，１１，・・・の順に非使用状態に制御するとともに非使用状態の対象回路に特性調整を行っている。
［対象回路１１の特性調整］
まず、対象回路１１の特性調整を行う際は、入力信号ＩＮ０〜ＩＮ３が対象回路１２〜１５に入力されるように入力制御回路２０を制御するとともに、対象回路１２〜１５の出力信号が出力信号ＯＵＴ０〜ＯＵＴ３となるように出力制御回路３０を制御する。
具体的には、特性調整回路４０は、セレクタ２１〜２３の制御端子にローレベルの制御信号を入力し、セレクタ３１〜３４の制御端子にハイレベルの制御信号を入力する。
これにより、入力信号ＩＮ０は対象回路１２に入力され、入力信号ＩＮ１は対象回路１３に入力され、入力信号ＩＮ２は対象回路１４に入力され、入力信号ＩＮ３は対象回路１５に入力される。また、対象回路１２の出力信号が出力信号ＯＵＴ０となり、対象回路１３の出力信号が出力信号ＯＵＴ１となり、対象回路１４の出力信号が出力信号ＯＵＴ２となり、対象回路１５の出力信号が出力信号ＯＵＴ３となる。
ここで、対象回路１１にも入力信号ＩＮ０が入力されるが、対象回路１１の出力信号は出力信号ＯＵＴ０〜ＯＵＴ３に利用されない。従って、対象回路１１は非使用状態であり、特性調整回路４０が対象回路１１に対して所定の特性調整処理を実行しても回路１００の通常動作には影響しない。
［対象回路１２の特性調整］
次に、対象回路１２の特性調整を行う際は、入力信号ＩＮ０〜ＩＮ３が対象回路１１，１３〜１５に入力されるように入力制御回路２０を制御するとともに、対象回路１１，１３〜１５の出力信号が出力信号ＯＵＴ０〜ＯＵＴ３となるように出力制御回路３０を制御する。
具体的には、特性調整回路４０は、セレクタ２２，２３の制御端子にローレベルの制御信号を入力し、セレクタ２１の制御端子にはハイレベル又はローレベルの制御信号を入力し、セレクタ３１の制御端子にローレベルの制御信号を入力し、セレクタ３２〜３４の制御端子にハイレベルの制御信号を入力する。
これにより、入力信号ＩＮ０は対象回路１１に入力され、入力信号ＩＮ１は対象回路１３に入力され、入力信号ＩＮ２は対象回路１４に入力され、入力信号ＩＮ３は対象回路１５に入力される。また、対象回路１１の出力信号は出力信号ＯＵＴ０となり、対象回路１３の出力信号は出力信号ＯＵＴ１となり、対象回路１４の出力信号は出力信号ＯＵＴ２となり、対象回路１５の出力信号は出力信号ＯＵＴ３となる。
ここで、対象回路１２にも入力信号ＩＮ０又は入力信号ＩＮ１が入力されるが、対象回路１２の出力信号は出力信号ＯＵＴ０〜ＯＵＴ３に利用されない。従って、対象回路１２は非使用状態であり、特性調整回路４０が対象回路１２に対して所定の特性調整処理を実行しても回路１００の通常動作には影響しない。
［対象回路１３の特性調整］
次に、対象回路１３の特性調整を行う際は、入力信号ＩＮ０〜ＩＮ３が対象回路１１，１２，１４，１５に入力されるように入力制御回路２０を制御するとともに、対象回路１１，１２，１４，１５の出力信号が出力信号ＯＵＴ０〜ＯＵＴ３となるように出力制御回路３０を制御する。
具体的には、特性調整回路４０は、セレクタ２３の制御端子にローレベルの制御信号を入力し、セレクタ２１の制御端子にはハイレベルの制御信号を入力し、セレクタ２２の制御端子にはハイレベル又はローレベルの制御信号を入力し、セレクタ３１，３２の制御端子にローレベルの制御信号を入力し、セレクタ３３，３４の制御端子にハイレベルの制御信号を入力する。
これにより、入力信号ＩＮ０は対象回路１１に入力され、入力信号ＩＮ１は対象回路１２に入力され、入力信号ＩＮ２は対象回路１４に入力され、入力信号ＩＮ３は対象回路１５に入力される。また、対象回路１１の出力信号は出力信号ＯＵＴ０となり、対象回路１２の出力信号は出力信号ＯＵＴ１となり、対象回路１４の出力信号は出力信号ＯＵＴ２となり、対象回路１５の出力信号は出力信号ＯＵＴ３となる。
ここで、対象回路１３にも入力信号ＩＮ１又は入力信号ＩＮ２が入力されるが、対象回路１３の出力信号は出力信号ＯＵＴ０〜ＯＵＴ３に利用されない。従って、対象回路１３は非使用状態であり、特性調整回路４０が対象回路１３に対して所定の特性調整処理を実行しても回路１００の通常動作には影響しない。
［対象回路１４の特性調整］
次に、対象回路１４の特性調整を行う際は、入力信号ＩＮ０〜ＩＮ３が対象回路１１〜１３，１５に入力されるように入力制御回路２０を制御するとともに、対象回路１１〜１３，１５の出力信号が出力信号ＯＵＴ０〜ＯＵＴ３となるように出力制御回路３０を制御する。
具体的には、特性調整回路４０は、セレクタ２１，２２の制御端子にハイレベルの制御信号を入力し、セレクタ２３の制御端子にはハイレベル又はローレベルの制御信号を入力し、セレクタ３１〜３３の制御端子にローレベルの制御信号を入力し、セレクタ３４の制御端子にハイレベルの制御信号を入力する。
これにより、入力信号ＩＮ０は対象回路１１に入力され、入力信号ＩＮ１は対象回路１２に入力され、入力信号ＩＮ２は対象回路１３に入力され、入力信号ＩＮ３は対象回路１５に入力される。また、対象回路１１の出力信号は出力信号ＯＵＴ０となり、対象回路１２の出力信号は出力信号ＯＵＴ１となり、対象回路１３の出力信号は出力信号ＯＵＴ２となり、対象回路１５の出力信号は出力信号ＯＵＴ３となる。
ここで、対象回路１４にも入力信号ＩＮ２又は入力信号ＩＮ３が入力されるが、対象回路１４の出力信号は出力信号ＯＵＴ０〜ＯＵＴ３に利用されない。従って、対象回路１４は非使用状態であり、特性調整回路４０が対象回路１４に対して所定の特性調整処理を実行しても回路１００の通常動作には影響しない。
［対象回路１５の特性調整］
次に、対象回路１５の特性調整を行う際は、入力信号ＩＮ０〜ＩＮ３が対象回路１１〜１４に入力されるように入力制御回路２０を制御するとともに、対象回路１１〜１４の出力信号が出力信号ＯＵＴ０〜ＯＵＴ３となるように出力制御回路３０を制御する。
具体的には、特性調整回路４０は、セレクタ２１〜２３の制御端子にハイレベルの制御信号を入力し、セレクタ３１〜３４の制御端子にローレベルの制御信号を入力する。
これにより、入力信号ＩＮ０は対象回路１１に入力され、入力信号ＩＮ１は対象回路１２に入力され、入力信号ＩＮ２は対象回路１３に入力され、入力信号ＩＮ３は対象回路１４に入力される。また、対象回路１１の出力信号は出力信号ＯＵＴ０となり、対象回路１２の出力信号は出力信号ＯＵＴ１となり、対象回路１３の出力信号は出力信号ＯＵＴ２となり、対象回路１４の出力信号は出力信号ＯＵＴ３となる。
ここで、対象回路１５にも入力信号ＩＮ３が入力されるが、対象回路１５の出力信号は出力信号ＯＵＴ０〜ＯＵＴ３に利用されない。従って、対象回路１５は非使用状態であり、特性調整回路４０が対象回路１５に対して所定の特性調整処理を実行しても回路１００の通常動作には影響しない。
［まとめ］
以上説明したように、本実施形態に係る回路１００は、必要数よりも多い複数の対象回路１１〜１５と、対象回路１１〜１５の特性を調整し、対象回路１１〜１５の使用状態／非使用状態を制御する特性調整回路４０と、を備え、特性調整回路４０は、必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、非使用状態の対象回路に対して特性の調整を行う。
従って、回路１００の通常動作中に、対象回路１１〜１５のいずれかの回路特性が調整されることとなり、動作中の環境変化による回路特性の変動が抑制される。また、回路特性の動作マージンが大きくなるような設計が不要になり、消費電力・回路面積の増大を抑制することができる。なお、以上説明した回路１００は、電気・電子機器等の装置に組み込まれた状態で実施されたり、他の方法とともに実施されたりする等、様々な態様で実施可能である。
（２）第２の実施形態：
図３は、本実施形態に係る回路２００の構成を示す例である。同図に示す回路２００は、高速シリアル伝送の受信器の例であり、クロックデータ再生回路群（ＣＤＲ回路群）２１０、入力制御回路２２０、出力制御回路２３０、特性調整回路２４０、及びスキュー調整回路２５０を備えている。本実施形態において、特性調整回路２４０は、入力制御回路２２０や出力制御回路２３０、スキュー調整回路２５０の制御部としても機能する。
回路２００は、所定数の入力信号ＩＮ０〜ＩＮ３を入力され、所定数の出力信号ＯＵＴ０〜ＯＵＴ３を出力するように構成されている。回路２００に入力された入力信号ＩＮ０〜ＩＮ３は、ＣＤＲ回路群２１０を構成するいずれかのクロックデータ再生回路（ＣＤＲ回路）に入力される。
各ＣＤＲ回路は、後段のデジタル部に入力する前に周波数を下げるためにデータとクロックをパラレル化する。このパラレル化されるクロックは、ＣＤＲ回路それぞれの自走カウンタで分周される分周クロックであるため、各ＣＤＲ回路から出力されるデータとクロックにはスキューが載る。
［ＣＤＲ回路群］
図３に示す例では、ＣＤＲ回路群２１０は、ＣＤＲ回路２１１〜２１５を有している。ＣＤＲ回路２１１〜２１５は、クロックデータ再生動作を行う同一又は互換性ある回路構成である。
ＣＤＲ回路群２１０において、ＣＤＲ回路２１１〜２１５は冗長化されている。すなわち、ＣＤＲ回路群２１０は、回路２００において必要な最小限のＣＤＲ回路の数（必要数）より多くのＣＤＲ回路を有している。このため、ＣＤＲ回路群２１０では、ＣＤＲ回路２１１〜２１５の少なくとも１つが非使用状態となる。
なお、ＣＤＲ回路が非使用状態であるとは、そのＣＤＲ回路の出力が回路２００の出力処理に利用されてない状態を言い、ＣＤＲ回路が使用状態であるとは、そのＣＤＲ回路の出力が回路２００の出力処理に利用されている状態を言う。
図３に示す例では、回路２００は５つのＣＤＲ回路２１１〜２１５を有しているのに対し、回路２００におけるＣＤＲ回路の必要数は４つであるため、ＣＤＲ回路群２１０は必要数より１つ多くのＣＤＲ回路を有していることになる。このため、ＣＤＲ回路２１１〜２１４が使用状態のときにＣＤＲ回路２１５は非使用状態となり、ＣＤＲ回路２１１〜２１３，２１５が使用状態のときにＣＤＲ回路２１４は非使用状態となり、ＣＤＲ回路２１１〜２１２，２１４，２１５が使用状態のときにＣＤＲ回路２１３は非使用状態となり、ＣＤＲ回路２１１，２１３〜２１５が使用状態のときにＣＤＲ回路２１２は非使用状態となり、ＣＤＲ回路２１２〜２１５が使用状態のときにＣＤＲ回路２１１は非使用状態となる。
［スキュー調整回路］
スキュー調整回路２５０は、各ＣＤＲ回路から出力されるデータとクロックにスキュー調整を行う。本実施形態では、調整中のＣＤＲ回路と全く同じデータ系列を出力しているＣＤＲ回路が存在している。
例えば、後述する特性調整時においては、ＣＤＲ回路２１１の調整中はＣＤＲ回路２１２がＣＤＲ回路２１１と全く同じデータ系列を出力し、ＣＤＲ回路２１２の調整中はＣＤＲ回路２１１もしくはＣＤＲ回路２１３がＣＤＲ回路２１２と全く同じデータ系列を出力し、ＣＤＲ回路２１３の調整中はＣＤＲ回路２１２もしくはＣＤＲ回路２１４がＣＤＲ回路２１３と全く同じデータ系列を出力し、ＣＤＲ回路２１４の調整中はＣＤＲ回路２１３もしくはＣＤＲ回路２１５がＣＤＲ回路２１４と全く同じデータ系列を出力し、ＣＤＲ回路２１５の調整中はＣＤＲ回路２１４がＣＤＲ回路２１５と全く同じデータ系列を出力している。
後述するように、セレクタ２２１〜２２５の制御は特性調整回路２４０が担当するため、特性調整回路２４０は、特性調整中のＣＤＲ回路と当該特性調整中のＣＤＲ回路と同じデータ系列が入力されるＣＤＲ回路とを判別可能である。そこで、特性調整回路２４０は、セレクタ制御状態に応じて、特性調整中のＣＤＲ回路が出力するデータ系列をスキューを調整すべきデータ系列としてスキュー調整回路２５０へ指示し、当該特性調整中のＣＤＲ回路と同じデータ系列が入力されるＣＤＲ回路が出力するデータ系列をスキュー調整の基準とするデータ系列としてスキュー調整回路２５０へ指示する。
スキュー調整回路２５０は、特性調整中のＣＤＲ回路が出力する出力データ系列のデータやクロックと、この特性調整中のＣＤＲ回路と同じデータ系列を出力しているＣＤＲ回路の出力データ系列のデータやクロックとを比較してスキューの検出と調整とを行う。
［入力制御回路］
入力制御回路２２０は、回路２００に入力された入力信号ＩＮ０〜ＩＮ３の入力先を、ＣＤＲ回路２１１〜２１５から選択して切り替える。このとき、同じ入力信号が異なるＣＤＲ回路に入力されてもよい。
図３に示す例では、入力制御回路２２０は、制御部としての特性調整回路２４０により制御されるセレクタ２２１〜２２５を有している。セレクタ２２１〜２２５は、それぞれ、制御端子、Ｌ入力端子、Ｈ入力端子、及び、出力端子を有している。各セレクタ２２２〜２２４の制御端子は特性調整回路４０に接続されている。
セレクタ２２１は、Ｌ入力端子への入力は無く、Ｈ入力端子に入力信号ＩＮ０が入力され、出力端子がＣＤＲ回路２１１に接続されている。セレクタ２２１の制御端子にはハイレベルの制御信号が入力されており、セレクタ２２４は、常に入力信号ＩＮ０を出力端子からＣＤＲ回路２１１へ出力する。
セレクタ２２２は、Ｌ入力端子に入力信号ＩＮ０が入力され、Ｈ入力端子に入力信号ＩＮ１が入力され、出力端子がＣＤＲ回路２１２に接続されている。セレクタ２２２は、制御端子にローレベルの制御信号が入力されると、Ｌ入力端子に入力される入力信号ＩＮ０を出力端子からＣＤＲ回路２１２へ出力し、制御端子にハイレベルの制御信号が入力されると、Ｈ入力端子に入力される入力信号ＩＮ１を出力端子からＣＤＲ回路２１２へ出力する。
セレクタ２２３は、Ｌ入力端子に入力信号ＩＮ１が入力され、Ｈ入力端子に入力信号ＩＮ２が入力され、出力端子がＣＤＲ回路２１３に接続されている。セレクタ２２３は、制御端子にローレベルの制御信号が入力されると、Ｌ入力端子に入力される入力信号ＩＮ１を出力端子からＣＤＲ回路２１３へ出力し、制御端子にハイレベルの制御信号が入力されると、Ｈ入力端子に入力される入力信号ＩＮ２を出力端子からＣＤＲ回路２１３へ出力する。
セレクタ２２４は、Ｌ入力端子に入力信号ＩＮ２が入力され、Ｈ入力端子に入力信号ＩＮ３が入力され、出力端子がＣＤＲ回路２１４に接続されている。セレクタ２２４は、制御端子にローレベルの制御信号が入力されると、Ｌ入力端子に入力される入力信号ＩＮ２を出力端子からＣＤＲ回路２１４へ出力し、制御端子にハイレベルの制御信号が入力されると、Ｈ入力端子に入力される入力信号ＩＮ３を出力端子からＣＤＲ回路２１４へ出力する。
セレクタ２２５は、Ｌ入力端子に入力信号ＩＮ３が入力され、Ｈ入力端子への入力は無く、出力端子がＣＤＲ回路２１５に接続されている。セレクタ２２５の制御端子にはローレベルの制御信号が入力されており、セレクタ２２５は常に入力信号ＩＮ３を出力端子からＣＤＲ回路２１５へ出力する。
［出力制御回路］
出力制御回路２３０は、ＣＤＲ回路２１１〜２１５が出力する５つの出力信号ＯＵＴ１１〜ＯＵＴ１５から選択したいずれか４つの出力信号を、回路２００の出力信号ＯＵＴ０〜ＯＵＴ４として出力する。
図３に示す例では、出力制御回路２３０は、制御部としての特性調整回路２４０により制御されるセレクタ２３１〜２３４を有している。セレクタ２３１〜２３４は、それぞれ、制御端子、Ｌ入力端子、Ｈ入力端子、及び、出力端子を有している。各セレクタ２３１〜２３４の制御端子は特性調整回路２４０に接続されている。
セレクタ２３１は、ＣＤＲ回路２１１からの出力信号ＯＵＴ１１がスキュー調整回路２５０を介してＬ入力端子に入力され、ＣＤＲ回路２１２からの出力信号ＯＵＴ１２がスキュー調整回路２５０を介してＨ入力端子に入力されており、特性調整回路２４０の制御に従い、出力信号ＯＵＴ１１と出力信号ＯＵＴ１２の何れか一方を出力端子から出力する。この出力端子から出力される信号が回路２００の出力信号ＯＵＴ０となる。
セレクタ２３２は、ＣＤＲ回路２１２からの出力信号ＯＵＴ１２がスキュー調整回路２５０を介してＬ入力端子に入力され、ＣＤＲ回路２１３からの出力信号ＯＵＴ１３がスキュー調整回路２５０を介してＨ入力端子に入力されており、特性調整回路２４０の制御に従い、出力信号ＯＵＴ１２と出力信号ＯＵＴ１３の何れか一方を、出力端子から出力する。この出力端子から出力される信号が、回路２００の出力信号ＯＵＴ１となる。
セレクタ２３３は、ＣＤＲ回路２１３からの出力信号ＯＵＴ１３がスキュー調整回路２５０を介してＬ入力端子に入力され、ＣＤＲ回路２１４からの出力信号ＯＵＴ１４がスキュー調整回路２５０を介してＨ入力端子に入力されており、特性調整回路２４０の制御に従い、出力信号ＯＵＴ１３と出力信号ＯＵＴ１４の何れか一方を出力端子から出力する。この出力端子から出力される信号が回路２００の出力信号ＯＵＴ２となる。
セレクタ２３４は、ＣＤＲ回路２１４からの出力信号ＯＵＴ１４がスキュー調整回路２５０を介してＬ入力端子に入力され、ＣＤＲ回路２１５からの出力信号ＯＵＴ１５がスキュー調整回路２５０を介してＨ入力端子に入力されており、特性調整回路２４０の制御に従い出力信号ＯＵＴ１４と出力信号ＯＵＴ１５の何れか一方を出力端子から出力する。この出力端子から出力される信号が、回路２００の出力信号ＯＵＴ３となる。
［各状態の説明］
本実施形態において、特性調整回路２４０は、ＣＤＲ回路２１１〜２１５を、上述した対象回路１１〜１５と同様に順次に非使用状態に制御するとともに、非使用状態のＣＤＲ回路に特性調整を行っている。従って、各ＣＤＲ回路２１１〜２１５の特性調整を行う際の入力制御回路２２０及び出力制御回路２３０の制御は、上述した第１実施形態における入力制御回路２０及び出力制御回路３０の制御と同様であるので以下では説明を省略する。
本実施形態の特性調整回路２４０が行う特性調整としては、例えば、入力データと再生クロックの定常位相誤差調整、ＣＤＲ回路を構成する電圧制御発振器（ＶＣＯ）の周波数感度の調整、ゲーテッド電圧制御発振器（ＶＣＯ）型ＣＤＲにおけるフリーラン周波数調整、等が例示される。
［定常位相誤差の調整］
図４は、入力データと再生クロックの定常位相誤差調整を説明する図であり、ＣＤＲ回路の一例としてクロック再生用ＰＬＬ（phase locked loop）回路を示している。
同図に示すクロック再生用ＰＬＬ３００は、位相比較器３１０、駆動回路３２０、発振回路３３０、分周器３４０、及び、同期化回路３５０を備えている。
位相比較器３１０は、データ信号Ｄａｔａを入力されるとともに、分周器３４０が出力する再生クロック信号Ｃｌｏｃｋ２を入力されている。位相比較器３１０は、データ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相を比較して、ループ内位相誤差信号Ｄｉｆ２を生成する。
駆動回路３２０は、ループ内位相誤差信号Ｄｉｆ２を位相比較器３１０から入力されており、このループ内位相誤差信号Ｄｉｆ２からチャージポンプにより制御電圧Ｖ＿ｃｔｌを生成する。駆動回路３２０の出力端子に接続されたループフィルタは、制御電圧Ｖ＿ｃｔｌをコンデンサにより平滑化して直流にする。
発振回路３３０は、平滑化された制御電圧Ｖ＿ｃｔｌを駆動回路３２０から入力されており、この平滑化された制御電圧Ｖ＿ｃｔｌに応じた周波数を持つ信号をＶＣＯ（Voltage-controlled oscillator）により逓倍クロック信号Ｃｌｏｃｋ１として生成する。
分周器３４０は、逓倍クロック信号Ｃｌｏｃｋ１を発振回路３３０から入力されており、この逓倍クロック信号Ｃｌｏｃｋ１を分周して得た信号を再生クロック信号Ｃｌｏｃｋ２として位相比較器３１０にフィードバックする。再生クロック信号Ｃｌｏｃｋ２は、同期化回路３５０へも入力される。
同期化回路３５０は、データ信号Ｄａｔａと再生クロック信号Ｃｌｏｃｋ２とを入力として受け取り、再生クロック信号Ｃｌｏｃｋ２の立ち下がりエッジに同期するようにデータ信号Ｄａｔａを例えばＤフリップフロップでラッチして、同期化データ信号Ｄａｔａ’の出力と、この同期化データ信号Ｄａｔａ’を取り込むべきタイミングを表す同期化クロック信号Ｃｌｏｃｋ３の出力とを行う。
また、同期化回路３５０は、データ信号Ｄａｔａの立ち上がりエッジと、再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジと、の間の位相オフセットを表すループ外位相誤差信号Ｄｉｆ１を出力する機能も有する。
特性調整回路２４０は、ループ外位相誤差信号Ｄｉｆ１を入力され、ロック時の同期化回路３５０の入力において、再生クロック信号Ｃｌｏｃｋ２の立ち下がりエッジに対するデータ信号Ｄａｔａのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されるように、同期化回路３５０から供給されたループ外位相誤差信号Ｄｉｆ１に応じて、位相比較器３１０と駆動回路３２０と発振回路３３０と同期化回路３５０とのうち少なくとも１つを制御する調整信号ＡＤＪを見出し、かつ当該調整信号ＡＤＪを保持する機能を有する。
以下、位相比較器３１０、駆動回路３２０、発振回路３３０、同期化回路３５０の各々における調整信号ＡＤＪの使用例を説明する。
［位相比較器における調整信号の使用例］
図５は、位相比較器３１０の内部構成例を示している。
同図において、位相比較器３１０は、位相比較回路３１１、遅延バッファ３１２、遅延回路３１３を有している。
遅延バッファ３１２は、データ信号Ｄａｔａを固定の遅延時間ｔｄ１だけ遅延させた遅延データ信号ＤＤａｔａを位相比較回路３１１へ供給する。
遅延回路３１３は、再生クロック信号Ｃｌｏｃｋ２を可変の遅延時間ｔｄ２だけ遅延させた遅延クロック信号ＤＣｌｏｃｋを位相比較回路３１１へ供給する。調整信号ＡＤＪは、この遅延時間ｔｄ２を調整するための信号として使用される。
位相比較回路３１１は、遅延データ信号ＤＤａｔａの立ち上がりエッジと遅延クロック信号ＤＣｌｏｃｋの立ち上がりエッジとの位相を比較するための比較回路を実装したものであり、駆動回路３２０へループ内位相誤差信号Ｄｉｆ２を供給するように構成されている。
ここで、位相比較回路３１１は、遅延データ信号ＤＤａｔａと遅延クロック信号ＤＣｌｏｃｋとが同じタイミングで立ち上がるようにＰＬＬ制御する。したがって、一方の遅延時間ｔｄ１を固定したまま他方の遅延時間ｔｄ２を変化させると、位相比較器３１０の入力におけるデータ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路３５０の入力におけるデータ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係を調整することができる。
［駆動回路における調整信号の使用例］
図６は、駆動回路３２０の内部構成例を示している。
同図において、駆動回路３２０は、吐き出し側電流源３２１、吸い込み側電流源３２２、第１のスイッチ３２３、第２のスイッチ３２４を有している。
吐き出し側電流源３２１は、第１のスイッチ３２３が閉じたときに制御電圧Ｖ＿ｃｔｌの信号線へ電流Ｉｐ（固定値）を吐き出す。吸い込み側電流源３２２は、第２のスイッチ３２４が閉じたときに制御電圧Ｖ＿ｃｔｌの信号線から電流Ｉｎ（可変値）を吸い込む。調整信号ＡＤＪは、この電流Ｉｎの値を調整するための信号として使用される。
ループ内位相誤差信号Ｄｉｆ２は、再生クロック信号Ｃｌｏｃｋ２の位相を進めるべきことを示すアップ信号と、再生クロック信号Ｃｌｏｃｋ２の位相を送らせるべきことを示すダウン信号とを含む。アップ信号は第１のスイッチ３２３の開閉を制御する信号であり、ダウン信号は第２のスイッチ３２４の開閉を制御する信号である。
図７〜図９は、駆動回路３２０の動作を説明するタイムチャートである。これらの図では、アップ信号のパルス幅をｔｐ、ダウン信号のパルス幅をｔｎとしている。
図７には、位相比較器３１０の入力において、再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａと同相である状態を示している。Ｉｐ＝Ｉｎのとき同図に示すようにｔｐ＝ｔｎとなり、位相比較器３１０の入力においてデータ信号Ｄａｔａと再生クロック信号Ｃｌｏｃｋ２とが同じタイミングで立ち上がるようにＰＬＬ制御が実行される。
図８には、位相比較器３１０の入力において、再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａより進んでいる状態を示している。Ｉｐ＞Ｉｎのとき同図に示すようにｔｐ＜ｔｎとなり、位相比較器３１０の入力において再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジがデータ信号Ｄａｔａの立ち上がりエッジより進んだ位相を有することとなる。
図９には、位相比較器３１０の入力において、再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａより遅れている状態を示している。Ｉｐ＜Ｉｎのとき同図に示すようにｔｐ＞ｔｎとなり、位相比較器３１０の入力において再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジがデータ信号Ｄａｔａの立ち上がりエッジより遅れた位相を有することとなる。
以上説明したように、一方の電流値Ｉｐを固定したまま他方の電流値Ｉｎを変化させると、位相比較器３１０の入力におけるデータ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路３５０の入力におけるデータ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係を調整することができる。
なお、吐き出し側電流Ｉｐを可変値とし、吸い込み側電流Ｉｎを固定値としてもよい。また、電流Ｉｐ及びＩｎの双方を可変値とすることも可能である。駆動回路３２０において調整信号ＡＤＪを使用しない場合には、電流Ｉｐ及びＩｎの双方を固定値とすればよい。
［発振回路における調整信号の使用例］
図１０は、発振回路３３０の内部構成例を示している。
図１０において、発振回路３３０は、電圧制御発振器（ＶＣＯ）３３１、デューティ調整回路３３２である。ＶＣＯ３３１は、制御電圧Ｖ＿ｃｔｌに応じた周波数を持つ信号を生成する。デューティ調整回路３３２は、ＶＣＯ３３１により生成された信号のデューティをパルス幅変調により調整し、その結果を逓倍クロック信号Ｃｌｏｃｋ１として供給する。調整信号ＡＤＪは、このパルス幅変調においてデューティを調整するための信号として使用される。
図１１〜図１３は、発振回路３３０の動作を説明するタイムチャートである。
これらの図に示す例では、特性調整回路２４０は、データ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係を調整するのではなく、再生クロック信号Ｃｌｏｃｋ２のデューティが次第に増大するように制御する。
図１１には、同期化回路３５０の入力において再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａより進んでおり、かつ再生クロック信号Ｃｌｏｃｋ２のデューティが１２．５％の状態を示している。この状態では、同期化データ信号Ｄａｔａ’のハイレベル期間が４Ｔであり、再生クロック信号Ｃｌｏｃｋ２の立ち下がりエッジに対するデータ信号Ｄａｔａのホールド時間がＴ／２より短くなっている。
図１２には、同期化回路３５０の入力において再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａより進んでおり、かつ再生クロック信号Ｃｌｏｃｋ２のデューティが５０％である状態を示している。この状態では、同期化データ信号Ｄａｔａ’のハイレベル期間が５Ｔであり、再生クロック信号Ｃｌｏｃｋ２の立ち下がりエッジに対するデータ信号Ｄａｔａのセットアップ時間がＴ／２より短くなっている。
図１３は、同期化回路３５０の入力において再生クロック信号Ｃｌｏｃｋ２がデータ信号Ｄａｔａより進んでおり、かつ再生クロック信号Ｃｌｏｃｋ２のデューティが８７．５％である状態を示している。この状態では、同期化データ信号Ｄａｔａ’のハイレベル期間が４Ｔであり、再生クロック信号Ｃｌｏｃｋ２の立ち下がりエッジに対するデータ信号Ｄａｔａのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されている。したがって、この状態でデータ信号Ｄａｔａが供給された場合、同期化回路３５０におけるミスラッチの発生確率が最も低くなる。
特性調整回路２４０は、データ信号Ｄａｔａに対する同期化データ信号Ｄａｔａ’が５Ｔ／３Ｔ状態から４Ｔ／４Ｔ状態へと遷移した時点の調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを保持すればよい。これにより、同期化回路３５０におけるミスラッチの発生確率が低減される。
なお、発振回路３３０において調整信号ＡＤＪを使用しない場合には、図１０中のデューティ調整回路３３２の配設を省略し、ＶＣＯ３３１が逓倍クロック信号Ｃｌｏｃｋ１を供給するようにすればよい。
［同期化回路における調整信号の使用例］
図１４は、同期化回路３５０の内部構成例を示している。
同図において、同期化回路３５０は、遅延バッファ３５１、遅延回路３５２、インバータ３５３、Ｄフリップフロップ３５４、位相オフセット検出回路３５５を有している。
遅延バッファ３５１は、データ信号Ｄａｔａを固定の遅延時間だけ遅延させた正転データ信号ＦＤａｔａをＤフリップフロップ３５４のデータ入力端子Ｄへ供給する。
遅延回路３５２は、再生クロック信号Ｃｌｏｃｋ２を可変の遅延時間だけ遅延させた信号をインバータ３５３の入力端子へ供給する。調整信号ＡＤＪは、遅延回路３５２の遅延時間を調整するための信号として使用される。
インバータ３５３は、遅延回路３５２の出力を反転させた反転クロック信号ＦＣｌｏｃｋをＤフリップフロップ３５４のクロック入力端子ＣＫへ供給する。Ｄフリップフロップ３５４は、反転クロック信号ＦＣｌｏｃｋの立ち上がりエッジに同期して正転データ信号ＦＤａｔａをラッチする。Ｄフリップフロップ３５４のＱ出力が同期化データ信号Ｄａｔａ’であり、遅延回路３５２の出力が同期化クロック信号Ｃｌｏｃｋ３である。
位相オフセット検出回路３５５は、テストモードにおいて正転データ信号ＦＤａｔａの立ち上がりエッジと同期化クロック信号Ｃｌｏｃｋ３の立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号Ｄｉｆ１を特性調整回路２４０へ供給する。
図１４の同期化回路３５０によれば、遅延バッファ３５１の遅延時間を固定したまま遅延回路３５２の遅延時間を調整信号ＡＤＪにより変化させることで、同期化回路３５０の入力におけるデータ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相関係を調整することができる。なお、図１４中の遅延バッファ３５１と遅延回路３５２との位置を交換した構成でもよい。
同期化回路３５０において調整信号ＡＤＪを使用しない場合には、図１４中の遅延バッファ３５１及び遅延回路３５２の配設を省略し、データ信号ＤａｔａをＤフリップフロップ３５４のデータ入力端子Ｄへ、再生クロック信号Ｃｌｏｃｋ２をインバータ３５３の入力端子へそれぞれ直接入力する。
［ＶＣＯの周波数感度の調整］
図１５は、電圧制御発振器の周波数感度の調整を説明する図であり、ＣＤＲ回路の一例として、自動調整位相同期回路（ＰＬＬ）の概略構成を示してある。なお、同図には、電圧制御発振器の周波数感度の調整に必要な構成のみを記載してある。
ＰＬＬ４００は、位相比較器４１０、駆動回路４２０、セレクタ４３０、電圧制御発振器４４０、及び分周器４５０を備えている。
位相比較器４１０は、データ信号Ｄａｔａを入力されるとともに、分周器４５０が出力する再生クロック信号Ｃｌｏｃｋ２を入力されている。位相比較器４１０は、データ信号Ｄａｔａの立ち上がりエッジと再生クロック信号Ｃｌｏｃｋ２の立ち上がりエッジとの位相を比較して、ループ内位相誤差信号Ｄｉｆ２を生成する。
駆動回路４２０は、ループ内位相誤差信号Ｄｉｆ２を位相比較器４１０から入力されており、このループ内位相誤差信号Ｄｉｆ２からチャージポンプによりパルス信号を生成する。駆動回路４２０の出力端子に接続されたループフィルタは、駆動回路４２０が出力するパルス信号を平滑化して直流電圧にする。
セレクタ４３０は、駆動回路４２０から入力される直流電圧と第１の参照電圧Ｖｒｅｆ１と第２の参照電圧Ｖｒｅｆ２とを、特性調整回路２４０から入力される選択信号Ｓによって選択して、制御電圧Ｖ＿ｃｔｌとして出力する。
電圧制御発振器４４０は、制御電圧Ｖ＿ｃｔｌをセレクタ４３０から入力されており、この制御電圧Ｖ＿ｃｔｌに応じた周波数を持つ信号をＶＣＯ（Voltage-controlled oscillator）により逓倍クロック信号Ｃｌｏｃｋ１として生成する。
また電圧制御発振器４４０は、リミット機能を持つ電圧電流変換回路を備えており、上限周波数の自動トリミングが可能に構成されている。すなわち、制御電圧Ｖ＿ｃｔｌと基準電圧Ｖｌｉｍ、及び特性調整回路２４０から与えられるトリミング信号Ｔとリミット信号Ｌを入力として、制御電圧Ｖ＿ｃｔｌに応じた周波数を持つ逓倍クロック信号Ｃｌｏｃｋ１の周波数を変えるとともに、出力信号Ｓｏｕｔの上限周波数が制限される。電圧制御発振器４４０は、トリミング信号Ｔによって制御電圧Ｖ＿ｃｔｌに対して出力する出力信号Ｓｏｕｔの周波数特性の感度を、また、リミット信号Ｌによって出力信号Ｓｏｕｔの上限周波数を、夫々変えることができる。ＶＣＯの周波数感度の調整においては、調整信号ＡＤＪはトリミング信号Ｔとして用いられる。
分周器４５０は、逓倍クロック信号Ｃｌｏｃｋ１を電圧制御発振器４４０から入力されており、この逓倍クロック信号Ｃｌｏｃｋ１を分周して得た信号を再生クロック信号Ｃｌｏｃｋ２として位相比較器４１０にフィードバックする。
特性調整回路２４０は、データ信号Ｄａｔａと再生クロック信号Ｃｌｏｃｋ２から、キャリブレーション時の調整用信号すなわち選択信号Ｓとトリミング信号Ｔ及びリミット信号Ｌを出力する機能を有する。
ＰＬＬ４００は、調整期間において、特性調整回路２４０により、電圧制御発振器４４０の周波数特性が調整される。この調整期間において、電圧制御発振器４４０の出力信号Ｓｏｕｔが所定の周波数を満たすまで判定が繰り返されてトリミング信号Ｔ、リミット信号Ｌが更新される。
特性調整が開始されると、特性調整回路２４０は選択信号をＳ＝１とし、分周器４５０の再生クロック信号Ｃｌｏｃｋ２の出力を停止させる。これにより、分周器４５０は再生クロック信号Ｃｌｏｃｋ２を出力しなくなり、セレクタ４３０は第１の参照電圧Ｖｒｅｆ１を選択して制御電圧Ｖ＿ｃｔｌとして出力してＰＬＬループをオープンループにする。また、特性調整回路２４０は、トリミング信号Ｔ、リミット信号Ｌをリセットする（Ｔ＝０、Ｌ＝Ｘ）。
この状態で、特性調整回路２４０は、出力信号Ｓｏｕｔの周波数の判定を開始する。特性調整回路２４０は、出力信号Ｓｏｕｔの周波数が所定の周波数以下であると判断すると、トリミング信号Ｔを更新して、Ｔ＝１として再度出力信号Ｓｏｕｔの周波数を判定する。特性調整回路２４０は出力信号Ｓｏｕｔの周波数が所定の周波数以上になるまで、トリミング信号Ｔを更新する。トリミング信号Ｔを更新して、出力信号Ｓｏｕｔが所定の周波数以上に設定されたら、分周器４５０は選択信号Ｓを更新してＳ＝２とする。
このとき、セレクタ４３０は第２の参照電圧Ｖｒｅｆ２を選択して制御電圧Ｖ＿ｃｔｌとして出力する。さらに、特性調整回路２４０は、トリミング信号Ｔとして上記動作で出力信号Ｓｏｕｔの周波数が所定の周波数以上になったときの値を設定し、リミット信号ＬはＬ＝０にリセットし、分周器４５０が再生クロック信号Ｃｌｏｃｋ２を出力をしない状態とする。この状態で、特性調整回路２４０は出力信号Ｓｏｕｔの周波数の判定を開始する。
特性調整回路２４０は、出力信号Ｓｏｕｔの周波数が所定の周波数以下であると判断すると、リミット信号Ｌを更新して、Ｌ＝１として再度出力信号Ｓｏｕｔの周波数を判定する。特性調整回路２４０は出力信号Ｓｏｕｔの周波数が所定の周波数以上になるまで、リミット信号を更新する。リミット信号Ｌを更新して、出力信号Ｓｏｕｔが所定の周波数以上に設定されたら、特性調整回路２４０は選択信号Ｓをリセットして、Ｓ＝０とする。
このとき、セレクタ４３０はループフィルタを選択して、特性調整回路２４０はトリミング信号Ｔ、リミット信号Ｌを上記動作で出力信号Ｓｏｕｔの周波数が所定の周波数以上になったときの値を設定して、再生クロック信号Ｃｌｏｃｋ２を出力してＰＬＬループをクローズドループに設定する。この状態で、ＰＬＬ４００は収束期間に移行する。
［ゲーテッドＶＣＯ型ＣＤＲのフリーラン周波数調整］
図１６は、ゲーテッドＶＣＯ型ＣＤＲのフリーラン周波数調整を説明する図であり、ＣＤＲ回路の一例として、マルチビットレートのタイミング抽出回路を示してある。
同図に示すタイミング抽出回路５００は、バースト信号のビット位相に合致したクロックを発生するものであり、バースト信号を入力するためのバースト信号入力端子Ｔ１、クロックの出力端子Ｔ２、基準クロックを発生する基準クロック源５１０、バースト信号入力端子Ｔ１に入力するバースト信号のビットレートを不図示の回路で識別して得てその識別信号を入力するビットレート識別信号入力端子Ｔ３、を有する。
またタイミング抽出回路５００は、クロック生成回路５２０とＰＬＬ回路５３０とを備えている。
クロック生成回路５２０は、電圧制御発振器５２１，５２２、インバータ５２３、ＯＲゲート５２４を有する。電圧制御発振器５２１，５２２は、従来の電圧制御オシレータよりもその出力周波数可変範囲が広くなっている。
電圧制御発振器５２１は、受信信号入力端子５２１ａ、制御信号入力端子５２１ｂ、識別信号入力端子５２１ｃ、出力端子５２１ｄを有する。受信信号入力端子５２１ａにはバースト信号入力端子Ｔ１に入力されたバースト信号が入力され、制御信号入力端子５２１ｂにはＰＬＬ回路５３０から後述の制御電圧が入力され、識別信号入力端子５２１ｃにはビットレート識別信号入力端子Ｔ３に入力される識別信号が入力され、出力端子５２１ｄから出力する発振クロックはＯＲゲート５２４の一方の入力端子５２４ａに入力される。
電圧制御発振器５２２は、受信信号入力端子５２２ａ、制御信号入力端子５２２ｂ、識別信号入力端子５２２ｃ、出力端子５２２ｄを有する。受信信号入力端子５２２ａにはバースト信号入力端子Ｔ１に入力されたバースト信号をインバータ５２３によって反転した信号が入力され、制御信号入力端子５２２ｂにはＰＬＬ回路５３０から後述の制御電圧が入力され、識別信号入力端子５２２ｃにはビットレート識別信号入力端子Ｔ３に入力される識別信号が入力され、出力端子５２２ｄから出力する発振クロックはＯＲゲート５２４の他方の入力端子５２４ｂに入力される。
ＯＲゲート５２４は、電圧制御発振器５２１，５２２の出力信号の論理和を取る。
ＰＬＬ回路５３０は、電圧制御発振器５３１、位相比較器５３２、制御電圧発生回路５３３、を有する。
電圧制御発振器５３１は、上述した電圧制御発振器５２１，５２２と同一構成同一特性であり、受信信号入力端子５３１ａ、制御信号入力端子５３１ｂ、識別信号入力端子５３１ｃ、出力端子５３１ｄを有する。受信信号入力端子５３１ａには定電圧＋Ｖが入力されて常時「Ｈ」にプルアップされ、制御信号入力端子５３１ｂには制御電圧発生回路５３３の出力する制御電圧が入力され、識別信号入力端子５３１ｃには特定の発振周波数範囲を選択する定電圧Ｖｓが入力され、出力端子５３１ｄから出力する発振クロックは位相比較器５３２に入力される。
位相比較器５３２は、基準クロック源５１０からの基準クロックと、電圧制御発振器５３１からの出力クロック信号の位相を比較してその比較信号を出力する。制御電圧発生回路５３３は、位相比較器５３２の出力信号に応じて電圧制御発振器５２１，５２２，５３１に制御電圧を与える。
次に、タイミング抽出回路５００の動作を説明する。
ＰＬＬ回路５３０は、電源投入後しばらくすると、基準クロック源５１０が出力する基準クロックと、連続発振する電圧制御発振器５３１が出力するクロックの位相が同期して、その時の制御電圧を制御電圧発生回路５３３から出力する。この制御電圧は、クロック生成回路５２０の電圧制御発振器５２１，５２２の制御信号入力端子５２１ｂ，５２２ｂにも入力される。
電圧制御発振器５２１，５２２は、発振可能な状態であれば、識別信号入力端子５２１ｃ，５２２ｃに入力するビットレート識別信号Ｉに対応した特定の周波数範囲において、制御信号入力端子５２１ｂ，５２２ｂに入力される制御電圧に応じた周波数で発振が行われる。すなわち、電圧制御発振器５２１，５２２に入力される制御電圧は、ＰＬＬ回路５３０によって、基準クロックに対応するよう、つまり外部環境の影響により揺らがないよう安定化されている。ゲーテッドＶＣＯ型ＣＤＲのフリーラン周波数調整においては、調整信号ＡＤＪはビットレート識別信号Ｉとして用いられる。
ここで、バースト信号入力端子Ｔ１より受信信号がクロック生成回路５２０に入力されると、一方の電圧制御発振器５２１にはそのまま入力し、他方の電圧制御発振器５２２にはインバータ５２３で反転した信号が入力される。そして、その受信信号が「Ｈ」のときは一方の電圧制御発振器５２１で発振動作が行われ、「Ｌ」のときは他方の電圧制御発振器５２２で発振動作が行われる。
電圧制御発振器５２１，５２２は、ビットレート識別信号Ｉが識別信号入力端子５２１ｃ，５２２ｃに入力されており、その発振周波数範囲（レンジ）が当該ビットレート識別信号Ｉに応じて切り替わっている。従って、電圧制御発振器５２１，５２２は、そのビットレートに対応した周波数範囲において制御信号入力端子５２１ｂ，５２２ｂに入力される制御電圧に応じた周波数のクロックを発振する。
このとき、電圧制御発振器５２１，５２２は、その受信信号入力端子５２１ａ，５２２ａに入力している信号が「Ｌ」→「Ｈ」に変化したときに発振を開始し、出力端子５２１ｄ，５２２ｄの出力信号が「Ｈ」に立ち上がるので、入力信号の符号変化に伴いクロック位相が適正な位置に戻されるタイミング抽出（リタイミング）が行われる。この動作は電圧制御発振器５２１，５２２で補完し合うので、ＯＲゲート５２４で論理和が取られて出力端子Ｔ２に現れる出力信号は、受信信号のビットに位相同期した連続的なクロックとなる。
以上説明したように、複数のビットレートの信号が時間多重（時分割多重）されて入力されるときは、そのビットレートが変化する毎にビットレート識別信号Ｉによって周波数範囲が切り替えられ、制御電圧によって当該のビットレートに応じた周波数に調整され、当該のビットレートの受信信号のビットに位相同期した連続クロックが得られる。
（３）第３の実施形態：
図１７は、本実施形態に係る回路６００の構成を示す例である。同図に示す回路６００は、高速シリアル伝送の受信器の例であり、クロックデータ再生回路群６１０、入力制御回路６２０、出力制御回路６３０、特性調整回路６４０、スキュー調整回路６５０、等価器群６６０、及び受信終端群６７０を備えている。本実施形態において、特性調整回路６４０は、入力制御回路６２０や出力制御回路６３０、スキュー調整回路６５０の制御部としても機能する。
なお、本実施形態に係る回路６００において、クロックデータ再生回路群６１０、入力制御回路６２０、出力制御回路６３０、スキュー調整回路６５０は、上述した第２の実施形態に係る回路２００におけるクロックデータ再生回路群２１０、入力制御回路２２０、出力制御回路２３０、スキュー調整回路２５０、と同様であるため以下では説明を省略する。
等価器群６６０は、複数の等価器６６１〜６６５を有し、各等価器は、セレクタとＣＤＲ回路の間の伝送経路上に配置されている。すなわち、本実施形態においては、セレクタから出力された信号は等価器を通ってＣＤＲ回路に入力される事になる。
なお、等価器は、伝送路の特性によって変化を受けた信号波形の復元や変化の最小化を目的に、受信信号の周波数特性を調整するものであり、高速伝送のために伝送路の帯域上限まで使って送られて来た信号に対して、ローパス・フィルタを経由したのと同様に失われた高周波成分を補強する目的で高域側を増幅することで補正する回路である。
等価器群６６０において、等価器６６１〜６６５は冗長化されている。すなわち、等価器群６６０は、回路６００において必要な等価器の数（必要数）より多くの等価器を有している。このため、等価器群６６０では、等価器６６１〜６６５の少なくとも１つが非使用状態となる。
なお、等価器が非使用状態であるとは、その等価器の出力が回路６００の出力として利用されてない状態を言い、等価器が使用状態であるとは、その等価器の出力が回路６００の出力として利用されている状態を言う。
図１７に示す例では、回路６００は５つの等価器６６１〜６６５を有しているのに対し、回路６００における等価器の必要数は４つであるため、等価器群６６０は必要数より１つ多くの等価器を有していることになる。このため、等価器６６１〜６６４が使用状態のときに等価器６６５は非使用状態となり、等価器６６１〜６６３，６６５が使用状態のときに等価器６６４は非使用状態となり、等価器６６１，６６２，６６４，６６５が使用状態のときに等価器６６３は非使用状態となり、等価器６６１，６６３〜６６５が使用状態のときに等価器６６２は非使用状態となり、等価器６６２〜６６５が使用状態のときに等価器６６１は非使用状態となる。
このようにして非使用状態に制御された等価器に対して、特性調整回路６４０が、特性の調整を行う。等価器の特性調整としては、等価器の周波数特性調整、オフセット電圧の補正などがある。これらは、ＬＳＩ（Large Scale Integrated Circuit）の電源電圧の変動、ＬＳＩの温度変動、送信機から受信機に信号を伝送する伝送路の温度変化などの動作中の環境変化により変動し得る特性であり、動作マージンに影響する要素である。特性調整回路６４０は、これら調整に係る調整の基準データを保持している。従って、回路６００を動作させつつ順次に各等価器の周波数特性調整やオフセット電圧の補正を行う事で、回路６００の特性調整のための時間を設けずに、回路６００を連続動作させることができる。
（４）第４の実施形態：
図１８は、本実施形態に係る通信システム７００の概略構成を示す図である。同図に示す通信システム７００は、送信側回路としての送信側ＬＳＩ７１０と受信側回路としての受信側ＬＳＩ７２０を備えている。送信側ＬＳＩ７１０から出力される信号は、伝送路を介して受信側ＬＳＩ７２０に入力される。
受信側ＬＳＩ７２０は、上述した第１〜第３の実施形態の回路のように必要数以上の対象回路を有しており調整時間を必要としない構成のものの場合と、従来のように、必要数の対象回路しか有しておらず、一定時間おきに対象回路の調整時間を必要とする構成のものの場合と、がある。
送信側ＬＳＩ７１０は、受信側ＬＳＩ７２０の調整時間の要否を判別する調整時間要否判別部７１１を有している。例えば、通信相手となる受信側ＬＳＩ７２０が調整時間を必要とするか否かに係る調整時間要否情報を記憶するためのレジスタを送信側ＬＳＩ７１０に設けて、調整時間要否判別部７１１は、このレジスタを参照して受信側ＬＳＩ７２０の調整時間要否を判断する。調整時間要否情報は、送信側ＬＳＩ７１０が受信側ＬＳＩ７２０との通信開始時に受信側ＬＳＩ７２０から取得してレジスタに記憶する構成としてもよいし予めレジスタに記憶される構成としてもよい。
受信側ＬＳＩ７２０が調整時間を要する場合、送信側ＬＳＩ７１０は、図１９（ａ）に示すように定期的に受信側ＬＳＩ７２０へのデータ送信を所定時間停止して受信側ＬＳＩ７２０が対象回路の特性調整を完了するのを待機し、受信側ＬＳＩ７２０が特性調整を完了するとデータ送信を再開する。このように、待機時間を設けつつ断続的にデータ送信を行うため待機時間の分だけ送信時間が長くなる。
一方、受信側ＬＳＩ７２０が調整時間を要さない場合、送信側ＬＳＩ７１０は、図１９（ｂ）に示すように受信側ＬＳＩ７２０へのデータ送信を連続的に送信することができる。これにより、送信側ＬＳＩ７１０と受信側ＬＳＩ７２０間の通信速度が、調整時間を要する受信側ＬＳＩ７２０との通信に比べて大幅に向上する。
なお、本技術は上述した各実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下の（ａ）〜（ｍ）のような構成を取ることができる。
（ａ）
必要数よりも多い複数の対象回路と、
前記対象回路の特性を調整する特性調整回路と、
前記対象回路の使用状態／非使用状態を制御する制御部と、
を備え、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う電気・電子機器。
（ｂ）
前記制御部は、前記複数の対象回路からの出力を制御する出力制御回路を有し、
前記出力制御回路は、使用状態の前記対象回路の出力信号を出力し、非使用状態の前記対象回路の出力信号を出力しない前記（ａ）に記載の電気・電子機器。
（ｃ）
前記複数の対象回路への入力データの数は、前記必要数と同数であり、
前記制御部は、各前記対象回路への入力データの入力を制御する入力制御回路を更に有し、
前記入力制御回路は、使用状態の前記対象回路には前記入力データのいずれかを入力し、非使用状態の前記対象回路には使用状態の前記対象回路の何れかと同じ入力データを入力し、
前記特性調整回路は、同じ入力データが入力されている使用状態の前記対象回路と非使用状態の前記対象回路とを比較して、非使用状態の前記対象回路の特性を調整する前記（ａ）又は（ｂ）に記載の電気・電子機器。
（ｄ）
前記制御回路は、前記複数の対象回路が満遍なく非使用状態になるように前記対象回路の使用状態／非使用状態を制御する前記（ａ）〜（ｃ）の何れか１つに記載の電気・電子機器。
（ｅ）
前記対象回路は、前記入力データから再生した再生データと再生クロックを出力するクロックデータ再生回路である前記（ａ）〜（ｄ）の何れか１つに記載の電気・電子機器。
（ｆ）
前記特性調整回路は、前記クロックデータ再生回路の定常位相誤差を調整する前記（ｅ）に記載の電気・電子機器。
（ｇ）
前記特性調整回路は、前記クロックデータ再生回路を構成する電圧制御発振器の周波数感度を調整する前記（ｅ）又は（ｆ）に記載の電気・電子機器。
（ｈ）
前記特性調整回路は、ゲーテッド電圧制御発振器型の前記クロックデータ再生回路のフリーラン周波数を調整する前記（ｅ）〜（ｇ）の何れか１つに記載の電気・電子機器。
（ｉ）
前記入力データは、高速シリアル伝送されてきら受信データであり
前記対象回路は、前記入力データの周波数特性を調整する等価器である前記（ａ）〜（ｄ）の何れか１つに記載の電気・電子機器。
（ｊ）
前記再生データと前記再生クロックのスキューを調整するスキュー調整回路を更に備え、
前記特性調整回路は、同じ入力データが入力されている使用状態の前記クロックデータ再生回路の出力データ系列と非使用状態の前記クロックデータ再生回路の出力データ系列とを比較してスキュー量を検出し、
前記スキュー調整回路は、前記特性調整回路が検出したスキュー量を解消するようにスキューの調整を行う前記（ａ）〜（ｉ）の何れか１つに記載の電気・電子機器。
（ｋ）
必要数よりも多い複数の対象回路と、
前記対象回路の特性を調整する特性調整回路と、
前記対象回路の使用状態／非使用状態を制御する制御部と、
を備え、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う回路。
（ｌ）
送信側回路と受信側回路とを備えた通信システムであって、
前記受信側回路は、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整回路と、前記対象回路の使用状態／非使用状態を制御する制御部と、を有し、
前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う通信システム。
（ｍ）
前記送信側回路は、前記受信側回路との通信においては調整用の待機時間を設けずに連続的にデータを送信し、前記受信側回路のように非使用状態の対象回路に対する特性調整機能を持たない受信側回路との通信においては調整用の待機時間を設けつつ断続的にデータを送信する前記（ｋ）に記載の通信システム。
１０…対象回路群、１１…対象回路、１２…対象回路、１３…対象回路、１４…対象回路、１５…対象回路、２０…入力制御回路、２１…セレクタ、２２…セレクタ、２３…セレクタ、３０…出力制御回路、３１…セレクタ、３２…セレクタ、３３…セレクタ、３４…セレクタ、４０…特性調整回路、１００…回路、２００…回路、２１０…クロックデータ再生回路群、２１１…ＣＤＲ回路、２１２…ＣＤＲ回路、２１３…ＣＤＲ回路、２１４…ＣＤＲ回路、２１５…ＣＤＲ回路、２２０…入力制御回路、２２１…セレクタ、２２２…セレクタ、２２４…セレクタ、２２５…セレクタ、２３０…出力制御回路、２３１…セレクタ、２３２…セレクタ、２３３…セレクタ、２３４…セレクタ、２４０…特性調整回路、２５０…スキュー調整回路、３１０…位相比較器、３１１…位相比較回路、３１２…遅延バッファ、３１３…遅延回路、３２０…駆動回路、３２１…側電流源、３２２…側電流源、３２３…第１のスイッチ、３２４…第２のスイッチ、３３０…発振回路、３３１…電圧制御発振器（ＶＣＯ）、３３２…デューティ調整回路、３４０…分周器、３５０…期化回路、３５１…遅延バッファ、３５２…遅延回路、３５３…インバータ、３５４…Ｄフリップフロップ、３５５…位相オフセット検出回路、４１０…位相比較器、４２０…駆動回路、４３０…セレクタ、４４０…電圧制御発振器、４５０…分周器、５００…タイミング抽出回路、５１０…基準クロック源、５２０…クロック生成回路、５２１…電圧制御発振器、５２１ａ…受信信号入力端子、５２１ｂ…制御信号入力端子、５２１ｃ…識別信号入力端子、５２１ｄ…出力端子、５２２…電圧制御発振器、５２２ａ…受信信号入力端子、５２２ｂ…制御信号入力端子、５２２ｃ…識別信号入力端子、５２２ｄ…出力端子、５２３…インバータ、５２４…ＯＲゲート、５２４ａ…入力端子、５２４ｂ…入力端子、５３０…ＰＬＬ回路、５３１…電圧制御発振器、５３１ａ…受信信号入力端子、５３１ｂ…制御信号入力端子、５３１ｃ…識別信号入力端子、５３１ｄ…出力端子、５３２…位相比較器、５３３…制御電圧発生回路、６００…回路、６１０…クロックデータ再生回路群、６２０…入力制御回路、６３０…出力制御回路、６４０…特性調整回路、６５０…スキュー調整回路、６６０…等価器群、６６１…等価器、６６２…等価器、６６３…等価器、６６４…等価器、６６５…等価器、６７０…受信終端群、７００…通信システム、７１０…送信側ＬＳＩ、７１１…調整時間要否判別部、７２０…受信側ＬＳＩ、ＣＫ…クロック入力端子、Ｔ１…バースト信号入力端子、Ｔ２…出力端子、Ｔ３…ビットレート識別信号入力端子

Claims (13)

  1. 必要数よりも多い複数の対象回路と、
    前記対象回路の特性を調整する特性調整回路と、
    前記対象回路の使用状態／非使用状態を制御する制御部と、
    を備え、
    前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
    前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う電気・電子機器。
  2. 前記制御部は、前記複数の対象回路からの出力を制御する出力制御回路を有し、
    前記出力制御回路は、使用状態の前記対象回路の出力信号を出力し、非使用状態の前記対象回路の出力信号を出力しない請求項１に記載の電気・電子機器。
  3. 前記複数の対象回路への入力データの数は、前記必要数と同数であり、
    前記制御部は、各前記対象回路への入力データの入力を制御する入力制御回路を更に有し、
    前記入力制御回路は、使用状態の前記対象回路には前記入力データのいずれかを入力し、非使用状態の前記対象回路には使用状態の前記対象回路の何れかと同じ入力データを入力し、
    前記特性調整回路は、同じ入力データが入力されている使用状態の前記対象回路と非使用状態の前記対象回路とを比較して、非使用状態の前記対象回路の特性を調整する請求項１に記載の電気・電子機器。
  4. 前記制御部は、前記複数の対象回路が満遍なく非使用状態になるように前記対象回路の使用状態／非使用状態を制御する請求項１に記載の電気・電子機器。
  5. 前記対象回路は、前記入力データから再生した再生データと再生クロックを出力するクロックデータ再生回路である請求項１に記載の電気・電子機器。
  6. 前記特性調整回路は、前記クロックデータ再生回路の定常位相誤差を調整する請求項５に記載の電気・電子機器。
  7. 前記特性調整回路は、前記クロックデータ再生回路を構成する電圧制御発振器の周波数感度を調整する請求項５に記載の電気・電子機器。
  8. 前記特性調整回路は、ゲーテッド電圧制御発振器型の前記クロックデータ再生回路のフリーラン周波数を調整する請求項５に記載の電気・電子機器。
  9. 前記入力データは、高速シリアル伝送されてきら受信データであり
    前記対象回路は、前記入力データの周波数特性を調整する等価器である請求項１に記載の電気・電子機器。
  10. 前記再生データと前記再生クロックのスキューを調整するスキュー調整回路を更に備え、
    前記特性調整回路は、同じ入力データが入力されている使用状態の前記クロックデータ再生回路の出力データ系列と非使用状態の前記クロックデータ再生回路の出力データ系列とを比較してスキュー量を検出し、
    前記スキュー調整回路は、前記特性調整回路が検出したスキュー量を解消するようにスキューの調整を行う請求項１に記載の電気・電子機器。
  11. 必要数よりも多い複数の対象回路と、
    前記対象回路の特性を調整する特性調整回路と、
    前記対象回路の使用状態／非使用状態を制御する制御部と、
    を備え、
    前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
    前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う回路。
  12. 送信側回路と受信側回路とを備えた通信システムであって、
    前記受信側回路は、必要数よりも多い複数の対象回路と、前記対象回路の特性を調整する特性調整回路と、前記対象回路の使用状態／非使用状態を制御する制御部と、を有し、
    前記制御部は、前記必要数の対象回路を使用状態とし、残りの対象回路を非使用状態とし、
    前記特性調整回路は、非使用状態の前記対象回路に対して特性の調整を行う通信システム。
  13. 前記送信側回路は、前記受信側回路との通信においては調整用の待機時間を設けずに連続的にデータを送信し、前記受信側回路のように非使用状態の対象回路に対する特性調整機能を持たない受信側回路との通信においては調整用の待機時間を設けつつ断続的にデータを送信する請求項１２に記載の通信システム。
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