JPH11213572A - 再生クロック生成回路と光ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、定常位相偏差を除去した正確な
再生クロックを生成することができる。 【解決手段】 この発明は、定常位相偏差の補正値をあ
らかじめ生成し、この定常位相偏差の補正値を位相同期
ループ内に加えるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、光ディスクに対
してデータを記録したり、上記光ディスクに記録されて
いるデータを再生する光ディスク装置と、上記光ディス
クからデータを再生する際に用いる再生クロックを生成
する再生クロック生成回路に関する。

【０００２】

【従来の技術】最近、大容量記録媒体の光ディスクとし
て、ディジタル・ビデオ・ディスク（ＤＶＤ）が開発さ
れ、この光ディスクにデータを記録したり、この光ディ
スクに記録されているデータを再生する記録再生を行う
光ディスク装置や光ディスクに記録されているデータを
再生する再生専用の光ディスク装置が開発されている。

【０００３】このような光ディスク装置では、マーク長
記録（マークエッジ記録）方式によるピットが形成され
て、チャネルデータの記録が行われるようになってい
る。上記した光ディスク装置内の再生回路においては、
光学ヘッドの検出器からの再生信号（増幅後）をコンパ
レータで２値化し、この２値化信号により再生クロック
つまりチャネルクロックを生成するＰＬＬ回路（再生ク
ロック生成回路、位相同期回路）が用いられ、このＰＬ
Ｌ回路で生成されたチャネルクロックに基づいてチャネ
ルデータつまり再生データが復調されるようになってい
る。

【０００４】上記のＰＬＬ回路は、供給される２値化信
号とＶＣＯにより生成されるチャネルクロックとの位相
を比較しこの比較した位相差に比例したパルス幅を持つ
信号とチャネルデータを出力する位相比較器と、この位
相比較器からのオフセット付き位相誤差検出パルスによ
りオン、オフする第１のスイッチと、位相比較器からの
オフセット除去パルスによりオン、オフする第２のスイ
ッチと、第１のスイッチのオンにより加算抵抗Ｒ１の逆
数に比例した量の正極性の電流が流れ、第２のスイッチ
のオンにより加算抵抗Ｒ２の逆数に比例した量の負極性
の電流が流れ、位相比較器の出力を平滑化するループフ
ィルタと、ループフィルタからの出力によりの電圧値
（アナログ値）に比例した周波数の２値のクロック信号
（チャネルクロック）を出力する電圧制御発振器（ＶＣ
Ｏ；ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ ｏｓｃｉｌｌａ
ｔｏｒ）により構成されている。

【０００５】上記のようなＰＬＬ回路では、実際に回路
を製作する場合、２つの加算抵抗Ｒ１、Ｒ２の抵抗値比
を誤差なく所定値にすることは、非常に困難である。抵
抗値比の誤差は、定常位相偏差の原因となる。

【０００６】たとえば、２値化信号がチャネルクロック
に対して、チャネルクロック１周期分の１０％だけ位相
が進んでいるとする。オフセット付き位相誤差検出パル
スとオフセット除去パルスのパルス幅比は１．２：２で
ある。加算抵抗Ｒ１とＲ２の抵抗値の比を１：２とする
と、正極性の総電流値と負極性の総電流値との比は１．
２：１となり、その結果、ループフィルタの出力電圧が
低下し、２値化信号とチャネルクロックの位相差が除去
される。加算抵抗Ｒ１とＲ２の抵抗値の比が１．２：２
ならば、正極性の総電流値と負極性の総電流値との比は
１：１となり、結果としてループフィルタの出力電圧は
変化しない。チャネルクロックの周波数が変化しないた
め、２値化信号の位相がチャネルクロックの位相に対し
て進んでいる状態が保持される。

【０００７】上記のように加算抵抗値の比が誤った値の
場合、定常状態において２値化信号とチャネルクロック
の間に位相偏差が存在する。２値化信号とチャネルクロ
ックの間に定常位相偏差が存在すると、データの打ちぬ
き位相が位相最良点でないため、２値化信号にジッタが
含まれている場合にジッタによるエラーが増大する。

【０００８】加算抵抗値比が誤っている場合以外にも、
２つのスイッチの内部抵抗が原因で加算抵抗に流れる電
流値が変わった場合や、ループフィルタ内のコンパレー
タに供給される比較電圧値が加算抵抗Ｒ１に印加される
電圧から加算抵抗Ｒ２に印加される電圧値との差の１／
２を満たさない場合に定常位相偏差が発生する。

【０００９】したがって、上記のようなＰＬＬ回路で
は、定常位相偏差により正確なチャネルクロックの生成
ができないという欠点がある。これにより、そのチャネ
ルクロックに基づくチャネルデータも正確なものではな
いという欠点がある。このため、このようなＰＬＬ回路
を用いてデータの再生を行う光ディスク装置では、正確
な再生を行うことができないという欠点がある。

【００１０】

【発明が解決しようとする課題】この発明は、定常位相
偏差により正確な再生クロックを生成できないという欠
点を除去するもので、定常位相偏差を除去した正確な再
生クロックを生成することができる再生クロック生成回
路を提供することを目的としている。

【００１１】この発明は、正確な再生クロックに基づく
正確な再生を行うことができないという欠点を除去する
もので、正確な再生クロックに基づく正確な再生を行う
ことができる光ディスク装置を提供することを目的とし
ている。

【００１２】

【課題を解決するための手段】この発明の再生クロック
生成回路は、受信信号に同期した再生クロックを生成す
るものにおいて、上記受信信号と生成した再生クロック
との位相を比較し、この比較結果に基づいて位相誤差信
号を生成する第１の生成手段と、この第１の生成手段に
より生成される位相誤差信号を平滑化する第１の平滑化
回路と、この第１の平滑化回路の出力に応じた周波数を
もつ再生クロックを生成するクロック生成手段と、上記
受信信号と上記クロック生成手段により生成された再生
クロックとにより定常位相偏差に対する補正信号を生成
する第２の生成手段と、この第２の生成手段による補正
信号を平滑化する第２の平滑化回路と、この第２の平滑
化回路の出力を上記第１の平滑化回路の出力に加算する
加算手段から構成されている。

【００１３】この発明の再生クロック生成回路は、受信
信号に同期した再生クロックを生成するものにおいて、
上記受信信号と生成した再生クロックとの位相を比較
し、この比較結果に基づいて位相誤差信号を生成する第
１の生成手段と、この第１の生成手段により生成される
位相誤差信号を平滑化する第１の平滑化回路と、この第
１の平滑化回路の出力に応じた周波数をもつ再生クロッ
クを生成するクロック生成手段と、所定の基準パターン
に対応する基準信号を発生する発生手段と、この発生手
段により発生される基準信号と上記クロック生成手段に
より生成された再生クロックとにより定常位相偏差に対
する補正信号を生成する第２の生成手段と、この第２の
生成手段による補正信号を平滑化する第２の平滑化回路
と、この第２の平滑化回路の出力を上記第１の平滑化回
路の出力に加算する加算手段から構成されている。

【００１４】この発明の再生クロック生成回路は、受信
信号に同期した種々の周波数の再生クロックを生成する
ものにおいて、上記受信信号と生成した再生クロックと
の位相を比較し、この比較結果に基づいて位相誤差信号
を生成する第１の生成手段と、この第１の生成手段によ
り生成される位相誤差信号を平滑化する第１の平滑化回
路と、この第１の平滑化回路の出力に応じた周波数をも
つ再生クロックを生成するクロック生成手段と、所定の
基準パターンに対応する基準信号を発生する発生手段
と、この発生手段による基準信号のチャネルレートを検
出する第１の検出手段と、上記クロック生成手段により
生成された再生クロックの周波数を検出する第２の検出
手段と、上記第１の検出手段により検出した基準信号の
チャネルレートと上記第２の検出手段により検出した再
生クロックの周波数とを比較し、基準信号のチャネルレ
ートと再生クロックの周波数とが一致するように周波数
制御信号を上記第１の平滑化回路の出力に加算する第１
の加算手段と、上記発生手段により発生される基準信号
と上記クロック生成手段により生成される再生クロック
とにより定常位相偏差に対する補正信号を生成する第２
の生成手段と、この第２の生成手段による補正信号を平
滑化する第２の平滑化回路と、この第２の平滑化回路の
出力を上記第１の平滑化回路の出力に加算する第２の加
算手段から構成されている。

【００１５】この発明の光ディスク装置は、光ディスク
に記録されているデータを再生するものにおいて、上記
光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号に基づいて再
生クロックを生成する生成手段と、この生成手段により
生成される再生クロックに基づいて、上記光学ヘッドに
より再生される再生信号を再生データに復調する復調手
段とを具備し、上記生成手段が、上記再生信号と生成し
た再生クロックとの位相を比較し、この比較結果に基づ
いて位相誤差信号を生成する第１の生成手段と、この第
１の生成手段により生成される位相誤差信号を平滑化す
る第１の平滑化回路と、この第１の平滑化回路の出力に
応じた周波数をもつ再生クロックを生成するクロック生
成手段と、上記受信信号と上記クロック生成手段により
生成された再生クロックとにより定常位相偏差に対する
補正信号を生成する第２の生成手段と、この第２の生成
手段による補正信号を平滑化する第２の平滑化回路と、
この第２の平滑化回路の出力を上記第１の平滑化回路の
出力に加算する加算手段とからなる。

【００１６】この発明の光ディスク装置は、光ディスク
に記録されているデータを再生するものにおいて、上記
光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号に基づいて再
生クロックを生成する生成手段と、この生成手段により
生成される再生クロックに基づいて、上記光学ヘッドに
より再生される再生信号を再生データに復調する復調手
段とを具備し、上記生成手段が、上記光学ヘッドにより
再生される再生信号と生成した再生クロックとの位相を
比較し、この比較結果に基づいて位相誤差信号を生成す
る第１の生成手段と、この第１の生成手段により生成さ
れる位相誤差信号を平滑化する第１の平滑化回路と、こ
の第１の平滑化回路の出力に応じた周波数をもつ再生ク
ロックを生成するクロック生成手段と、所定の基準パタ
ーンに対応する基準信号を発生する発生手段と、この発
生手段により発生される基準信号と上記クロック生成手
段により生成された再生クロックとにより定常位相偏差
に対する補正信号を生成する第２の生成手段と、この第
２の生成手段による補正信号を平滑化する第２の平滑化
回路と、この第２の平滑化回路の出力を上記第１の平滑
化回路の出力に加算する加算手段とからなる。

【００１７】この発明の光ディスク装置は、光ディスク
に記録されているデータを再生するものにおいて、上記
光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号に基づいて再
生クロックを生成する生成手段と、この生成手段により
生成される再生クロックに基づいて、上記光学ヘッドに
より再生される再生信号を再生データに復調する復調手
段とを具備し、上記生成手段が、上記光学ヘッドにより
再生される再生信号と生成した再生クロックとの位相を
比較し、この比較結果に基づいて位相誤差信号を生成す
る第１の生成手段と、この第１の生成手段により生成さ
れる位相誤差信号を平滑化する第１の平滑化回路と、こ
の第１の平滑化回路の出力に応じた周波数をもつ再生ク
ロックを生成するクロック生成手段と、所定の基準パタ
ーンに対応する基準信号を発生する発生手段と、この発
生手段による基準信号のチャネルレートを検出する第１
の検出手段と、上記クロック生成手段により生成された
再生クロックの周波数を検出する第２の検出手段と、上
記第１の検出手段により検出した基準信号のチャネルレ
ートと上記第２の検出手段により検出した再生クロック
の周波数とを比較し、基準信号のチャネルレートと再生
クロックの周波数とが一致するように周波数制御信号を
上記第１の平滑化回路の出力に加算する第１の加算手段
と、上記発生手段により発生される基準信号と上記クロ
ック生成手段により生成される再生クロックとにより定
常位相偏差に対する補正信号を生成する第２の生成手段
と、この第２の生成手段による補正信号を平滑化する第
２の平滑化回路と、この第２の平滑化回路の出力を上記
第１の平滑化回路の出力に加算する第２の加算手段とか
らなる。

【００１８】

【発明の実施の形態】以下、図面を参照してこの発明の
第１の実施形態を示す光ディスクシステムを説明する。
図１に示す光ディスクシステム６０は、記録媒体として
の光ディスク（ＤＶＤ−ＲＡＭ）１に対して集束光を用
いてデータ（情報）を記録したり、上記光ディスク１に
記録されているデータを再生する光ディスク装置６１
と、上記光ディスク装置６１に対する記録や再生の指示
を行う外部装置としての光ディスク制御装置６２とから
なる。

【００１９】上記光ディスク１は、例えば基板の表面に
金属被膜層がドーナツ型にコーティングされて構成さ
れ、同心円状あるいはスパイラル状のグルーブおよびラ
ンドの両方を用いてデータの記録あるいは記録されてい
るデータの再生が行われ、マスタリング工程で記録マー
クにより所定間隔ごとにアドレスデータが記録されてい
る相変化形で書換え形の光ディスクである。

【００２０】上記光ディスク１は、図２、図３に示すよ
うに、リードインエリア２、データテスト用のゾーン、
ドライブテスト用のゾーン、ディスク識別データ用のゾ
ーン、および交替管理エリアとしての交替管理ゾーンに
より構成されている。

【００２１】データエリア３は、半径方向に複数のトラ
ックからなる複数たとえば２４のゾーン３ａ、…３ｘに
より構成されている。リードアウトエリア４は、複数の
トラックからなり、上記書換え可能なデータゾーン６と
同様に、書換え可能なデータゾーンであり、データゾー
ン６の記録内容と同じものが記録できるようになってい
る。

【００２２】上記光ディスク１は、図３に示すように、
内側から順に、リードインエリア２のエンボスデータゾ
ーン５と書換え可能なデータゾーン６、データエリア３
のゾーン３ａ、…３ｘ、およびリードアウトエリア４の
データゾーンからなり、それぞれのゾーンに対するクロ
ック信号は同一であり、各ゾーンに対する光ディスク１
の回転数（速度）と１トラックずつのセクタ数とがそれ
ぞれ異なったものとなっている。

【００２３】データエリア３のゾーン３ａ、…３ｘで
は、光ディスク１の内周側から外周側に向かうのにした
がって、回転数（速度）遅くなり、１トラックずつのセ
クタ数が増加するようになっている。

【００２４】上記各ゾーン３ａ、…３ｘ、４、５、６に
対する、回転数としての速度データと１トラックずつの
セクタ数との関係は、メモリ１０のテーブル１０ａに記
録されている。

【００２５】上記データエリア３のゾーン３ａ、…３ｘ
のトラックには、図２、図３に示すように、データの記
録の単位としてのＥＣＣ（error correction code ）ブ
ロックデータ単位（たとえば３８６８８バイト）ごと
に、データが記録されるようになっている。

【００２６】ＥＣＣブロックは、２Ｋバイトのデータが
記録される１６個のセクタからなり、各セクタごとにア
ドレスデータとしての４バイト（３２ビット）構成のセ
クタＩＤ（識別データ）１〜ＩＤ１６が２バイト構成の
エラー検知コード（ＩＥＤ：ＩＤエラーディテクション
コード）とともにメインデータ（セクタデータ）に付与
され、ＥＣＣブロックに記録されるデータを再生するた
めのエラー訂正コードとしての横方向のＥＣＣ（error
correction code ）１と縦方向のＥＣＣ２が記録される
ようになっている。このＥＣＣ１、２は、光ディスク１
の欠陥によりデータが再生できなくなることを防止する
ために冗長語としてデータに付与されるエラー訂正コー
ドである。

【００２７】各セクタは、１７２バイトで１２行のデー
タにより構成され、各行（ライン）ごとに１０バイト構
成の横方向のＥＣＣ１が付与されているとともに、１８
２バイト構成の１行分の縦方向のＥＣＣ２が付与されて
いる。これにより、後述するエラー訂正回路５２は、横
方向のＥＣＣ１を用いて各ラインごとのエラー訂正処理
を行うとともに、縦方向のＥＣＣ２を用いて各列ごとの
エラー訂正処理を行うようになっている。

【００２８】上記ＥＣＣブロックが光ディスク１に記録
される際には、各セクタの所定のデータ量ごと（所定デ
ータ長さ間隔ごとたとえば９１バイト：１４５６チャネ
ルビットごと）にデータを再生する際にバイト同期を取
るための同期コード（２バイト：３２チャネルビット）
が付与されている。

【００２９】上記データエリア３のゾーン３ａ、…３ｘ
のトラックには、図２に示すように、各セクタごとに、
それぞれアドレス等が記録されているヘッダ部１１、…
があらかじめプリフォーマッティングされている。

【００３０】各ヘッダ部１１には、ＰＬＬの引き込みを
行うための領域として同期コード部ＶＦＯが設けられ、
同期コード部ＶＦＯはチャネルビットで“０１０…”の
連続を所定バイト分記録（一定間隔のパターンを記録）
されている。

【００３１】また、図１において、上記光ディスク１
は、モータ２３によって例えば、ゾーンごとに異なった
回転数で回転される。このモータ２３は、モータ制御回
路２４によって制御されている。

【００３２】上記光ディスク１に対するデータの記録、
あるいは光ディスク１に記録されているデータの再生
は、光学ヘッド２５によって行われるようになってい
る。この光学ヘッド２５は、リニアモータ２６の可動部
を構成する駆動コイル２７に固定されており、この駆動
コイル２７はリニアモータ制御回路２８に接続されてい
る。

【００３３】このリニアモータ制御回路２８には、速度
検知器２９が接続されており、光学ヘッド２５の速度信
号をリニアモータ制御回路２８に送るようになってい
る。また、リニアモータ２６の固定部には、図示しない
永久磁石が設けられており、上記駆動コイル２７がリニ
アモータ制御回路２８によって励磁されることにより、
光学ヘッド２５は、光ディスク１の半径方向に移動され
るようになっている。

【００３４】上記光学ヘッド２５には、対物レンズ３０
が図示しない支持部材によって支持されており、この対
物レンズ３０は、駆動コイル３１によってフォーカシン
グ方向（レンズの光軸方向）に移動され、駆動コイル３
２によってトラッキング方向（レンズの光軸と直交する
方向）に移動可能とされている。

【００３５】また、レーザ制御回路３３によって半導体
レーザ発振器３９が駆動されて、レーザ光を発生するよ
うになっている。レーザ制御回路３３は、半導体レーザ
発振器３９のモニタ用のフォトダイオードＰＤからのモ
ニタ電流に応じて半導体レーザ発振器３９によるレーザ
光の光量を補正するようになっている。

【００３６】レーザ制御回路３３は、図示しないＰＬＬ
回路からの記録用のクロック信号に同期して動作するよ
うになっている。このＰＬＬ回路は、発振器（図示しな
い）からの基本クロック信号を分周して、記録用のクロ
ック信号を発生するものである。

【００３７】そして、レーザ制御回路３３によって駆動
される半導体レーザ発振器３９より発生されたレーザ光
は、コリメータレンズ４０、ハーフプリズム４１、対物
レンズ３０を介して光ディスク１上に照射され、この光
ディスク１からの反射光は、対物レンズ３０、ハーフプ
リズム４１、集光レンズ４２、およびシリンドリカルレ
ンズ４３を介して光検知器４４に導かれる。

【００３８】上記光検知器４４は、４分割の光検知セル
４４ａ、４４ｂ、４４ｃ、４４ｄによって構成されてい
る。上記光検知器４４の光検知セル４４ａの出力信号
は、増幅器４５ａを介して加算器４６ａの一端に供給さ
れ、光検知セル４４ｂの出力信号は、増幅器４５ｂを介
して加算器４６ｂの一端に供給され、光検知セル４４ｃ
の出力信号は、増幅器４５ｃを介して加算器４６ａの他
端に供給され、光検知セル４４ｄの出力信号は、増幅器
４５ｄを介して加算器４６ｂの他端に供給されるように
なっている。

【００３９】上記光検知器４４の光検知セル４４ａの出
力信号は、増幅器４５ａを介して加算器４６ｃの一端に
供給され、光検知セル４４ｂの出力信号は、増幅器４５
ｂを介して加算器４６ｄの一端に供給され、光検知セル
４４ｃの出力信号は、増幅器４５ｃを介して加算器４６
ｄの他端に供給され、光検知セル４４ｄの出力信号は、
増幅器４５ｄを介して加算器４６ｃの他端に供給される
ようになっている。

【００４０】上記加算器４６ａの出力信号は差動増幅器
ＯＰ２の反転入力端に供給され、この差動増幅器ＯＰ２
の非反転入力端には上記加算器４６ｂの出力信号が供給
される。これにより、差動増幅器ＯＰ２は、上記加算器
４６ａ、４６ｂの差に応じてフォーカス点に関する信号
（フォーカス誤差信号）をフォーカシング制御回路４７
に供給するようになっている。このフォーカシング制御
回路４７の出力信号は、フォーカシング駆動コイル３１
に供給され、レーザ光が光ディスク１上で常時ジャスト
フォーカスとなるように制御される。

【００４１】上記加算器４６ｃの出力信号は差動増幅器
ＯＰ１の反転入力端に供給され、この差動増幅器ＯＰ１
の非反転入力端には上記加算器４６ｄの出力信号が供給
される。これにより、差動増幅器ＯＰ１は、上記加算器
４６ｃ、４６ｄの差に応じてトラッキング誤差信号をト
ラッキング制御回路４８に供給するようになっている。
このトラッキング制御回路４８は、差動増幅器ＯＰ１か
ら供給されるトラッキング誤差信号に応じてトラック駆
動信号を作成するものである。

【００４２】上記トラッキング制御回路４８から出力さ
れるトラック駆動信号は、前記トラッキング方向の駆動
コイル３２に供給される。また、上記トラッキング制御
回路４８で用いられたトラッキング誤差信号は、リニア
モータ制御回路２８に供給されるようになっている。

【００４３】上記のようにフォーカシング、トラッキン
グを行った状態での光検知器４４の各光検知セル４４
ａ、〜４４ｄの出力の和信号、つまり加算器４６ｃ、４
６ｄからの出力信号を加算器４６ｅで加算した信号は、
トラック上に形成されたピット（記録データ）からの反
射率の変化が反映されている。この信号は、データ再生
回路３８に供給され、このデータ再生回路３８におい
て、記録されているデータが再生される。

【００４４】このデータ再生回路３８で再生された再生
データは、付与されているエラー訂正コードＥＣＣを用
いてエラー訂正回路５２でエラー訂正を行った後、イン
ターフェース回路５５を介して外部装置としての光ディ
スク制御装置６２に出力される。

【００４５】また、上記トラッキング制御回路４８で対
物レンズ３０が移動されている際、リニアモータ制御回
路２８は、対物レンズ３０が光学ヘッド２５内の中心位
置近傍に位置するようにリニアモータ２６つまり光学ヘ
ッド２５を移動するようになっている。

【００４６】また、レーザ制御回路３３の前段には、デ
ータ生成回路３４が設けられている。このデータ生成回
路３４には、エラー訂正回路５２から供給される、記録
データとしてのＥＣＣブロックのフォーマットデータ
を、ＥＣＣブロック用の同期コードを付与した記録用の
ＥＣＣブロックのフォーマットデータに変換するＥＣＣ
ブロックデータ生成回路３４ａと、このＥＣＣブロック
データ生成回路３４ａからの記録データを８−１６コー
ド変換方式で変調する変調回路３４ｂとを有している。

【００４７】データ生成回路３４には、エラー訂正回路
５２によりエラー訂正符号が付与された記録データやメ
モリ１０から読出されたエラーチェック用のダミーデー
タが供給されるようになっている。エラー訂正回路５２
には外部装置としての光ディスク制御装置５６からの記
録データがインターフェース回路５５およびバス４９を
介して供給されるようになっている。

【００４８】エラー訂正回路５２は、光ディスク制御装
置６２から供給される３２Ｋバイトの記録データを２Ｋ
バイトごとのセクタ単位の記録データに対する横方向と
縦方向のそれぞれのエラー訂正符号（ＥＣＣ１、ＥＣＣ
２）を付与するとともに、セクタＩＤ（論理アドレス番
号）を付与し、ＥＣＣブロックのフォーマットデータを
生成するようになっている。

【００４９】また、この光ディスク装置６１にはそれぞ
れフォーカシング制御回路４７、トラッキング制御回路
４８、リニアモータ制御回路２８と光ディスク装置の全
体を制御するＣＰＵ５０との間で情報の授受を行うため
に用いられるＤ／Ａ変換器５１が設けられている。

【００５０】上記モータ制御回路２４、リニアモータ制
御回路２８、レーザ制御回路３３、データ再生回路３
８、フォーカシング制御回路４７、トラッキング制御回
路４８、エラー訂正回路５３等は、バス４９を介してＣ
ＰＵ５０によって制御されるようになっており、このＣ
ＰＵ５０はメモリ１０に記録された制御プログラムによ
って所定の動作を行うようになされている。

【００５１】上記メモリ１０は、制御プログラムが記録
されていたり、データ記録用に用いられる。このメモリ
１０には、上記各ゾーン３ａ、…３ｘ、４、５、６に対
する、回転数としての速度データと１トラックずつのセ
クタ数とが記録されているテーブル１０ａを有してい
る。

【００５２】上記データ再生回路３８は、図１に示すよ
うに、２値化回路７１、ＰＬＬ回路７２、復調回路７３
によって構成されている。上記２値化回路７１は、加算
器４６ｅからの出力信号を２値化する回路である。この
２値化回路７１には、図示しないオートスライス回路を
有し、加算器４６ｅからの出力信号（再生信号）の波形
を方形波に近い波形に変更するものである。２値化回路
７１から出力される２値化信号は、ＰＬＬ回路７２に出
力される。

【００５３】上記ＰＬＬ回路７２は、２値化回路７１か
らの２値化信号によりチャネルクロックとチャネルデー
タとを生成するものである。上記ＰＬＬ回路７２は、上
記ＣＰＵ５０から供給される定常位相偏差補正制御信号
が供給されている間、回路内の定常位相偏差に対する補
正値を生成し、上記定常位相偏差補正制御信号が供給さ
れなくなった後は、その補正値を保持して定常位相偏差
に対する補正を行うようになっている。上記ＣＰＵ５０
から定常位相偏差補正制御信号は、たとえば光ディスク
１の装填時、あるいは再生開始の直前に、所定時間、供
給されるようになっている。

【００５４】復調回路７３は、ＰＬＬ回路７２からのチ
ャネルクロックを分周して作成したデータクロックに応
じて、ＰＬＬ回路７２からのチャネルデータを復調する
ものである。

【００５５】上記ＰＬＬ回路７２は、図４に示すよう
に、基準パターン信号発生回路８１、セレクタ回路８
２、８３、位相比較器８４、スイッチＳＷ１、ＳＷ２、
ＳＷ３、加算抵抗Ｒ１、Ｒ２、Ｒ３、ループフィルタ
（平滑化回路）８５、電圧制御発振器（ＶＣＯ）８６、
分周器８７、定常位相偏差補正値生成回路８８、および
ローパスフィルタ（平滑化回路）８９により構成されて
いる。

【００５６】基準パターン信号発生回路８１は、図示し
ない発振器からのクロックに基づいて光ディスク１に記
録されている同期コードと同様な４Ｔが連続するチャネ
ル信号を基準パターン信号として発生するものである。
この基準パターン信号はセレクタ回路８２へ出力され
る。

【００５７】セレクタ回路８２は、基準パターン信号発
生回路８１からの基準パターン信号と上記２値化回路７
１からの２値化信号とが供給され、上記ＣＰＵ５０から
供給される定常位相偏差補正制御信号が供給されている
間、基準パターン信号を出力し、それ以外の時、２値化
信号を出力するようになっている。このセレクタ回路８
２からの信号は位相比較器８４、定常位相偏差補正値生
成回路８８に出力される セレクタ回路８３は、電圧制御発振器８６からのチャネ
ルクロックと分周器８７からのチャネルクロックをｎ分
周したクロックとが供給され、上記ＣＰＵ５０から供給
される定常位相偏差補正制御信号が供給されている間、
分周器８７からのクロックを出力し、それ以外の時、電
圧制御発振器８６からのチャネルクロックを出力するよ
うになっている。このセレクタ回路８３からのクロック
は位相比較器８４、定常位相偏差補正値生成回路８８に
出力される 上記位相比較器８４は、上記セレクタ回路８２からの２
値化信号（再生信号）と上記セレクタ回路８２からのチ
ャネルクロックとの位相を比較し、その比較した位相差
に比例したパルス幅を持つ信号としてオフセット付き位
相誤差検出パルスとオフセット除去パルスと、チャネル
クロックに同期したチャネルデータを出力する。この位
相比較器８４からのオフセット付き位相誤差検出パルス
はオン、オフパルスとしてスイッチＳＷ１、ＳＷ３に出
力され、オフセット除去パルスはオン、オフパルスとし
てスイッチＳＷ２に出力され、チャネルデータは復調回
路７３に出力される。

【００５８】位相比較器８４は、図４に示すように、２
個のフリップフロップ回路（ＦＦ回路）９１、９２とＥ
ＯＲ（エックスクルーシブオア）回路９３とＥＮＲ（エ
ックスクルーシブノア）回路９４とにより構成される。
上記セレクタ回路８２からの２値化信号は、ＦＦ回路９
１のデータ入力端とＥＯＲ回路９３の一端に供給され、
上記セレクタ回路８２からのチャネルクロックは、ＦＦ
回路９１、９２のクロック入力端に供給される。ＦＦ回
路９１のセット出力はＥＯＲ回路９３の他端とＥＮＲ回
路９４の一端に供給され、ＦＦ回路９２のセット出力は
ＥＮＲ回路９４の他端に供給される。

【００５９】ＦＦ回路９１のセット出力はチャネルデー
タとして出力され、ＥＯＲ回路９３からの出力信号はオ
フセット付き位相誤差検出パルスとなっており、ＥＮＲ
回路９４からの出力信号はオフセット除去パルスとなっ
ている。

【００６０】スイッチＳＷ１は、オフセット付き位相誤
差検出パルスにより制御される。オフセット付き位相誤
差検出パルスがＨレベルの期間、スイッチＳＷ１がオン
となり、加算抵抗Ｒ１の逆数に比例した量の正極性の電
流がループフィルタ８５に流れる。スイッチＳＷ２は、
オフセット除去パルスにより制御される。オフセット除
去パルスがＬレベルの期間、スイッチＳＷ２がオンとな
りループフィルタ８５に加算抵抗Ｒ２の逆数に比例した
量の負極性の電流が流れる。

【００６１】ループフィルタ８５は、オペアンプ８５ａ
とコンデンサＣ１と抵抗Ｒ４で構成されている。点Ｃに
は、点Ａの電位をＶＡ、点Ｂの電位をＶＢとすると、Ｖ
Ｃ＝（ＶＡ＋ＶＢ）／２となる電圧ＶＣが印加される。
点Ｄの電位ＶＤは、ループフィルタ８５の動作によりＶ
Ｄ＝ＶＣである。ループフィルタ８５の出力電圧は、入
力電荷の総和量に比例する。この例におけるＶＣＯ８６
は、出力信号の周波数が入力制御電圧に逆比例する。し
たがって、ループフィルタ８５の出力電圧が上昇すれば
ＶＣＯ８６の出力信号の周波数は低下し、ループフィル
タ８５の出力電圧が低下すればＶＣＯ８６の出力信号の
周波数は上昇するようになっている。

【００６２】電圧制御発振器（ＶＣＯ；ｖｏｌｔａｇｅ
ｃｏｎｔｒｏｌ ｏｓｃｉｌｌａｔｏｒ）８６は、ル
ープフィルタ８５から供給される信号の電圧値（アナロ
グ値）に比例した周波数の２値のクロック信号（チャネ
ルクロック）を出力するものである。

【００６３】この電圧制御発振器８６のチャネルクロッ
クは、セレクタ回路８３に供給されるとともに、分周器
８７を介してセレクタ回路８３に供給され、さらに復調
回路７３に出力される。

【００６４】上記分周器８７は、電圧制御発振器８６の
チャネルクロックをｎ（２）分周するものである。ＶＣ
Ｏ８６の出力をｎ分周する理由は、クロックのデューテ
ィ比を保証するためである。

【００６５】上記定常位相偏差補正値生成回路８８は、
図示しない発振器からのＰＷＭ（パルスワイズモジュレ
ーション）生成クロックと基準パターン信号発生回路８
１からセレクタ回路８２を介して供給される基準パター
ン信号とＶＣＯ８６からのチャネルクロックを分周器８
７でｎ分周してセレクタ回路８２を介して供給されるク
ロックと上記ＣＰＵ５０から供給される定常位相偏差補
正制御信号とに基づいて、定常位相偏差の補正値を生成
するものである。

【００６６】ローパスフィルタ８９は、抵抗Ｒ５とコン
デンサＣ２からなる積分器により構成される。上記定常
位相偏差補正値生成回路８８は、図５に示すように、イ
ンバータ１００、ＦＦ回路１０１、１０２、１０３、１
０４、ＥＯＲ回路１０５、アンド回路１０６、１０７、
アップダウンカウンタ１０８、レジスタ１０９、比較器
１１０、カウンタ１１１、ＦＦ回路１１２、およびイン
バータ１１３により構成されている。

【００６７】上記ＦＦ回路１０１、１０２のデータ入力
端には、上記セレクタ回路８２から供給される図６の
（ｃ）に示す基準パターン信号が供給され、上記ＦＦ回
路１０１のクロック入力端には、図６の（ａ）に示すＶ
ＣＯ８６からのチャネルクロックを２分周した図６の
（ｂ）に示す上記セレクタ回路８３からのクロックがイ
ンバータ１００により反転されて供給され、上記ＦＦ回
路１０２のクロック入力端には、上記セレクタ回路８３
からのクロックが供給される。

【００６８】上記ＦＦ回路１０１、１０２のセット出力
（図６の（ｅ）（ｄ）に示す）は、ＥＯＲ回路１０５に
供給され、このＥＯＲ回路１０５の出力（図６の（ｆ）
に示す）は、上記ＦＦ回路１０３、１０４のデータ入力
端に供給される。

【００６９】上記ＦＦ回路１０３のクロック入力端に
は、上記セレクタ回路８３からのクロックがインバータ
１００により反転されて供給され、上記ＦＦ回路１０４
のクロック入力端には、上記セレクタ回路８３からのク
ロックが供給される。上記ＦＦ回路１０４、１０５のセ
ット出力（図６の（ｈ）（ｇ）に示す）は、それぞれア
ンド回路１０６、１０７の一端に供給され、アンド回路
１０６、１０７の他端には、上記ＣＰＵ５０から供給さ
れる定常位相偏差補正制御信号（図６の（ｉ）に示す）
が供給される。アンド回路１０６からの図６の（ｋ）に
示すダウンカウント出力とアンド回路１０７からの図６
の（ｊ）に示すアップカウント出力は、アップダウンカ
ウンタ１０８に供給される。アップダウンカウンタ１０
８のカウント値（図６の（ｌ）、図７の（ｄ）に示す）
はレジスタ１０９に供給される。このレジスタ１０９に
はカウンタ１１１からの図７の（ｃ）に示すリップルキ
ャリーン信号をインバータ１１３で反転した信号が供給
される。

【００７０】レジスタ１０９は、インバータ１１３から
の信号により、アップダウンカウンタ１０８のカウント
値を保持し、この保持した図７の（ｅ）に示すカウント
値は比較器１１０へ出力される。

【００７１】カウンタ１１１には、バイナリカウンタで
あり、図示しない発振器のクロックを分周した図７の
（ａ）に示すＰＷＭ生成クロックが供給される。このカ
ウンタ１１１は、８ビットのバイナリカウンタであり、
供給されるクロックにより巡回カウントを行い、このカ
ウント値（図７の（ｂ）に示す）が比較器１１０へ出力
され、カウント値がＦＦｈとなるごとに出力するリップ
ルキャリーン信号はＦＦ回路１１２のセット入力端に供
給されるとともに、インバータ１１３を介してレジスタ
１０９のリセット入力端に供給される。

【００７２】比較器１１０は、レジスタ１０９からのカ
ウント値とカウンタ１１１からのカウント値とをビット
比較し、一致している場合に図７の（ｆ）に示す一致信
号がＦＦ回路１１２のリセット入力端に供給される。Ｆ
Ｆ回路１１２のセット出力は図７の（ｇ）に示すＰＷＭ
信号（定常位相偏差補正値）に変調されてローパスフィ
ルタ８９に出力される。

【００７３】上記インバータ１００、ＦＦ回路１０１、
１０２、１０３、１０４、ＥＯＲ回路１０５により、位
相差極性信号検出回路が構成され、アンド回路１０６、
１０７、アップダウンカウンタ１０８、レジスタ１０
９、比較器１１０、カウンタ１１１、ＦＦ回路１１２に
より、ＰＷＭ回路が構成されている。

【００７４】すなわち、図６の（ａ）から（ｌ）は、図
５の各部の動作タイミングであり、アップダウンカウン
タ１０８までの動作を示す。図６の（ａ）は、ＶＣＯ８
６からのチャネルクロックで、デューティーが５０％で
ない場合を示している。

【００７５】図６の（ｂ）は、ＶＣＯ８６からのチャネ
ルクロックを分周器８７により２分周した信号で、クロ
ックに相当する。図６の（ｃ）は、基準パターン信号に
相当する。時間軸前半は相対的に図６の（ｂ）のクロッ
クがが遅れるように定常位相偏差が生じている場合を、
後半は相対的に図６の（ｂ）のクロックがが進んでいる
ように定常位相偏差が生じている場合を示す。

【００７６】図６の（ｄ）は、基準パターン信号をクロ
ックの立ち上がりにＦＦ回路１０２で同期化した信号を
示す。図６の（ｅ）は、基準パターン信号をクロックの
立ち下がりにＦＦ回路１０１で同期化した信号を示す。

【００７７】図６の（ｆ）は、ＦＦ回路１０１のセット
出力とＦＦ回路１０２のセット出力のＥＯＲ回路１０５
による排他的論理和を示す。図６の（ｇ）は、ＥＯＲ回
路１０５による排他的論理和出力をクロックの立ち上が
りにＦＦ回路１０４で同期化した信号であり、相対的に
クロックが遅れていることを示す。

【００７８】図６の（ｈ）は、ＥＯＲ回路１０５による
排他的論理和出力をクロックの立ち下がりにＦＦ回路１
０３で同期化した信号であり、相対的にクロックが進ん
でいることを示す。

【００７９】図６の（ｉ）は、定常位相偏差補正制御信
号で、Ｈレベルで定常位相偏差補正値の生成状態を示
す。Ｌレベルでは、図６の（ｋ）（ｊ）に示す、アンド
回路１０６、１０７の出力がＬレベルに固定になり、ア
ップダウンカウンタ１０８の動作が停止（ホールド）と
なる。

【００８０】図６の（ｊ）は、ＦＦ回路１０７のセット
出力と定常位相偏差補正制御信号を論理積した結果を示
し、アップダウンカウンタ１０８のアップカウント信号
となる。

【００８１】図６の（ｋ）は、ＦＦ回路１０６のセット
出力と定常位相偏差補正制御信号を論理積した結果を示
し、アップダウンカウンタ１０８のダウンカウント信号
となる。

【００８２】図７の（ａ）は、カウンタ１１１へのＰＷ
Ｍ生成クロックで、所定の周波数を持ち、例えばクロッ
ク生成回路で生成される。図７の（ｂ）は、カウンタ１
１１の出力値を示し、この例では８ビットカウンタの出
力値を示す。

【００８３】図７の（ｃ）は、カウンタ１１１のリップ
ルキャリー信号で、カウンタ出力値がＦＦｈでＨレベル
となる。図７の（ｄ）は、アップダウンカウンタ１０８
の出力値を示す。

【００８４】図７の（ｅ）は、アップダウンカウンタ１
０８の出力値をカウンタ１１１のリップルキャリー信号
の立ち下がりでラッチした信号で、レジスタ１０９の出
力となる。

【００８５】図７の（ｆ）は、カウンタ１１１の出力値
とレジスタ１０９の出力が一致するとＨレベルとなる比
較器１１０の出力となる。図７の（ｇ）は、カウンタ１
１１のリップルキャリー信号でセットし、比較器１１０
からの一致信号によりリセットするＦＦ回路１１２から
のセット出力としてのＰＷＭ信号を示す。

【００８６】この実施の形態では、通常動作時の前に、
定常位相偏差補正動作を行う。定常位相偏差補正動作時
は、定常位相偏差補正制御信号がＨレベルとなり、セレ
クタ回路８２は基準パターン信号を出力し、セレクタ回
路８３はＶＣＯ８６の出力をｎ分周した信号を出力す
る。したがって、定常位相偏差補正動作時において、位
相比較器８４は、基準パターン信号とＶＣＯ８６の出力
をｎ分周した信号の位相を比較する。ＶＣＯ８６の出力
をｎ分周する理由は、再生クロックのデューティ比を保
証するためである。定常位相偏差補正制御信号がＨレベ
ルなので、アップダウンカウンタ１０８は、カウンタ動
作を実行する。

【００８７】図８の（ａ）から（ｅ）に、定常位相偏差
補正動作時における定常位相偏差の補正動作の様子を示
す。図８の（ａ）は時点（１）〜（３）における基準パ
ターン信号を、図８の（ｂ）は時点（１）〜（３）にお
ける再生クロックを、図８の（ｃ）はアップダウンカウ
ンタ１０８の出力値を、図８の（ｄ）はローパスフィル
タ８９の出力電圧を、図８の（ｅ）はループフィルタ８
５への入力電流波形を示す。図８の（ｅ）の斜線部は、
加算抵抗Ｒ３を介して加算される補正電流分を示す。

【００８８】図８の時点（１）は、定常位相偏差の補正
動作を開始していない初期状態である。図８の（ａ）お
よび（ｂ）は、時点（１）において、基準パターン信号
と再生クロックの間に定常位相偏差が存在し、基準パタ
ーン信号は再生クロックに対して位相が進んでいる事を
示す。図８の（ｃ）および（ｄ）は、時点（１）におい
て、それぞれの値が初期値である事を示す。初期状態に
おいて、加算抵抗アップダウンカウンタ１０８の出力
は、ローパスフィルタ８９の出力電圧がＶＣとなる値で
ある。点Ｄの電位ＶＤは、ＶＤ＝ＶＣとなるようにルー
プフィルタ８５により制御されているので、スイッチＳ
Ｗ３がオン状態になっても、加算抵抗Ｒ３には加算電流
が流れない。図８の（ｅ）は、時点（１）において、加
算抵抗Ｒ３を介して加算される補正電流が零である事を
示す。ループフィルタは、オフセット付き位相誤差検出
パルスとオフセット除去パルスによって制御され、定常
位相偏差は除去されない。

【００８９】図８の時点（２）は、定常位相偏差の補正
動作を開始後、アップダウンカウンタ１０８が収束して
いない状態である。図８の（ａ）および（ロ）は、図８
の時点（２）において、基準パターン信号と再生クロッ
クの位相誤差が、アップダウンカウンタ１０８の出力に
基づいて補正されている事を示す。図８の時点（２）に
おいて、基準パターン信号と再生クロックｋ位相誤差
は、完全には補正されていない。図８の（ｃ）および
（ｄ）は、時点（２）において、アップダウンカウンタ
１０８の出力値は収束点に向かって増加し、ローパスフ
ィルタ８９の出力電圧は、アップダウンカウンタ１０８
の出力値に比例して増加している事を示す。スイッチＳ
Ｗ３がオン状態の時、加算抵抗Ｒ３には、ローパスフィ
ルタ８９の出力電圧の増加分に比例した値の正極性の電
流が流れる。図８の（ｅ）は、時点（２）において、補
正電流分が加算されて、ループフィルタ８５に入力され
る様子を示す。

【００９０】図８の時点（３）では、定常位相偏差が補
正された状態である。図８の（ａ）および（ｂ）は、時
点（３）において、基準パターン信号と再生クロックの
位相差が零である事を示す。図８の（ｃ）および（ｄ）
は、時点（３）において、アップダウンカウンタ１０８
の出力値とローパスフィルタ８９の出力電圧が収束して
いる事を示す。図８の時点（３）において、アップダウ
ンカウンタ１０８の出力値およびローパスフィルタ８９
の出力電圧は、定常位相偏差を補正する値となつてい
る。スイッチＳＷ３がオン状態の時、加算抵抗Ｒ３に
は、定常位相偏差を補正する値の電流が流れる。図８の
（ｅ）は、時点（３）において、定常位相偏差を補正す
る値の補正電流が加算されて、ループフィルタ８５に入
力される様子を示す。

【００９１】図８の時点（３）におけるアップダウンカ
ウンタ１０８の出力値は、定常位相偏差を補正する値と
なっているので、この時点でのアップダウンカウンタ１
０８の出力値を定常位相偏差補正制御信号により保持す
る。

【００９２】通常動作時には、定常位相偏差補正制御信
号がＬレベルとなり、セレクタ回路８２は２値化信号を
出力し、セレクタ回路８３はＶＣＯ８６の出力信号を出
力する。したがって、通常動作時において、位相比較器
は、２値化信号とＶＣＯ８６の出力信号の位相を比較す
る。アップダウンカウンタ１０８は、定常位相偏差補正
動作時のカウンタ値を保持している。オフセット付き位
相誤差検出パルスがＨレベルの期間に、定常位相偏差補
正動作時に保持したカウンタ出力値より生成した補正電
流をループフィルタ８５に入力して、定常位相偏差を補
正する。

【００９３】次に、上記のような構成において、上記Ｃ
ＰＵ５０から供給される定常位相偏差補正制御信号が供
給されていない場合のＰＬＬ回路７２の動作を、図９の
（ａ）から（ｉ）に示すタイミングチャートを用いて説
明する。この場合、２値化回路７１からの２値化信号が
セレクタ回路８２を介して位相比較器８４に供給され、
電圧制御発振器８６のチャネルクロックがセレクタ回路
８２を介して位相比較器８４に供給される。また、後述
する定常位相偏差の補正値に基づく、ローパスフィルタ
８９からの出力がループフィルタ８５に加算されて、定
常位相偏差が補正されているものとする。

【００９４】図９の（ａ）は２値化信号を示し、図９の
（ｂ）は再生クロックを示し、図９の（ｃ）はＦＦ回路
９１の出力信号を示し、図９の（ｄ）はＦＦ回路９２の
出力信号を示し、図９の（ｅ）はオフセット付き位相誤
差検出パルスを示し、図９の（ｆ）はオフセット除去パ
ルスを示し、図９の（ｇ）は抵抗Ｒ１を流れる電流の波
形を示し、図９の（ｈ）は抵抗Ｒ２を流れる電流の波形
を示す。

【００９５】図９の時点（１）においては、２値化信号
とチャネルクロックは位相が同期しており、オフセット
付き位相誤差検出パルスとオフセット除去パルスのパル
ス幅比は１：２である。加算抵抗Ｒ１とＲ２の抵抗値の
比を１：２とすると、図９の（ｇ）の斜線部の面積と図
９の（ｈ）の斜線部の面積が等しくなる。すなわち、そ
れぞれのパルスによってループフィルタ８５に供給され
る電荷量の絶対値が等しくなる。それそれのパルスによ
ってループフィルタ８５に供給される電荷の極性は逆で
あるため、結果としてループフィルタ８５の出力は変化
しない。ＶＣＯ８６８６の入力電圧が変化しないため、
チャネルクロックの周波数も変化せず、２値化信号とチ
ャネルクロックの位相は同期した状態を保持する。

【００９６】図９の時点（２）では、２値化信号がチャ
ネルクロックに対して位相が進んでいる。オフセット付
き位相誤差検出パルスのパルス幅は、時点（１）と比較
して位相誤差分だけ増加している。加算抵抗Ｒ１とＲ２
の抵抗値の比が１：２の場合、図９の（ｇ）の斜線部の
面積が図９の（ｈ）の斜線部の面積より大きくなる。す
なわち、オフセット付き位相誤差検出パルスによってル
ープフィルタ８５に供給される電荷量の絶対値が、オフ
セット除去パルスによって供給される値より多くなる。
その結果、ループフィルタ８５の出力電圧が低下するた
め、ＶＣＯ８６８６の出力信号の周波数が高くなり、２
値化信号とチャネルクロックの位相差分が除去される。

【００９７】図９の時点（３）では、２値化信号がチャ
ネルクロックに対して位相が遅れている。オフセット付
き位相誤差検出パルスのパルス幅は、時点（１）と比較
して位相誤差分だけ減少している。加算抵抗Ｒ１とＲ２
の抵抗値の比が１：２の場合、図９の（ｇ）の斜線部の
面積が図９の（ｈ）の斜線部の面積より小さくなる。す
なわち、オフセット付き位相誤差検出パルスによってル
ープフィルタ８５に供給される電荷量の絶対値が、オフ
セット除去パルスによって供給される値より少なくな
る。その結果、ループフィルタ８５の出力電圧が上昇す
るため、ＶＣＯ８６の出力信号の周波数が低くなり、２
値化信号と再生クロックの位相差分が除去される。

【００９８】なお、上記例では、オフセット付き位相誤
差検出パルスがハイレベルの際に、定常位相偏差補正値
が加算される場合、つまりスイッチＳＷ１とＳＷ３とが
同時にオンされる場合について説明したが、これに限ら
ず、補正信号生成ループつまり定常位相偏差補正値生成
回路８８とローパスフィルタ８９の極性が反転している
場合、オフセット除去パルスがハイレベルの際に、定常
位相偏差補正値が加算される、つまりスイッチＳＷ２と
ＳＷ３とが同時にオンされる場合も同様に実施できる。

【００９９】図１０に第２の実施形態の構成図を示す。
この場合、データレートデータレート検出回路９０が図
４のＰＬＬ回路７２に追加される。

【０１００】基準パターン信号発生回路８１は、基準パ
ターン信号を出力する。基準パターン信号は、例えば１
４Ｔ−４Ｔのような特定パターンと４Ｔが連続するパタ
ーンとで構成される。２値化信号には、基準パターン信
号と同じ特定パターンが含まれる。

【０１０１】データレート検出回路９０には、セレクタ
回路８２の出力信号と再生クロックが入力される。デー
タレート検出回路９０では、セレクタ回路８２の出力信
号中に含まれている特定パターン（本例では、１４Ｔ−
４Ｔ）を検出し、再生クロック周期と検出された特定パ
ターンの周期を相対比較する。

【０１０２】比較した結果、再生クロック周期が特定パ
ターンの周期に対して相対的に所定値以上に大きい（再
生クロックの周波数が相対的に低い）と判断された場合
は、所定輻のＨレベルパルスを周波数制御信号として出
力し、抵抗Ｒ４を介してループフィルタ８５に注入す
る。これにより、再生クロック周波数は高められる。

【０１０３】一方、再生クロック周期が特定パターンの
周期に対して相対的に所定値以上に小さい（再生クロッ
クの周波数が相対的に高い）と判断された場合は、所定
幅のＬレベルパルスを周波数制御信号として出力し、抵
抗Ｒ４を介してループフィルタ８５に注入する。

【０１０４】これにより、再生クロック周波数は低めら
れる。もし、再生クロック周期と特定パターンの周期と
の相対誤差が所定値以下であれば、周波数制御信号は出
力されない。

【０１０５】ここで、動作初期状態などにおける位相非
同期状態などにおいてＶＣＯ８６の出力信号周波数が入
力信号のデータレートに対して大きく異なる場合、周波
数制御信号によりＶＣＯ８６の出力信号周波数（再生ク
ロック周波数）は概ね入力信号データレート近傍に制御
される。この周波数制御によりＶＣＯ８６の出力信号周
波数（再生クロック周波数）が、位相比較器８４、ルー
プフィルタ８５、ＶＣＯ８６で構成される位相同期ルー
プにおけるキャプチャレンジ内になると、前記位相同期
ループの働きにより、ＶＣＯ８６は制御され、入力信号
のデータレートに一致し、位相同期した再生クロックが
得られる。

【０１０６】データレート検出回路９０の出力である周
波数制御信号は、加算抵抗Ｒ４を介してループフィルタ
８５に入力される。データレート検出回路９０は、位相
同期ループ回路が引き込める範囲内に再生クロックの周
波数を追い込むように、ループフィルタ８５を制御す
る。

【０１０７】図１１に周波数制御信号と再生クロックの
周波数の関係を示す。図１１の（ａ）は再生クロック周
波数とデータレートとの比率と回路動作の関係を、図１
１の（ｂ）は各動作時における周波数制御信号を示す。
図１１の（ａ）は、再生クロック周波数とデータレート
との比率が、位相同期ループ回路のキャプチャレンジ内
にあれば、本回路は位相制御動作を行い、位相同期ルー
プ回路のキャプチャレンジ外ならば、本回路は周波数制
御動作を行う事を示す。

【０１０８】それぞれの動作期間を（１）〜（３）とす
る。期間（１）と（３）は、再生クロックの周波数とデ
ータレートとの比率が位相同期ループ回路のキャプチャ
レンジ範囲外である。期間（１）は再生クロックの周波
数が位相同期ループ回路のキャプチャレンジより低い場
合で、期間（３）は再生クロックの周波数が位相同期ル
ープ回路のキャプチャレンジより高い場合である。期間
（２）は、再生クロックの周波数とデータレートとの比
率が位相同期ループ回路のキャプチャレンジ範囲内の場
合である。

【０１０９】図１１の（ｂ）は、各期間における周波数
制御信号の様子を示す。期間（１）において、周波数制
御信号は正極性のパルスとなる。期間（２）において、
周波数制御信号はハイインピーダンス状態となる。期間
（３）において、周波数制御信号は負極性のパルスとな
る。

【０１１０】期間（１）では、周波数制御信号によって
ループフィルタに正極性の電流が入力され、ＶＣＯ８６
の出力信号の周波数が上昇する。その結果、再生クロッ
クの周波数とデータレートとの比率か、位相同期ループ
回路のキャプチャレンジに入る。期間（２）では、ルー
プフィルタ８５には電流が入力されないため、ＶＣＯ８
６の出力信号の周波数が周波数制御信号によつて変化す
ることはない。

【０１１１】したがって、再生クロックの周波数とデー
タレートとの比率は、位相同期ループ回路のキャプチャ
レンジから外れない。期間（３）では、周波数制御信号
によってループフィルタに負極性の電流が入力され、Ｖ
ＣＯ８６の出力信号の周波数は低下する。その結果、再
生クロックの周波数とデータレートとの比率か、位相同
期ループ回路のキャプチャレンジに入る。

【０１１２】上記のような動作により、上記回路は、再
生クロックの周波数が位相同期ループ回路のキャプチャ
レンジより外れている場合に、位相同期ループ回路が引
き込める範囲内に再生クロックの周波数を追い込む。再
生クロックの周波数が位相同期ループ回路のキャプチャ
レンジに入っている場合には、位相同期ループ回路が第
１の実施形態と同様の動作をし、再生クロックと、２値
化信号または基準パターン信号を位相同期させる。

【０１１３】

【発明の効果】以上詳述したように、この発明によれ
ば、定常位相偏差を除去した正確な再生クロックを生成
することができる再生クロック生成回路を提供できる。
また、この発明によれば、正確な再生クロックに基づく
正確な再生を行うことができないという欠点を除去する
もので、正確な再生クロックに基づく正確な再生を行う
ことができる光ディスク装置を提供できる。

【図面の簡単な説明】

【図１】図１は、この発明の実施形態に係る光ディスク
システムの概略構成を示すブロック図。

【図２】図２は、図１に示した光ディスクの概略構成を
示す平面図。

【図３】図３は、図１に示した光ディスクの概略構成を
示す図。

【図４】図４は、図１に示したＰＬＬ回路の構成を示す
ブロック図。

【図５】図５は、図４に示した定常位相偏差補正値生成
回路の構成を示すブロック図。

【図６】図６は、図５の各部の動作タイミングを示す
図。

【図７】図７は、図５の各部の動作タイミングを示す
図。

【図８】図８は、定常位相偏差補正動作時における定常
位相偏差の補正動作の様子を示す図。

【図９】図９は、定常位相偏差補正制御信号が供給され
ていない場合のＰＬＬ回路の動作を示すタイミングチャ
ート。

【図１０】図１０は、第２の実施態様のＰＬＬ回路の構
成を示すブロック図。

【図１１】図１１は、第２の実施態様の周波数制御信号
と再生クロックの周波数の関係を示す図。

【符号の説明】 １…光ディスク １０…メモリ ２５…光学ヘッド ３８…データ再生回路 ５０…ＣＰＵ ７１…２値化回路 ７２…ＰＬＬ回路 ８１…基準パターン信号発生回路 ８８…定常位相偏差補正値生成回路 ８９…ローパスフィルタ ９０…データレート検出回路

Claims (19)

【特許請求の範囲】
1. 【請求項１】 受信信号に同期した再生クロックを生成
   する再生クロック生成回路において、 上記受信信号と生成した再生クロックとの位相を比較
   し、この比較結果に基づいて位相誤差信号を生成する第
   １の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
   滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
   クロックを生成するクロック生成手段と、 上記受信信号と上記クロック生成手段により生成された
   再生クロックとにより定常位相偏差に対する補正信号を
   生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
   平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
   出力に加算する加算手段と、 を具備したことを特徴とする再生クロック生成回路。
2. 【請求項２】 上記第１の平滑化回路の平滑化時定数よ
   りも上記第２の平滑化回路の平滑化時定数が低いことを
   特徴とする請求項１に記載の再生クロック生成回路。
3. 【請求項３】 上記加算手段が、第２の平滑化回路の出
   力を所定の加算比にて上記第１の平滑化回路の出力に加
   算することを特徴とする請求項１に記載の再生クロック
   生成回路。
4. 【請求項４】 上記第２の生成手段による補正信号を生
   成する期間は、所定期間であり、この期間が終了した際
   に、上記第２の平滑化回路からの出力値が保持されるこ
   とを特徴とする請求項１に記載の再生クロック生成回
   路。
5. 【請求項５】 受信信号に同期した再生クロックを生成
   する再生クロック生成回路において、 上記受信信号と生成した再生クロックとの位相を比較
   し、この比較結果に基づいて位相誤差信号を生成する第
   １の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
   滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
   クロックを生成するクロック生成手段と、 所定の基準パターンに対応する基準信号を発生する発生
   手段と、 この発生手段により発生される基準信号と上記クロック
   生成手段により生成された再生クロックとにより定常位
   相偏差に対する補正信号を生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
   平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
   出力に加算する加算手段と、 を具備したことを特徴とする再生クロック生成回路。
6. 【請求項６】 上記第１の平滑化回路の平滑化時定数よ
   りも上記第２の平滑化回路の平滑化時定数が低いことを
   特徴とする請求項５に記載の再生クロック生成回路。
7. 【請求項７】 上記加算手段が、第２の平滑化回路の出
   力を所定の加算比にて上記第１の平滑化回路の出力に加
   算することを特徴とする請求項５に記載の再生クロック
   生成回路。
8. 【請求項８】 上記第２の生成手段による補正信号を生
   成する期間は、所定期間であり、この期間が終了した際
   に、上記第２の平滑化回路からの出力値が保持されるこ
   とを特徴とする請求項５に記載の再生クロック生成回
   路。
9. 【請求項９】 上記発生手段による発生される基準パタ
   ーンが、４Ｔが連続するパターンであることを特徴とす
   る請求項５に記載の再生クロック生成回路。
10. 【請求項１０】 受信信号に同期した種々の周波数の再
    生クロックを生成する再生クロック生成回路において、 上記受信信号と生成した再生クロックとの位相を比較
    し、この比較結果に基づいて位相誤差信号を生成する第
    １の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
    滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
    クロックを生成するクロック生成手段と、 所定の基準パターンに対応する基準信号を発生する発生
    手段と、 この発生手段による基準信号のチャネルレートを検出す
    る第１の検出手段と、 上記クロック生成手段により生成された再生クロックの
    周波数を検出する第２の検出手段と、 上記第１の検出手段により検出した基準信号のチャネル
    レートと上記第２の検出手段により検出した再生クロッ
    クの周波数とを比較し、基準信号のチャネルレートと再
    生クロックの周波数とが一致するように周波数制御信号
    を上記第１の平滑化回路の出力に加算する第１の加算手
    段と、 上記発生手段により発生される基準信号と上記クロック
    生成手段により生成される再生クロックとにより定常位
    相偏差に対する補正信号を生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
    平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
    出力に加算する第２の加算手段と、 を具備したことを特徴とする再生クロック生成回路。
11. 【請求項１１】 上記第１の平滑化回路の平滑化時定数
    よりも上記第２の平滑化回路の平滑化時定数が低いこと
    を特徴とする請求項１０に記載の再生クロック生成回
    路。
12. 【請求項１２】 上記加算手段が、第２の平滑化回路の
    出力を所定の加算比にて上記第１の平滑化回路の出力に
    加算することを特徴とする請求項１０に記載の再生クロ
    ック生成回路。
13. 【請求項１３】 上記第２の生成手段による補正信号を
    生成する期間は、所定期間であり、この期間が終了した
    際に、上記第２の平滑化回路からの出力値が保持される
    ことを特徴とする請求項１０に記載の再生クロック生成
    回路。
14. 【請求項１４】 上記発生手段による発生される基準パ
    ターンが、１４Ｔ−４Ｔのような特定パターンと４Ｔが
    連続するパターンであることを特徴とする請求項１０に
    記載の再生クロック生成回路。
15. 【請求項１５】 上記クロック生成手段により生成され
    る再生クロックをｎ分周した信号とし、上記発生手段の
    基準信号の周波数を少なくとも上記ｎ分周された信号の
    周波数範囲内とすることを特徴とする請求項１０に記載
    の再生クロック生成回路。
16. 【請求項１６】 光ディスクに記録されているデータを
    再生する光ディスク装置において、 上記光ディスクに対してデータの再生を行う光学ヘッド
    と、 この光学ヘッドにより再生される再生信号に基づいて再
    生クロックを生成する生成手段と、 この生成手段により生成される再生クロックに基づい
    て、上記光学ヘッドにより再生される再生信号を再生デ
    ータに復調する復調手段とを具備し、 上記生成手段が、 上記再生信号と生成した再生クロックとの位相を比較
    し、この比較結果に基づいて位相誤差信号を生成する第
    １の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
    滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
    クロックを生成するクロック生成手段と、 上記受信信号と上記クロック生成手段により生成された
    再生クロックとにより定常位相偏差に対する補正信号を
    生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
    平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
    出力に加算する加算手段とからなる、 ことを特徴とする光ディスク装置。
17. 【請求項１７】 光ディスクに記録されているデータを
    再生する光ディスク装置において、 上記光ディスクに対してデータの再生を行う光学ヘッド
    と、 この光学ヘッドにより再生される再生信号に基づいて再
    生クロックを生成する生成手段と、 この生成手段により生成される再生クロックに基づい
    て、上記光学ヘッドにより再生される再生信号を再生デ
    ータに復調する復調手段とを具備し、 上記生成手段が、 上記光学ヘッドにより再生される再生信号と生成した再
    生クロックとの位相を比較し、この比較結果に基づいて
    位相誤差信号を生成する第１の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
    滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
    クロックを生成するクロック生成手段と、 所定の基準パターンに対応する基準信号を発生する発生
    手段と、 この発生手段により発生される基準信号と上記クロック
    生成手段により生成された再生クロックとにより定常位
    相偏差に対する補正信号を生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
    平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
    出力に加算する加算手段とからなる、 ことを特徴とする光ディスク装置。
18. 【請求項１８】 光ディスクに記録されているデータを
    再生する光ディスク装置において、 上記光ディスクに対してデータの再生を行う光学ヘッド
    と、 この光学ヘッドにより再生される再生信号に基づいて再
    生クロックを生成する生成手段と、 この生成手段により生成される再生クロックに基づい
    て、上記光学ヘッドにより再生される再生信号を再生デ
    ータに復調する復調手段とを具備し、 上記生成手段が、 上記光学ヘッドにより再生される再生信号と生成した再
    生クロックとの位相を比較し、この比較結果に基づいて
    位相誤差信号を生成する第１の生成手段と、 この第１の生成手段により生成される位相誤差信号を平
    滑化する第１の平滑化回路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
    クロックを生成するクロック生成手段と、 所定の基準パターンに対応する基準信号を発生する発生
    手段と、 この発生手段による基準信号のチャネルレートを検出す
    る第１の検出手段と、 上記クロック生成手段により生成された再生クロックの
    周波数を検出する第２の検出手段と、 上記第１の検出手段により検出した基準信号のチャネル
    レートと上記第２の検出手段により検出した再生クロッ
    クの周波数とを比較し、基準信号のチャネルレートと再
    生クロックの周波数とが一致するように周波数制御信号
    を上記第１の平滑化回路の出力に加算する第１の加算手
    段と、 上記発生手段により発生される基準信号と上記クロック
    生成手段により生成される再生クロックとにより定常位
    相偏差に対する補正信号を生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
    平滑化回路と、 この第２の平滑化回路の出力を上記第１の平滑化回路の
    出力に加算する第２の加算手段とからなる、 ことを特徴とする光ディスク装置。
19. 【請求項１９】 受信信号に同期した再生クロックを生
    成する再生クロック生成回路において、 上記受信信号と生成した再生クロックとの位相を比較
    し、この比較結果に基づいて位相差に比例したオフセッ
    ト付の第１の検出パルスとオフセットを除去した第２の
    検出パルスを生成する第１の生成手段と、 この第１の生成手段により生成される第１の検出パルス
    に応じた期間、正極性の電流が流れ、上記第１の生成手
    段により生成される第２の検出パルスに応じた期間、負
    極性の電流が流れることにより、上記第１の生成手段に
    おける位相差に応じた信号を平滑化する第１の平滑化回
    路と、 この第１の平滑化回路の出力に応じた周波数をもつ再生
    クロックを生成するクロック生成手段と、 上記受信信号と上記クロック生成手段により生成された
    再生クロックとにより定常位相偏差に対する補正信号を
    生成する第２の生成手段と、 この第２の生成手段による補正信号を平滑化する第２の
    平滑化回路と、 上記第１の生成手段により生成される第１の検出パルス
    あるいは第２の検出パルスに応じた期間、上記第２の平
    滑化回路の出力を上記第１の平滑化回路の出力に加算す
    る加算手段と、 を具備したことを特徴とする再生クロック生成回路。