JP3987183B2 - 再生クロック生成回路と光ディスク装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、光ディスクに対してデータを記録したり、上記光ディスクに記録されているデータを再生する光ディスク装置と、上記光ディスクからデータを再生する際に用いる再生クロックを生成する再生クロック生成回路に関する。
【0002】
【従来の技術】
最近、大容量記録媒体の光ディスクとして、ディジタル・ビデオ・ディスク(DVD)が開発され、この光ディスクにデータを記録したり、この光ディスクに記録されているデータを再生する記録再生を行う光ディスク装置や光ディスクに記録されているデータを再生する再生専用の光ディスク装置が開発されている。
【0003】
このような光ディスク装置では、マーク長記録(マークエッジ記録)方式によるピットが形成されて、チャネルデータの記録が行われるようになっている。
上記した光ディスク装置内の再生回路においては、光学ヘッドの検出器からの再生信号(増幅後)をコンパレータで2値化し、この2値化信号により再生クロックつまりチャネルクロックを生成するPLL回路(再生クロック生成回路、位相同期回路)が用いられ、このPLL回路で生成されたチャネルクロックに基づいてチャネルデータつまり再生データが復調されるようになっている。
【0004】
上記のPLL回路は、供給される2値化信号とVCOにより生成されるチャネルクロックとの位相を比較しこの比較した位相差に比例したパルス幅を持つ信号とチャネルデータを出力する位相比較器と、この位相比較器からのオフセット付き位相誤差検出パルスによりオン、オフする第1のスイッチと、位相比較器からのオフセット除去パルスによりオン、オフする第2のスイッチと、第1のスイッチのオンにより加算抵抗R1の逆数に比例した量の正極性の電流が流れ、第2のスイッチのオンにより加算抵抗R2の逆数に比例した量の負極性の電流が流れ、位相比較器の出力を平滑化するループフィルタと、ループフィルタからの出力によりの電圧値(アナログ値)に比例した周波数の2値のクロック信号(チャネルクロック)を出力する電圧制御発振器(VCO;voltage control oscillator)により構成されている。
【0005】
上記のようなPLL回路では、実際に回路を製作する場合、2つの加算抵抗R1、R2の抵抗値比を誤差なく所定値にすることは、非常に困難である。抵抗値比の誤差は、定常位相偏差の原因となる。
【0006】
たとえば、2値化信号がチャネルクロックに対して、チャネルクロック1周期分の10%だけ位相が進んでいるとする。オフセット付き位相誤差検出パルスとオフセット除去パルスのパルス幅比は1.2:2である。加算抵抗R1とR2の抵抗値の比を1:2とすると、正極性の総電流値と負極性の総電流値との比は1.2:1となり、その結果、ループフィルタの出力電圧が低下し、2値化信号とチャネルクロックの位相差が除去される。加算抵抗R1とR2の抵抗値の比が1.2:2ならば、正極性の総電流値と負極性の総電流値との比は1:1となり、結果としてループフィルタの出力電圧は変化しない。チャネルクロックの周波数が変化しないため、2値化信号の位相がチャネルクロックの位相に対して進んでいる状態が保持される。
【0007】
上記のように加算抵抗値の比が誤った値の場合、定常状態において2値化信号とチャネルクロックの間に位相偏差が存在する。2値化信号とチャネルクロックの間に定常位相偏差が存在すると、データの打ちぬき位相が位相最良点でないため、2値化信号にジッタが含まれている場合にジッタによるエラーが増大する。
【0008】
加算抵抗値比が誤っている場合以外にも、2つのスイッチの内部抵抗が原因で加算抵抗に流れる電流値が変わった場合や、ループフィルタ内のコンパレータに供給される比較電圧値が加算抵抗R1に印加される電圧から加算抵抗R2に印加される電圧値との差の1/2を満たさない場合に定常位相偏差が発生する。
【0009】
したがって、上記のようなPLL回路では、定常位相偏差により正確なチャネルクロックの生成ができないという欠点がある。これにより、そのチャネルクロックに基づくチャネルデータも正確なものではないという欠点がある。
このため、このようなPLL回路を用いてデータの再生を行う光ディスク装置では、正確な再生を行うことができないという欠点がある。
【0010】
【発明が解決しようとする課題】
この発明は、定常位相偏差により正確な再生クロックを生成できないという欠点を除去するもので、定常位相偏差を除去した正確な再生クロックを生成することができる再生クロック生成回路を提供することを目的としている。
【0011】
この発明は、正確な再生クロックに基づく正確な再生を行うことができないという欠点を除去するもので、正確な再生クロックに基づく正確な再生を行うことができる光ディスク装置を提供することを目的としている。
【0012】
【課題を解決するための手段】
この発明の再生クロック生成回路は、受信信号に同期した再生クロックを生成するものにおいて、上記受信信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第1の検出パルスとオフセットを除去した第2の検出パルスを生成する第1の生成手段と、この第1の生成手段により生成される第1の検出パルスに応じた期間、正極性の電流が流れ、上記第1の生成手段により生成される第2の検出パルスに応じた期間、負極性の電流が流れることにより、上記第1の生成手段における位相差に応じた信号を平滑化する第1の平滑化回路と、この第1の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、上記受信信号と上記クロック生成手段により生成された再生クロックとにより定常位相偏差に対する補正信号を生成する第2の生成手段と、この第2の生成手段による補正信号を平滑化する第2の平滑化回路と、上記第1の生成手段により生成される第1の検出パルスあるいは第2の検出パルスに応じた期間、上記第2の平滑化回路の出力を上記第1の平滑化回路の出力に加算する加算手段とから構成されている。
【0013】
この発明の光ディスク装置は、光ディスクに記録されているデータを再生するものにおいて、上記光ディスクに対してデータの再生を行う光学ヘッドと、この光学ヘッドにより再生される再生信号に基づいて再生クロックを生成する再生クロック生成回路と、この再生クロック生成回路により生成される再生クロックに基づいて、上記光学ヘッドにより再生される再生信号を再生データに復調する復調手段とを具備し、上記再生クロック生成回路が、上記光学ヘッドにより再生される再生信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第1の検出パルスとオフセットを除去した第2の検出パルスを生成する第1の生成手段と、この第1の生成手段により生成される第1の検出パルスに応じた期間、正極性の電流が流れ、上記第1の生成手段により生成される第2の検出パルスに応じた期間、負極性の電流が流れることにより、上記第1の生成手段における位相差に応じた信号を平滑化する第1の平滑化回路と、この第1の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、上記再生信号と上記クロック生成手段により生成される再生クロックとにより定常位相偏差に対する補正信号を生成する第2の生成手段と、この第2の生成手段による補正信号を平滑化する第2の平滑化回路と、上記第1の生成手段により生成される第1の検出パルスあるいは第2の検出パルスに応じた期間、上記第2の平滑化回路の出力を上記第1の平滑化回路の出力に加算する加算手段とから構成されている。
【0018】
【発明の実施の形態】
以下、図面を参照してこの発明の第1の実施形態を示す光ディスクシステムを説明する。
図1に示す光ディスクシステム60は、記録媒体としての光ディスク(DVD−RAM)1に対して集束光を用いてデータ(情報)を記録したり、上記光ディスク1に記録されているデータを再生する光ディスク装置61と、上記光ディスク装置61に対する記録や再生の指示を行う外部装置としての光ディスク制御装置62とからなる。
【0019】
上記光ディスク1は、例えば基板の表面に金属被膜層がドーナツ型にコーティングされて構成され、同心円状あるいはスパイラル状のグルーブおよびランドの両方を用いてデータの記録あるいは記録されているデータの再生が行われ、マスタリング工程で記録マークにより所定間隔ごとにアドレスデータが記録されている相変化形で書換え形の光ディスクである。
【0020】
上記光ディスク1は、図2、図3に示すように、リードインエリア2、データテスト用のゾーン、ドライブテスト用のゾーン、ディスク識別データ用のゾーン、および交替管理エリアとしての交替管理ゾーンにより構成されている。
【0021】
データエリア3は、半径方向に複数のトラックからなる複数たとえば24のゾーン3a、…3xにより構成されている。
リードアウトエリア4は、複数のトラックからなり、上記書換え可能なデータゾーン6と同様に、書換え可能なデータゾーンであり、データゾーン6の記録内容と同じものが記録できるようになっている。
【0022】
上記光ディスク1は、図3に示すように、内側から順に、リードインエリア2のエンボスデータゾーン5と書換え可能なデータゾーン6、データエリア3のゾーン3a、…3x、およびリードアウトエリア4のデータゾーンからなり、それぞれのゾーンに対するクロック信号は同一であり、各ゾーンに対する光ディスク1の回転数(速度)と1トラックずつのセクタ数とがそれぞれ異なったものとなっている。
【0023】
データエリア3のゾーン3a、…3xでは、光ディスク1の内周側から外周側に向かうのにしたがって、回転数(速度)遅くなり、1トラックずつのセクタ数が増加するようになっている。
【0024】
上記各ゾーン3a、…3x、4、5、6に対する、回転数としての速度データと1トラックずつのセクタ数との関係は、メモリ10のテーブル10aに記録されている。
【0025】
上記データエリア3のゾーン3a、…3xのトラックには、図2、図3に示すように、データの記録の単位としてのECC(error correction code )ブロックデータ単位(たとえば38688バイト)ごとに、データが記録されるようになっている。
【0026】
ECCブロックは、2Kバイトのデータが記録される16個のセクタからなり、各セクタごとにアドレスデータとしての4バイト(32ビット)構成のセクタID(識別データ)1〜ID16が2バイト構成のエラー検知コード(IED:IDエラーディテクションコード)とともにメインデータ(セクタデータ)に付与され、ECCブロックに記録されるデータを再生するためのエラー訂正コードとしての横方向のECC(error correction code )1と縦方向のECC2が記録されるようになっている。このECC1、2は、光ディスク1の欠陥によりデータが再生できなくなることを防止するために冗長語としてデータに付与されるエラー訂正コードである。
【0027】
各セクタは、172バイトで12行のデータにより構成され、各行(ライン)ごとに10バイト構成の横方向のECC1が付与されているとともに、182バイト構成の1行分の縦方向のECC2が付与されている。これにより、後述するエラー訂正回路52は、横方向のECC1を用いて各ラインごとのエラー訂正処理を行うとともに、縦方向のECC2を用いて各列ごとのエラー訂正処理を行うようになっている。
【0028】
上記ECCブロックが光ディスク1に記録される際には、各セクタの所定のデータ量ごと(所定データ長さ間隔ごとたとえば91バイト:1456チャネルビットごと)にデータを再生する際にバイト同期を取るための同期コード(2バイト:32チャネルビット)が付与されている。
【0029】
上記データエリア3のゾーン3a、…3xのトラックには、図2に示すように、各セクタごとに、それぞれアドレス等が記録されているヘッダ部11、…があらかじめプリフォーマッティングされている。
【0030】
各ヘッダ部11には、PLLの引き込みを行うための領域として同期コード部VFOが設けられ、同期コード部VFOはチャネルビットで“010…”の連続を所定バイト分記録(一定間隔のパターンを記録)されている。
【0031】
また、図1において、上記光ディスク1は、モータ23によって例えば、ゾーンごとに異なった回転数で回転される。このモータ23は、モータ制御回路24によって制御されている。
【0032】
上記光ディスク1に対するデータの記録、あるいは光ディスク1に記録されているデータの再生は、光学ヘッド25によって行われるようになっている。この光学ヘッド25は、リニアモータ26の可動部を構成する駆動コイル27に固定されており、この駆動コイル27はリニアモータ制御回路28に接続されている。
【0033】
このリニアモータ制御回路28には、速度検知器29が接続されており、光学ヘッド25の速度信号をリニアモータ制御回路28に送るようになっている。
また、リニアモータ26の固定部には、図示しない永久磁石が設けられており、上記駆動コイル27がリニアモータ制御回路28によって励磁されることにより、光学ヘッド25は、光ディスク1の半径方向に移動されるようになっている。
【0034】
上記光学ヘッド25には、対物レンズ30が図示しない支持部材によって支持されており、この対物レンズ30は、駆動コイル31によってフォーカシング方向(レンズの光軸方向)に移動され、駆動コイル32によってトラッキング方向(レンズの光軸と直交する方向)に移動可能とされている。
【0035】
また、レーザ制御回路33によって半導体レーザ発振器39が駆動されて、レーザ光を発生するようになっている。レーザ制御回路33は、半導体レーザ発振器39のモニタ用のフォトダイオードPDからのモニタ電流に応じて半導体レーザ発振器39によるレーザ光の光量を補正するようになっている。
【0036】
レーザ制御回路33は、図示しないPLL回路からの記録用のクロック信号に同期して動作するようになっている。このPLL回路は、発振器(図示しない)からの基本クロック信号を分周して、記録用のクロック信号を発生するものである。
【0037】
そして、レーザ制御回路33によって駆動される半導体レーザ発振器39より発生されたレーザ光は、コリメータレンズ40、ハーフプリズム41、対物レンズ30を介して光ディスク1上に照射され、この光ディスク1からの反射光は、対物レンズ30、ハーフプリズム41、集光レンズ42、およびシリンドリカルレンズ43を介して光検知器44に導かれる。
【0038】
上記光検知器44は、4分割の光検知セル44a、44b、44c、44dによって構成されている。
上記光検知器44の光検知セル44aの出力信号は、増幅器45aを介して加算器46aの一端に供給され、光検知セル44bの出力信号は、増幅器45bを介して加算器46bの一端に供給され、光検知セル44cの出力信号は、増幅器45cを介して加算器46aの他端に供給され、光検知セル44dの出力信号は、増幅器45dを介して加算器46bの他端に供給されるようになっている。
【0039】
上記光検知器44の光検知セル44aの出力信号は、増幅器45aを介して加算器46cの一端に供給され、光検知セル44bの出力信号は、増幅器45bを介して加算器46dの一端に供給され、光検知セル44cの出力信号は、増幅器45cを介して加算器46dの他端に供給され、光検知セル44dの出力信号は、増幅器45dを介して加算器46cの他端に供給されるようになっている。
【0040】
上記加算器46aの出力信号は差動増幅器OP2の反転入力端に供給され、この差動増幅器OP2の非反転入力端には上記加算器46bの出力信号が供給される。これにより、差動増幅器OP2は、上記加算器46a、46bの差に応じてフォーカス点に関する信号(フォーカス誤差信号)をフォーカシング制御回路47に供給するようになっている。このフォーカシング制御回路47の出力信号は、フォーカシング駆動コイル31に供給され、レーザ光が光ディスク1上で常時ジャストフォーカスとなるように制御される。
【0041】
上記加算器46cの出力信号は差動増幅器OP1の反転入力端に供給され、この差動増幅器OP1の非反転入力端には上記加算器46dの出力信号が供給される。これにより、差動増幅器OP1は、上記加算器46c、46dの差に応じてトラッキング誤差信号をトラッキング制御回路48に供給するようになっている。このトラッキング制御回路48は、差動増幅器OP1から供給されるトラッキング誤差信号に応じてトラック駆動信号を作成するものである。
【0042】
上記トラッキング制御回路48から出力されるトラック駆動信号は、前記トラッキング方向の駆動コイル32に供給される。また、上記トラッキング制御回路48で用いられたトラッキング誤差信号は、リニアモータ制御回路28に供給されるようになっている。
【0043】
上記のようにフォーカシング、トラッキングを行った状態での光検知器44の各光検知セル44a、〜44dの出力の和信号、つまり加算器46c、46dからの出力信号を加算器46eで加算した信号は、トラック上に形成されたピット(記録データ)からの反射率の変化が反映されている。この信号は、データ再生回路38に供給され、このデータ再生回路38において、記録されているデータが再生される。
【0044】
このデータ再生回路38で再生された再生データは、付与されているエラー訂正コードECCを用いてエラー訂正回路52でエラー訂正を行った後、インターフェース回路55を介して外部装置としての光ディスク制御装置62に出力される。
【0045】
また、上記トラッキング制御回路48で対物レンズ30が移動されている際、リニアモータ制御回路28は、対物レンズ30が光学ヘッド25内の中心位置近傍に位置するようにリニアモータ26つまり光学ヘッド25を移動するようになっている。
【0046】
また、レーザ制御回路33の前段には、データ生成回路34が設けられている。このデータ生成回路34には、エラー訂正回路52から供給される、記録データとしてのECCブロックのフォーマットデータを、ECCブロック用の同期コードを付与した記録用のECCブロックのフォーマットデータに変換するECCブロックデータ生成回路34aと、このECCブロックデータ生成回路34aからの記録データを8−16コード変換方式で変調する変調回路34bとを有している。
【0047】
データ生成回路34には、エラー訂正回路52によりエラー訂正符号が付与された記録データやメモリ10から読出されたエラーチェック用のダミーデータが供給されるようになっている。エラー訂正回路52には外部装置としての光ディスク制御装置56からの記録データがインターフェース回路55およびバス49を介して供給されるようになっている。
【0048】
エラー訂正回路52は、光ディスク制御装置62から供給される32Kバイトの記録データを2Kバイトごとのセクタ単位の記録データに対する横方向と縦方向のそれぞれのエラー訂正符号(ECC1、ECC2)を付与するとともに、セクタID(論理アドレス番号)を付与し、ECCブロックのフォーマットデータを生成するようになっている。
【0049】
また、この光ディスク装置61にはそれぞれフォーカシング制御回路47、トラッキング制御回路48、リニアモータ制御回路28と光ディスク装置の全体を制御するCPU50との間で情報の授受を行うために用いられるD/A変換器51が設けられている。
【0050】
上記モータ制御回路24、リニアモータ制御回路28、レーザ制御回路33、データ再生回路38、フォーカシング制御回路47、トラッキング制御回路48、エラー訂正回路53等は、バス49を介してCPU50によって制御されるようになっており、このCPU50はメモリ10に記録された制御プログラムによって所定の動作を行うようになされている。
【0051】
上記メモリ10は、制御プログラムが記録されていたり、データ記録用に用いられる。このメモリ10には、上記各ゾーン3a、…3x、4、5、6に対する、回転数としての速度データと1トラックずつのセクタ数とが記録されているテーブル10aを有している。
【0052】
上記データ再生回路38は、図1に示すように、2値化回路71、PLL回路72、復調回路73によって構成されている。
上記2値化回路71は、加算器46eからの出力信号を2値化する回路である。この2値化回路71には、図示しないオートスライス回路を有し、加算器46eからの出力信号(再生信号)の波形を方形波に近い波形に変更するものである。2値化回路71から出力される2値化信号は、PLL回路72に出力される。
【0053】
上記PLL回路72は、2値化回路71からの2値化信号によりチャネルクロックとチャネルデータとを生成するものである。
上記PLL回路72は、上記CPU50から供給される定常位相偏差補正制御信号が供給されている間、回路内の定常位相偏差に対する補正値を生成し、上記定常位相偏差補正制御信号が供給されなくなった後は、その補正値を保持して定常位相偏差に対する補正を行うようになっている。上記CPU50から定常位相偏差補正制御信号は、たとえば光ディスク1の装填時、あるいは再生開始の直前に、所定時間、供給されるようになっている。
【0054】
復調回路73は、PLL回路72からのチャネルクロックを分周して作成したデータクロックに応じて、PLL回路72からのチャネルデータを復調するものである。
【0055】
上記PLL回路72は、図4に示すように、基準パターン信号発生回路81、セレクタ回路82、83、位相比較器84、スイッチSW1、SW2、SW3、加算抵抗R1、R2、R3、ループフィルタ(平滑化回路)85、電圧制御発振器(VCO)86、分周器87、定常位相偏差補正値生成回路88、およびローパスフィルタ(平滑化回路)89により構成されている。
【0056】
基準パターン信号発生回路81は、図示しない発振器からのクロックに基づいて光ディスク1に記録されている同期コードと同様な4Tが連続するチャネル信号を基準パターン信号として発生するものである。この基準パターン信号はセレクタ回路82へ出力される。
【0057】
セレクタ回路82は、基準パターン信号発生回路81からの基準パターン信号と上記2値化回路71からの2値化信号とが供給され、上記CPU50から供給される定常位相偏差補正制御信号が供給されている間、基準パターン信号を出力し、それ以外の時、2値化信号を出力するようになっている。このセレクタ回路82からの信号は位相比較器84、定常位相偏差補正値生成回路88に出力される
セレクタ回路83は、電圧制御発振器86からのチャネルクロックと分周器87からのチャネルクロックをn分周したクロックとが供給され、上記CPU50から供給される定常位相偏差補正制御信号が供給されている間、分周器87からのクロックを出力し、それ以外の時、電圧制御発振器86からのチャネルクロックを出力するようになっている。このセレクタ回路83からのクロックは位相比較器84、定常位相偏差補正値生成回路88に出力される
上記位相比較器84は、上記セレクタ回路82からの2値化信号(再生信号)と上記セレクタ回路82からのチャネルクロックとの位相を比較し、その比較した位相差に比例したパルス幅を持つ信号としてオフセット付き位相誤差検出パルスとオフセット除去パルスと、チャネルクロックに同期したチャネルデータを出力する。この位相比較器84からのオフセット付き位相誤差検出パルスはオン、オフパルスとしてスイッチSW1、SW3に出力され、オフセット除去パルスはオン、オフパルスとしてスイッチSW2に出力され、チャネルデータは復調回路73に出力される。
【0058】
位相比較器84は、図4に示すように、2個のフリップフロップ回路(FF回路)91、92とEOR(エックスクルーシブオア)回路93とENR(エックスクルーシブノア)回路94とにより構成される。上記セレクタ回路82からの2値化信号は、FF回路91のデータ入力端とEOR回路93の一端に供給され、上記セレクタ回路82からのチャネルクロックは、FF回路91、92のクロック入力端に供給される。FF回路91のセット出力はEOR回路93の他端とENR回路94の一端に供給され、FF回路92のセット出力はENR回路94の他端に供給される。
【0059】
FF回路91のセット出力はチャネルデータとして出力され、EOR回路93からの出力信号はオフセット付き位相誤差検出パルスとなっており、ENR回路94からの出力信号はオフセット除去パルスとなっている。
【0060】
スイッチSW1は、オフセット付き位相誤差検出パルスにより制御される。オフセット付き位相誤差検出パルスがHレベルの期間、スイッチSW1がオンとなり、加算抵抗R1の逆数に比例した量の正極性の電流がループフィルタ85に流れる。スイッチSW2は、オフセット除去パルスにより制御される。オフセット除去パルスがLレベルの期間、スイッチSW2がオンとなりループフィルタ85に加算抵抗R2の逆数に比例した量の負極性の電流が流れる。
【0061】
ループフィルタ85は、オペアンプ85aとコンデンサC1と抵抗R4で構成されている。点Cには、点Aの電位をVA、点Bの電位をVBとすると、VC=(VA+VB)/2となる電圧VCが印加される。点Dの電位VDは、ループフィルタ85の動作によりVD=VCである。ループフィルタ85の出力電圧は、入力電荷の総和量に比例する。この例におけるVCO86は、出力信号の周波数が入力制御電圧に逆比例する。したがって、ループフィルタ85の出力電圧が上昇すればVCO86の出力信号の周波数は低下し、ループフィルタ85の出力電圧が低下すればVCO86の出力信号の周波数は上昇するようになっている。
【0062】
電圧制御発振器(VCO;voltage control oscillator)86は、ループフィルタ85から供給される信号の電圧値(アナログ値)に比例した周波数の2値のクロック信号(チャネルクロック)を出力するものである。
【0063】
この電圧制御発振器86のチャネルクロックは、セレクタ回路83に供給されるとともに、分周器87を介してセレクタ回路83に供給され、さらに復調回路73に出力される。
【0064】
上記分周器87は、電圧制御発振器86のチャネルクロックをn(2)分周するものである。VCO86の出力をn分周する理由は、クロックのデューティ比を保証するためである。
【0065】
上記定常位相偏差補正値生成回路88は、図示しない発振器からのPWM(パルスワイズモジュレーション)生成クロックと基準パターン信号発生回路81からセレクタ回路82を介して供給される基準パターン信号とVCO86からのチャネルクロックを分周器87でn分周してセレクタ回路82を介して供給されるクロックと上記CPU50から供給される定常位相偏差補正制御信号とに基づいて、定常位相偏差の補正値を生成するものである。
【0066】
ローパスフィルタ89は、抵抗R5とコンデンサC2からなる積分器により構成される。
上記定常位相偏差補正値生成回路88は、図5に示すように、インバータ100、FF回路101、102、103、104、EOR回路105、アンド回路106、107、アップダウンカウンタ108、レジスタ109、比較器110、カウンタ111、FF回路112、およびインバータ113により構成されている。
【0067】
上記FF回路101、102のデータ入力端には、上記セレクタ回路82から供給される図6の(c)に示す基準パターン信号が供給され、上記FF回路101のクロック入力端には、図6の(a)に示すVCO86からのチャネルクロックを2分周した図6の(b)に示す上記セレクタ回路83からのクロックがインバータ100により反転されて供給され、上記FF回路102のクロック入力端には、上記セレクタ回路83からのクロックが供給される。
【0068】
上記FF回路101、102のセット出力(図6の(e)(d)に示す)は、EOR回路105に供給され、このEOR回路105の出力(図6の(f)に示す)は、上記FF回路103、104のデータ入力端に供給される。
【0069】
上記FF回路103のクロック入力端には、上記セレクタ回路83からのクロックがインバータ100により反転されて供給され、上記FF回路104のクロック入力端には、上記セレクタ回路83からのクロックが供給される。上記FF回路104、105のセット出力(図6の(h)(g)に示す)は、それぞれアンド回路106、107の一端に供給され、アンド回路106、107の他端には、上記CPU50から供給される定常位相偏差補正制御信号(図6の(i)に示す)が供給される。アンド回路106からの図6の(k)に示すダウンカウント出力とアンド回路107からの図6の(j)に示すアップカウント出力は、アップダウンカウンタ108に供給される。アップダウンカウンタ108のカウント値(図6の(l)、図7の(d)に示す)はレジスタ109に供給される。このレジスタ109にはカウンタ111からの図7の(c)に示すリップルキャリーン信号をインバータ113で反転した信号が供給される。
【0070】
レジスタ109は、インバータ113からの信号により、アップダウンカウンタ108のカウント値を保持し、この保持した図7の(e)に示すカウント値は比較器110へ出力される。
【0071】
カウンタ111には、バイナリカウンタであり、図示しない発振器のクロックを分周した図7の(a)に示すPWM生成クロックが供給される。このカウンタ111は、8ビットのバイナリカウンタであり、供給されるクロックにより巡回カウントを行い、このカウント値(図7の(b)に示す)が比較器110へ出力され、カウント値がFFhとなるごとに出力するリップルキャリーン信号はFF回路112のセット入力端に供給されるとともに、インバータ113を介してレジスタ109のリセット入力端に供給される。
【0072】
比較器110は、レジスタ109からのカウント値とカウンタ111からのカウント値とをビット比較し、一致している場合に図7の(f)に示す一致信号がFF回路112のリセット入力端に供給される。FF回路112のセット出力は図7の(g)に示すPWM信号(定常位相偏差補正値)に変調されてローパスフィルタ89に出力される。
【0073】
上記インバータ100、FF回路101、102、103、104、EOR回路105により、位相差極性信号検出回路が構成され、アンド回路106、107、アップダウンカウンタ108、レジスタ109、比較器110、カウンタ111、FF回路112により、PWM回路が構成されている。
【0074】
すなわち、図6の(a)から(l)は、図5の各部の動作タイミングであり、アップダウンカウンタ108までの動作を示す。
図6の(a)は、VCO86からのチャネルクロックで、デューティーが50%でない場合を示している。
【0075】
図6の(b)は、VCO86からのチャネルクロックを分周器87により2分周した信号で、クロックに相当する。
図6の(c)は、基準パターン信号に相当する。時間軸前半は相対的に図6の(b)のクロックがが遅れるように定常位相偏差が生じている場合を、後半は相対的に図6の(b)のクロックがが進んでいるように定常位相偏差が生じている場合を示す。
【0076】
図6の(d)は、基準パターン信号をクロックの立ち上がりにFF回路102で同期化した信号を示す。
図6の(e)は、基準パターン信号をクロックの立ち下がりにFF回路101で同期化した信号を示す。
【0077】
図6の(f)は、FF回路101のセット出力とFF回路102のセット出力のEOR回路105による排他的論理和を示す。
図6の(g)は、EOR回路105による排他的論理和出力をクロックの立ち上がりにFF回路104で同期化した信号であり、相対的にクロックが遅れていることを示す。
【0078】
図6の(h)は、EOR回路105による排他的論理和出力をクロックの立ち下がりにFF回路103で同期化した信号であり、相対的にクロックが進んでいることを示す。
【0079】
図6の(i)は、定常位相偏差補正制御信号で、Hレベルで定常位相偏差補正値の生成状態を示す。Lレベルでは、図6の(k)(j)に示す、アンド回路106、107の出力がLレベルに固定になり、アップダウンカウンタ108の動作が停止(ホールド)となる。
【0080】
図6の(j)は、FF回路107のセット出力と定常位相偏差補正制御信号を論理積した結果を示し、アップダウンカウンタ108のアップカウント信号となる。
【0081】
図6の(k)は、FF回路106のセット出力と定常位相偏差補正制御信号を論理積した結果を示し、アップダウンカウンタ108のダウンカウント信号となる。
【0082】
図7の(a)は、カウンタ111へのPWM生成クロックで、所定の周波数を持ち、例えばクロック生成回路で生成される。
図7の(b)は、カウンタ111の出力値を示し、この例では8ビットカウンタの出力値を示す。
【0083】
図7の(c)は、カウンタ111のリップルキャリー信号で、カウンタ出力値がFFhでHレベルとなる。
図7の(d)は、アップダウンカウンタ108の出力値を示す。
【0084】
図7の(e)は、アップダウンカウンタ108の出力値をカウンタ111のリップルキャリー信号の立ち下がりでラッチした信号で、レジスタ109の出力となる。
【0085】
図7の(f)は、カウンタ111の出力値とレジスタ109の出力が一致するとHレベルとなる比較器110の出力となる。
図7の(g)は、カウンタ111のリップルキャリー信号でセットし、比較器110からの一致信号によりリセットするFF回路112からのセット出力としてのPWM信号を示す。
【0086】
この実施の形態では、通常動作時の前に、定常位相偏差補正動作を行う。定常位相偏差補正動作時は、定常位相偏差補正制御信号がHレベルとなり、セレクタ回路82は基準パターン信号を出力し、セレクタ回路83はVCO86の出力をn分周した信号を出力する。したがって、定常位相偏差補正動作時において、位相比較器84は、基準パターン信号とVCO86の出力をn分周した信号の位相を比較する。VCO86の出力をn分周する理由は、再生クロックのデューティ比を保証するためである。定常位相偏差補正制御信号がHレベルなので、アップダウンカウンタ108は、カウンタ動作を実行する。
【0087】
図8の(a)から(e)に、定常位相偏差補正動作時における定常位相偏差の補正動作の様子を示す。図8の(a)は時点(1)〜(3)における基準パターン信号を、図8の(b)は時点(1)〜(3)における再生クロックを、図8の(c)はアップダウンカウンタ108の出力値を、図8の(d)はローパスフィルタ89の出力電圧を、図8の(e)はループフィルタ85への入力電流波形を示す。図8の(e)の斜線部は、加算抵抗R3を介して加算される補正電流分を示す。
【0088】
図8の時点(1)は、定常位相偏差の補正動作を開始していない初期状態である。図8の(a)および(b)は、時点(1)において、基準パターン信号と再生クロックの間に定常位相偏差が存在し、基準パターン信号は再生クロックに対して位相が進んでいる事を示す。図8の(c)および(d)は、時点(1)において、それぞれの値が初期値である事を示す。初期状態において、加算抵抗アップダウンカウンタ108の出力は、ローパスフィルタ89の出力電圧がVCとなる値である。点Dの電位VDは、VD=VCとなるようにループフィルタ85により制御されているので、スイッチSW3がオン状態になっても、加算抵抗R3には加算電流が流れない。図8の(e)は、時点(1)において、加算抵抗R3を介して加算される補正電流が零である事を示す。ループフィルタは、オフセット付き位相誤差検出パルスとオフセット除去パルスによって制御され、定常位相偏差は除去されない。
【0089】
図8の時点(2)は、定常位相偏差の補正動作を開始後、アップダウンカウンタ108が収束していない状態である。図8の(a)および(ロ)は、図8の時点(2)において、基準パターン信号と再生クロックの位相誤差が、アップダウンカウンタ108の出力に基づいて補正されている事を示す。図8の時点(2)において、基準パターン信号と再生クロックk位相誤差は、完全には補正されていない。図8の(c)および(d)は、時点(2)において、アップダウンカウンタ108の出力値は収束点に向かって増加し、ローパスフィルタ89の出力電圧は、アップダウンカウンタ108の出力値に比例して増加している事を示す。スイッチSW3がオン状態の時、加算抵抗R3には、ローパスフィルタ89の出力電圧の増加分に比例した値の正極性の電流が流れる。図8の(e)は、時点(2)において、補正電流分が加算されて、ループフィルタ85に入力される様子を示す。
【0090】
図8の時点(3)では、定常位相偏差が補正された状態である。図8の(a)および(b)は、時点(3)において、基準パターン信号と再生クロックの位相差が零である事を示す。図8の(c)および(d)は、時点(3)において、アップダウンカウンタ108の出力値とローパスフィルタ89の出力電圧が収束している事を示す。図8の時点(3)において、アップダウンカウンタ108の出力値およびローパスフィルタ89の出力電圧は、定常位相偏差を補正する値となつている。スイッチSW3がオン状態の時、加算抵抗R3には、定常位相偏差を補正する値の電流が流れる。図8の(e)は、時点(3)において、定常位相偏差を補正する値の補正電流が加算されて、ループフィルタ85に入力される様子を示す。
【0091】
図8の時点(3)におけるアップダウンカウンタ108の出力値は、定常位相偏差を補正する値となっているので、この時点でのアップダウンカウンタ108の出力値を定常位相偏差補正制御信号により保持する。
【0092】
通常動作時には、定常位相偏差補正制御信号がLレベルとなり、セレクタ回路82は2値化信号を出力し、セレクタ回路83はVCO86の出力信号を出力する。したがって、通常動作時において、位相比較器は、2値化信号とVCO86の出力信号の位相を比較する。アップダウンカウンタ108は、定常位相偏差補正動作時のカウンタ値を保持している。オフセット付き位相誤差検出パルスがHレベルの期間に、定常位相偏差補正動作時に保持したカウンタ出力値より生成した補正電流をループフィルタ85に入力して、定常位相偏差を補正する。
【0093】
次に、上記のような構成において、上記CPU50から供給される定常位相偏差補正制御信号が供給されていない場合のPLL回路72の動作を、図9の(a)から(i)に示すタイミングチャートを用いて説明する。この場合、2値化回路71からの2値化信号がセレクタ回路82を介して位相比較器84に供給され、電圧制御発振器86のチャネルクロックがセレクタ回路82を介して位相比較器84に供給される。また、後述する定常位相偏差の補正値に基づく、ローパスフィルタ89からの出力がループフィルタ85に加算されて、定常位相偏差が補正されているものとする。
【0094】
図9の(a)は2値化信号を示し、図9の(b)は再生クロックを示し、図9の(c)はFF回路91の出力信号を示し、図9の(d)はFF回路92の出力信号を示し、図9の(e)はオフセット付き位相誤差検出パルスを示し、図9の(f)はオフセット除去パルスを示し、図9の(g)は抵抗R1を流れる電流の波形を示し、図9の(h)は抵抗R2を流れる電流の波形を示す。
【0095】
図9の時点(1)においては、2値化信号とチャネルクロックは位相が同期しており、オフセット付き位相誤差検出パルスとオフセット除去パルスのパルス幅比は1:2である。加算抵抗R1とR2の抵抗値の比を1:2とすると、図9の(g)の斜線部の面積と図9の(h)の斜線部の面積が等しくなる。すなわち、それぞれのパルスによってループフィルタ85に供給される電荷量の絶対値が等しくなる。それそれのパルスによってループフィルタ85に供給される電荷の極性は逆であるため、結果としてループフィルタ85の出力は変化しない。VCO8686の入力電圧が変化しないため、チャネルクロックの周波数も変化せず、2値化信号とチャネルクロックの位相は同期した状態を保持する。
【0096】
図9の時点(2)では、2値化信号がチャネルクロックに対して位相が進んでいる。オフセット付き位相誤差検出パルスのパルス幅は、時点(1)と比較して位相誤差分だけ増加している。加算抵抗R1とR2の抵抗値の比が1:2の場合、図9の(g)の斜線部の面積が図9の(h)の斜線部の面積より大きくなる。すなわち、オフセット付き位相誤差検出パルスによってループフィルタ85に供給される電荷量の絶対値が、オフセット除去パルスによって供給される値より多くなる。その結果、ループフィルタ85の出力電圧が低下するため、VCO8686の出力信号の周波数が高くなり、2値化信号とチャネルクロックの位相差分が除去される。
【0097】
図9の時点(3)では、2値化信号がチャネルクロックに対して位相が遅れている。オフセット付き位相誤差検出パルスのパルス幅は、時点(1)と比較して位相誤差分だけ減少している。加算抵抗R1とR2の抵抗値の比が1:2の場合、図9の(g)の斜線部の面積が図9の(h)の斜線部の面積より小さくなる。すなわち、オフセット付き位相誤差検出パルスによってループフィルタ85に供給される電荷量の絶対値が、オフセット除去パルスによって供給される値より少なくなる。その結果、ループフィルタ85の出力電圧が上昇するため、VCO86の出力信号の周波数が低くなり、2値化信号と再生クロックの位相差分が除去される。
【0098】
なお、上記例では、オフセット付き位相誤差検出パルスがハイレベルの際に、定常位相偏差補正値が加算される場合、つまりスイッチSW1とSW3とが同時にオンされる場合について説明したが、これに限らず、補正信号生成ループつまり定常位相偏差補正値生成回路88とローパスフィルタ89の極性が反転している場合、オフセット除去パルスがハイレベルの際に、定常位相偏差補正値が加算される、つまりスイッチSW2とSW3とが同時にオンされる場合も同様に実施できる。
【0099】
図10に第2の実施形態の構成図を示す。
この場合、データレートデータレート検出回路90が図4のPLL回路72に追加される。
【0100】
基準パターン信号発生回路81は、基準パターン信号を出力する。基準パターン信号は、例えば14T−4Tのような特定パターンと4Tが連続するパターンとで構成される。2値化信号には、基準パターン信号と同じ特定パターンが含まれる。
【0101】
データレート検出回路90には、セレクタ回路82の出力信号と再生クロックが入力される。データレート検出回路90では、セレクタ回路82の出力信号中に含まれている特定パターン(本例では、14T−4T)を検出し、再生クロック周期と検出された特定パターンの周期を相対比較する。
【0102】
比較した結果、再生クロック周期が特定パターンの周期に対して相対的に所定値以上に大きい(再生クロックの周波数が相対的に低い)と判断された場合は、所定輻のHレベルパルスを周波数制御信号として出力し、抵抗R4を介してループフィルタ85に注入する。これにより、再生クロック周波数は高められる。
【0103】
一方、再生クロック周期が特定パターンの周期に対して相対的に所定値以上に小さい(再生クロックの周波数が相対的に高い)と判断された場合は、所定幅のLレベルパルスを周波数制御信号として出力し、抵抗R4を介してループフィルタ85に注入する。
【0104】
これにより、再生クロック周波数は低められる。もし、再生クロック周期と特定パターンの周期との相対誤差が所定値以下であれば、周波数制御信号は出力されない。
【0105】
ここで、動作初期状態などにおける位相非同期状態などにおいてVCO86の出力信号周波数が入力信号のデータレートに対して大きく異なる場合、周波数制御信号によりVCO86の出力信号周波数(再生クロック周波数)は概ね入力信号データレート近傍に制御される。この周波数制御によりVCO86の出力信号周波数(再生クロック周波数)が、位相比較器84、ループフィルタ85、VCO86で構成される位相同期ループにおけるキャプチャレンジ内になると、前記位相同期ループの働きにより、VCO86は制御され、入力信号のデータレートに一致し、位相同期した再生クロックが得られる。
【0106】
データレート検出回路90の出力である周波数制御信号は、加算抵抗R4を介してループフィルタ85に入力される。データレート検出回路90は、位相同期ループ回路が引き込める範囲内に再生クロックの周波数を追い込むように、ループフィルタ85を制御する。
【0107】
図11に周波数制御信号と再生クロックの周波数の関係を示す。図11の(a)は再生クロック周波数とデータレートとの比率と回路動作の関係を、図11の(b)は各動作時における周波数制御信号を示す。図11の(a)は、再生クロック周波数とデータレートとの比率が、位相同期ループ回路のキャプチャレンジ内にあれば、本回路は位相制御動作を行い、位相同期ループ回路のキャプチャレンジ外ならば、本回路は周波数制御動作を行う事を示す。
【0108】
それぞれの動作期間を(1)〜(3)とする。期間(1)と(3)は、再生クロックの周波数とデータレートとの比率が位相同期ループ回路のキャプチャレンジ範囲外である。期間(1)は再生クロックの周波数が位相同期ループ回路のキャプチャレンジより低い場合で、期間(3)は再生クロックの周波数が位相同期ループ回路のキャプチャレンジより高い場合である。期間(2)は、再生クロックの周波数とデータレートとの比率が位相同期ループ回路のキャプチャレンジ範囲内の場合である。
【0109】
図11の(b)は、各期間における周波数制御信号の様子を示す。期間(1)において、周波数制御信号は正極性のパルスとなる。期間(2)において、周波数制御信号はハイインピーダンス状態となる。期間(3)において、周波数制御信号は負極性のパルスとなる。
【0110】
期間(1)では、周波数制御信号によってループフィルタに正極性の電流が入力され、VCO86の出力信号の周波数が上昇する。その結果、再生クロックの周波数とデータレートとの比率か、位相同期ループ回路のキャプチャレンジに入る。期間(2)では、ループフィルタ85には電流が入力されないため、VCO86の出力信号の周波数が周波数制御信号によつて変化することはない。
【0111】
したがって、再生クロックの周波数とデータレートとの比率は、位相同期ループ回路のキャプチャレンジから外れない。期間(3)では、周波数制御信号によってループフィルタに負極性の電流が入力され、VCO86の出力信号の周波数は低下する。その結果、再生クロックの周波数とデータレートとの比率か、位相同期ループ回路のキャプチャレンジに入る。
【0112】
上記のような動作により、上記回路は、再生クロックの周波数が位相同期ループ回路のキャプチャレンジより外れている場合に、位相同期ループ回路が引き込める範囲内に再生クロックの周波数を追い込む。再生クロックの周波数が位相同期ループ回路のキャプチャレンジに入っている場合には、位相同期ループ回路が第1の実施形態と同様の動作をし、再生クロックと、2値化信号または基準パターン信号を位相同期させる。
【0113】
【発明の効果】
以上詳述したように、この発明によれば、定常位相偏差を除去した正確な再生クロックを生成することができる再生クロック生成回路を提供できる。
また、この発明によれば、正確な再生クロックに基づく正確な再生を行うことができないという欠点を除去するもので、正確な再生クロックに基づく正確な再生を行うことができる光ディスク装置を提供できる。
【図面の簡単な説明】
【図1】図1は、この発明の実施形態に係る光ディスクシステムの概略構成を示すブロック図。
【図2】図2は、図1に示した光ディスクの概略構成を示す平面図。
【図3】図3は、図1に示した光ディスクの概略構成を示す図。
【図4】図4は、図1に示したPLL回路の構成を示すブロック図。
【図5】図5は、図4に示した定常位相偏差補正値生成回路の構成を示すブロック図。
【図6】図6は、図5の各部の動作タイミングを示す図。
【図7】図7は、図5の各部の動作タイミングを示す図。
【図8】図8は、定常位相偏差補正動作時における定常位相偏差の補正動作の様子を示す図。
【図9】図9は、定常位相偏差補正制御信号が供給されていない場合のPLL回路の動作を示すタイミングチャート。
【図10】図10は、第2の実施態様のPLL回路の構成を示すブロック図。
【図11】図11は、第2の実施態様の周波数制御信号と再生クロックの周波数の関係を示す図。
【符号の説明】
1…光ディスク
10…メモリ
25…光学ヘッド
38…データ再生回路
50…CPU
71…2値化回路
72…PLL回路
81…基準パターン信号発生回路
88…定常位相偏差補正値生成回路
89…ローパスフィルタ
90…データレート検出回路
Claims (2)
- 受信信号に同期した再生クロックを生成する再生クロック生成回路において、
上記受信信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第1の検出パルスとオフセットを除去した第2の検出パルスを生成する第1の生成手段と、
この第1の生成手段により生成される第1の検出パルスに応じた期間、正極性の電流が流れ、上記第1の生成手段により生成される第2の検出パルスに応じた期間、負極性の電流が流れることにより、上記第1の生成手段における位相差に応じた信号を平滑化する第1の平滑化回路と、
この第1の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、
上記受信信号と上記クロック生成手段により生成された再生クロックとにより定常位相偏差に対する補正信号を生成する第2の生成手段と、
この第2の生成手段による補正信号を平滑化する第2の平滑化回路と、
上記第1の生成手段により生成される第1の検出パルスあるいは第2の検出パルスに応じた期間、上記第2の平滑化回路の出力を上記第1の平滑化回路の出力に加算する加算手段と、
を具備したことを特徴とする再生クロック生成回路。 - 光ディスクに記録されているデータを再生する光ディスク装置において、
上記光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号に基づいて再生クロックを生成する再生クロック生成回路と、
この再生クロック生成回路により生成される再生クロックに基づいて、上記光学ヘッドにより再生される再生信号を再生データに復調する復調手段とを具備し、
上記再生クロック生成回路が、
上記光学ヘッドにより再生される再生信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第1の検出パルスとオフセットを除去した第2の検出パルスを生成する第1の生成手段と、
この第1の生成手段により生成される第1の検出パルスに応じた期間、正極性の電流が流れ、上記第1の生成手段により生成される第2の検出パルスに応じた期間、負極性の電流が流れることにより、上記第1の生成手段における位相差に応じた信号を平滑化する第1の平滑化回路と、
この第1の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、
上記再生信号と上記クロック生成手段により生成される再生クロックとにより定常位相偏差に対する補正信号を生成する第2の生成手段と、
この第2の生成手段による補正信号を平滑化する第2の平滑化回路と、
上記第1の生成手段により生成される第1の検出パルスあるいは第2の検出パルスに応じた期間、上記第2の平滑化回路の出力を上記第1の平滑化回路の出力に加算する加算手段とからなる、
ことを特徴とする光ディスク装置。
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