JP2940454B2 - スロット受信同期回路 - Google Patents
スロット受信同期回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はスロット受信同期回
路に係り、特にディジタルセルラー電話、ディジタルコ
ードレス電話、衛星通信システムのように通信方式とし
て時分割多元接続（ＴＤＭＡ：Ｔｉｍｅ Ｄｉｖｉｓｉ
ｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）を採用した通
信装置に設けられるディジタル移動体通信システムなど
に用いられるスロット受信同期回路に関する。
路に係り、特にディジタルセルラー電話、ディジタルコ
ードレス電話、衛星通信システムのように通信方式とし
て時分割多元接続（ＴＤＭＡ：Ｔｉｍｅ Ｄｉｖｉｓｉ
ｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）を採用した通
信装置に設けられるディジタル移動体通信システムなど
に用いられるスロット受信同期回路に関する。
【０００２】
【従来の技術】ディジタル方式の移動体通信は、信号の
送受信の基本周期となるタイムフレームを定め、このタ
イムフレーム内で割り当てられた一定の時間幅（タイム
スロット）を用いてディジタルデータ信号を送受して通
信を行っている。従って、このタイムスロットにより同
一キャリアに複数のチャネルを多重化できるため、通信
を行うシステム間では、各チャネルの送信信号が重なり
合い相互に干渉を与えないよう各通信システムのタイミ
ングを調整する必要がある。
送受信の基本周期となるタイムフレームを定め、このタ
イムフレーム内で割り当てられた一定の時間幅（タイム
スロット）を用いてディジタルデータ信号を送受して通
信を行っている。従って、このタイムスロットにより同
一キャリアに複数のチャネルを多重化できるため、通信
を行うシステム間では、各チャネルの送信信号が重なり
合い相互に干渉を与えないよう各通信システムのタイミ
ングを調整する必要がある。
【０００３】このために、送受信を行う通信システムが
共通の時間基準を持つ。これは受信信号の中から特定の
ビットパターンを有する信号（ユニークワード：同期
語）を検出したタイミングで相手と同期をとるスロット
カウンタに、ユニークワードを検出した時点でのタイム
スロットがとるべき時間情報を示すカウント値を同期用
初期値としてセットすることにより相手方と同期が合わ
せられ同期が確立する。
共通の時間基準を持つ。これは受信信号の中から特定の
ビットパターンを有する信号（ユニークワード：同期
語）を検出したタイミングで相手と同期をとるスロット
カウンタに、ユニークワードを検出した時点でのタイム
スロットがとるべき時間情報を示すカウント値を同期用
初期値としてセットすることにより相手方と同期が合わ
せられ同期が確立する。
【０００４】図３は従来のスロット同期回路の一例のブ
ロック図を示す。この従来のスロット同期回路は、受信
データの入力の制御を行う入力制御回路３１と、受信デ
ータを取り込むため通信スロットデータ長と同じ長さの
ｍビットの受信データシフトレジスタ３２と、これと独
立して入力制御回路３１より出力された受信データが入
力され、その中から特定のビットパターン（ユニークワ
ード：同期語）を検出するｋビットのユニークワード検
出回路３３と、このユニークワード検出回路３３の出力
検出信号でスロット同期を確立するためのスロットカウ
ンタ回路３４と、受信全体のタイミングをとるためのタ
イミング制御回路３５と、このタイミング制御回路３５
の制御でビット同期を確立するためのビットカウンタ回
路３６とから構成されている。
ロック図を示す。この従来のスロット同期回路は、受信
データの入力の制御を行う入力制御回路３１と、受信デ
ータを取り込むため通信スロットデータ長と同じ長さの
ｍビットの受信データシフトレジスタ３２と、これと独
立して入力制御回路３１より出力された受信データが入
力され、その中から特定のビットパターン（ユニークワ
ード：同期語）を検出するｋビットのユニークワード検
出回路３３と、このユニークワード検出回路３３の出力
検出信号でスロット同期を確立するためのスロットカウ
ンタ回路３４と、受信全体のタイミングをとるためのタ
イミング制御回路３５と、このタイミング制御回路３５
の制御でビット同期を確立するためのビットカウンタ回
路３６とから構成されている。
【０００５】次に、このスロット受信同期回路の動作に
ついて説明するに、受信データは入力制御回路３１を通
して受信データシフトレジスタ３２へ直列に入力される
一方、これと並行して受信データシフトレジスタ３２と
は独立したユニークワード検出回路３３に直列に入力さ
れ、ここでユニークワード検出回路３３内部のレジスタ
の既知のｋビットのユニークワードパターンと比較され
る。
ついて説明するに、受信データは入力制御回路３１を通
して受信データシフトレジスタ３２へ直列に入力される
一方、これと並行して受信データシフトレジスタ３２と
は独立したユニークワード検出回路３３に直列に入力さ
れ、ここでユニークワード検出回路３３内部のレジスタ
の既知のｋビットのユニークワードパターンと比較され
る。
【０００６】ユニークワード検出回路３３は図４に示す
如き回路構成とされており、ｋ段縦続接続されたＤ型フ
リップフロップ４１1〜４１kのうち初段のＤ型フリップ
フロップ４１1のＤ入力端子に受信データがシリアル入
力され、クロックが入力される毎に順次受信データのビ
ット値が次段のＤ型フリップフロップへシフトされてい
く。
如き回路構成とされており、ｋ段縦続接続されたＤ型フ
リップフロップ４１1〜４１kのうち初段のＤ型フリップ
フロップ４１1のＤ入力端子に受信データがシリアル入
力され、クロックが入力される毎に順次受信データのビ
ット値が次段のＤ型フリップフロップへシフトされてい
く。
【０００７】Ｄ型フリップフロップ４１1〜４１kの各出
力は、また対応する加算器４２1〜４２kにそれぞれ入力
され、ここでユニークワードパターンレジスタ４３から
のｋビットの既知のユニークワードパターンの各ビット
値と排他的論理和演算される。従って、加算器４２1〜
４２kからは両入力値が一致するとき論理「０」、不一
致のとき論理「１」の加算結果が得られる。
力は、また対応する加算器４２1〜４２kにそれぞれ入力
され、ここでユニークワードパターンレジスタ４３から
のｋビットの既知のユニークワードパターンの各ビット
値と排他的論理和演算される。従って、加算器４２1〜
４２kからは両入力値が一致するとき論理「０」、不一
致のとき論理「１」の加算結果が得られる。
【０００８】加算器４２1〜４２kの各加算結果は、それ
ぞれ論理回路４４に供給され、ここで論理和演算され
る。これにより、Ｄ型フリップフロップ４１1〜４１kの
各出力値が、ユニークワードパターンレジスタ４３から
のｋビットのユニークワードパターンと全ビット一致す
るときにのみ論理「０」のユニークワード検出信号（以
下、一致信号ともいう）が出力され、ｋビットのうちど
れか１ビットでも不一致のときには論理「１」が出力さ
れる。
ぞれ論理回路４４に供給され、ここで論理和演算され
る。これにより、Ｄ型フリップフロップ４１1〜４１kの
各出力値が、ユニークワードパターンレジスタ４３から
のｋビットのユニークワードパターンと全ビット一致す
るときにのみ論理「０」のユニークワード検出信号（以
下、一致信号ともいう）が出力され、ｋビットのうちど
れか１ビットでも不一致のときには論理「１」が出力さ
れる。
【０００９】再び図３に戻って説明するに、スロットカ
ウンタ回路３４は上記のユニークワード検出信号が入力
された時点でリセットされ、この時点でのタイムスロッ
トがとるべき時間情報を示すスロットカウント値を同期
用初期値としてセットすることにより、弱同期の確立を
行う。このスロットカウンタ回路３４から弱同期の確立
がタイミング制御回路３５に通知され、その時のタイミ
ング制御回路３５の出力でビットカウンタ回路３６がリ
セットされる。
ウンタ回路３４は上記のユニークワード検出信号が入力
された時点でリセットされ、この時点でのタイムスロッ
トがとるべき時間情報を示すスロットカウント値を同期
用初期値としてセットすることにより、弱同期の確立を
行う。このスロットカウンタ回路３４から弱同期の確立
がタイミング制御回路３５に通知され、その時のタイミ
ング制御回路３５の出力でビットカウンタ回路３６がリ
セットされる。
【００１０】このときのビットカウンタ回路３６は数ビ
ットの誤差が含まれての大まかなｍビット進でビットク
ロックをカウントアップしているため、何度か受信を繰
り返すことで、タイミング制御回路３５により数度の正
常受信により補正のビットが確定された後、初めて同期
の確立したデータ受信が可能となる。
ットの誤差が含まれての大まかなｍビット進でビットク
ロックをカウントアップしているため、何度か受信を繰
り返すことで、タイミング制御回路３５により数度の正
常受信により補正のビットが確定された後、初めて同期
の確立したデータ受信が可能となる。
【００１１】
【発明が解決しようとする課題】上記の従来のスロット
受信同期回路では、受信データシフトレジスタ３２とは
独立したユニークワード検出回路３３でユニークワード
を検出しているために、まず初めにスロットの同期をと
ることが必要となる。
受信同期回路では、受信データシフトレジスタ３２とは
独立したユニークワード検出回路３３でユニークワード
を検出しているために、まず初めにスロットの同期をと
ることが必要となる。
【００１２】ここで、ユニークワードの検出タイミング
でラッチした受信データは、受信データシフトレジスタ
３２に一時記憶されてはいるが、ユニークワード検出位
置と受信データシフトレジスタ３２内の受信データとの
位置関係の同期はとっていないので、受信データは正規
の位置からずれ、必ず正規化のためのビット位置補正を
必要としたり、また、再度スロットの頭から受信データ
を取り込むために、ユニークワード検出時点での受信デ
ータを破棄しなければならないという問題がある。
でラッチした受信データは、受信データシフトレジスタ
３２に一時記憶されてはいるが、ユニークワード検出位
置と受信データシフトレジスタ３２内の受信データとの
位置関係の同期はとっていないので、受信データは正規
の位置からずれ、必ず正規化のためのビット位置補正を
必要としたり、また、再度スロットの頭から受信データ
を取り込むために、ユニークワード検出時点での受信デ
ータを破棄しなければならないという問題がある。
【００１３】また、正しくデータを受信するために同期
がとれたスロットタイミングが示すスロットの始まりか
ら再び受信データを受信データシフトレジスタ３２へ入
力するので、データ受信完了まで少なくとも１スロット
以上時間がかかるという問題がある。
がとれたスロットタイミングが示すスロットの始まりか
ら再び受信データを受信データシフトレジスタ３２へ入
力するので、データ受信完了まで少なくとも１スロット
以上時間がかかるという問題がある。
【００１４】更に、タイミング制御回路３５により数度
の正常受信によりビットカウンタ回路３６での補正のビ
ットを確定させる制御が必要とされ、回路素子が増えて
複雑な制御になる問題がある。
の正常受信によりビットカウンタ回路３６での補正のビ
ットを確定させる制御が必要とされ、回路素子が増えて
複雑な制御になる問題がある。
【００１５】本発明は以上の点に鑑みなされたもので、
正規化のためのビット位置補正や再度の受信データの取
り込みを不要とし得るスロット受信同期回路を提供する
ことを目的とする。
正規化のためのビット位置補正や再度の受信データの取
り込みを不要とし得るスロット受信同期回路を提供する
ことを目的とする。
【００１６】また、本発明の他の目的は、高速かつ容易
にユニークワードを検出して、ビット同期からスロット
同期までもとれるスロット受信同期回路を提供すること
にある。
にユニークワードを検出して、ビット同期からスロット
同期までもとれるスロット受信同期回路を提供すること
にある。
【００１７】更に、本発明の他の目的は、簡単な制御に
よりビット同期からスロット同期までもとれ、かつ、同
時にデータ受信入力ができるスロット受信同期回路を提
供することにある。
よりビット同期からスロット同期までもとれ、かつ、同
時にデータ受信入力ができるスロット受信同期回路を提
供することにある。
【００１８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、ｍビット固定長の受信スロットデータを一
時記憶する一時記憶手段と、一時記憶手段に記憶されて
いるｍビットの受信スロットデータにユニークワードが
本来多重されているべき所定ビット範囲にあるか否かを
検出する検出手段と、検出手段によりユニークワード検
出信号が出力されたときに検出信号により初期設定され
て受信スロットデータの同期をとるスロットカウンタ回
路を有するスロット受信同期回路において、受信スロッ
トデータの各ビット入力に同期して入力されるビットク
ロックをカウントし、そのカウント値が所定値になった
時にスロットカウンタ回路へ信号を供給してカウントさ
せるビットカウンタ回路と、ユニークワード検出信号が
入力された時に受信スロットデータの一時記憶手段への
入力を制御して一時記憶手段の記憶データをそのときの
値に保持させる入力制御回路と、ユニークワード検出信
号によりスロットカウンタ回路とビットカウンタ回路と
を同時に初期値に設定する設定手段とを有する構成とし
たものである。
成するため、ｍビット固定長の受信スロットデータを一
時記憶する一時記憶手段と、一時記憶手段に記憶されて
いるｍビットの受信スロットデータにユニークワードが
本来多重されているべき所定ビット範囲にあるか否かを
検出する検出手段と、検出手段によりユニークワード検
出信号が出力されたときに検出信号により初期設定され
て受信スロットデータの同期をとるスロットカウンタ回
路を有するスロット受信同期回路において、受信スロッ
トデータの各ビット入力に同期して入力されるビットク
ロックをカウントし、そのカウント値が所定値になった
時にスロットカウンタ回路へ信号を供給してカウントさ
せるビットカウンタ回路と、ユニークワード検出信号が
入力された時に受信スロットデータの一時記憶手段への
入力を制御して一時記憶手段の記憶データをそのときの
値に保持させる入力制御回路と、ユニークワード検出信
号によりスロットカウンタ回路とビットカウンタ回路と
を同時に初期値に設定する設定手段とを有する構成とし
たものである。
【００１９】 本発明では、ｍビットの受信スロットデ
ータの所定位置に割り付けられているユニークワードを
検出した時に得られるユニークワード検出信号により、
スロットカウンタ回路とビットカウンタ回路とを同時に
初期値に設定するようにしているため、ビット位置補正
や再度の受信スロットデータの取り込みの処理を行うこ
となく、一時記憶手段に正しいｍビットの受信スロット
データが記憶された時点でビット同期からスロット同期
まで一度にとることができる。
ータの所定位置に割り付けられているユニークワードを
検出した時に得られるユニークワード検出信号により、
スロットカウンタ回路とビットカウンタ回路とを同時に
初期値に設定するようにしているため、ビット位置補正
や再度の受信スロットデータの取り込みの処理を行うこ
となく、一時記憶手段に正しいｍビットの受信スロット
データが記憶された時点でビット同期からスロット同期
まで一度にとることができる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明になるスロット受信同期回路
の一実施の形態のブロック図を示す。この実施の形態
は、受信データの入力の制御を行う入力制御回路１１
と、通信されるスロットデータのビット長と等しい長さ
のｍビットの受信データシフトレジスタ１２と、通信ス
ロット上で所定のｋビットに割り付けられているユニー
クワードと等しいビット位置がリアルタイムに並列に取
り出されるｋビット受信データを入力信号として受け、
スロットデータ信号内に含まれている特定の同期信号
（ユニークワード）を検出した時に一致信号を発生する
ユニークワード検出回路１３と、ユニークワード検出回
路１３の出力一致信号によりリセットされるビットカウ
ンタ回路１４及びスロットカウンタ回路１５とから構成
されている。
て説明する。図１は本発明になるスロット受信同期回路
の一実施の形態のブロック図を示す。この実施の形態
は、受信データの入力の制御を行う入力制御回路１１
と、通信されるスロットデータのビット長と等しい長さ
のｍビットの受信データシフトレジスタ１２と、通信ス
ロット上で所定のｋビットに割り付けられているユニー
クワードと等しいビット位置がリアルタイムに並列に取
り出されるｋビット受信データを入力信号として受け、
スロットデータ信号内に含まれている特定の同期信号
（ユニークワード）を検出した時に一致信号を発生する
ユニークワード検出回路１３と、ユニークワード検出回
路１３の出力一致信号によりリセットされるビットカウ
ンタ回路１４及びスロットカウンタ回路１５とから構成
されている。
【００２１】図２は受信データの一例の構成を示す。受
信データ、すなわち通信されるスロットデータ２１は、
ｍビットから構成されており、ｋビットのユニークワー
ド２２がこのスロットデータ２１の（ｎ−ｋ＋１）ビッ
トからｎビットまでのｋビットの位置に割り付けられて
多重されている。
信データ、すなわち通信されるスロットデータ２１は、
ｍビットから構成されており、ｋビットのユニークワー
ド２２がこのスロットデータ２１の（ｎ−ｋ＋１）ビッ
トからｎビットまでのｋビットの位置に割り付けられて
多重されている。
【００２２】次に、図１の実施の形態の動作について説
明する。通信されるスロットデータは入力制御回路１１
を介してシリアルに受信データシフトレジスタ１２に供
給され、図示しないシフトクロックに基づいて順次右方
向へシフトされていく。このとき、受信データシフトレ
ジスタ１２のｍビット並列出力端子のうち（ｎ−ｋ＋
１）ビットからｎビットまでのｋビットの並列出力端子
から出力される、受信データシフトレジスタ１２に格納
されているｍビット中の（ｎ−ｋ＋１）ビットからｎビ
ットまでのｋビットのデータがユニークワード検出回路
１３にリアルタイムに供給される。
明する。通信されるスロットデータは入力制御回路１１
を介してシリアルに受信データシフトレジスタ１２に供
給され、図示しないシフトクロックに基づいて順次右方
向へシフトされていく。このとき、受信データシフトレ
ジスタ１２のｍビット並列出力端子のうち（ｎ−ｋ＋
１）ビットからｎビットまでのｋビットの並列出力端子
から出力される、受信データシフトレジスタ１２に格納
されているｍビット中の（ｎ−ｋ＋１）ビットからｎビ
ットまでのｋビットのデータがユニークワード検出回路
１３にリアルタイムに供給される。
【００２３】ユニークワード検出回路１３は図４に示し
た回路構成と同様の回路構成である。ただし、この場合
は図４中のＤ型フリップフロップ４１1〜４１kは、受信
データレジスタ１２の（ｎ−ｋ＋１）ビットからｎビッ
トまでの回路部分となる。このような構成により、ユニ
ークワード検出回路１３は予め既知のｋビットのユニー
クワードパターンと受信データシフトレジスタ１２から
入力される上記のｋビットとを常時比較し、受信データ
シフトレジスタ１２に図２に示したｍビットのデータが
丁度記憶された時点で（ｎ−ｋ＋１）ビットからｎビッ
トまでのｋビットのデータがユニークワードとなるた
め、この時ユニークワード検出回路１３はユニークワー
ドを検出して一致信号を発生する。
た回路構成と同様の回路構成である。ただし、この場合
は図４中のＤ型フリップフロップ４１1〜４１kは、受信
データレジスタ１２の（ｎ−ｋ＋１）ビットからｎビッ
トまでの回路部分となる。このような構成により、ユニ
ークワード検出回路１３は予め既知のｋビットのユニー
クワードパターンと受信データシフトレジスタ１２から
入力される上記のｋビットとを常時比較し、受信データ
シフトレジスタ１２に図２に示したｍビットのデータが
丁度記憶された時点で（ｎ−ｋ＋１）ビットからｎビッ
トまでのｋビットのデータがユニークワードとなるた
め、この時ユニークワード検出回路１３はユニークワー
ドを検出して一致信号を発生する。
【００２４】一方、ビットカウンタ回路１４は受信デー
タのビット入力と同期したビットクロックをカウントし
ており、そのカウント値が所定値（ｍビットカウント
値）になった時にスロットカウント回路１５に出力信号
を供給してカウントさせる。スロットカウンタ回路１５
は上記の入力をカウントして受信データのスロットを示
すカウント値を上位のカウンタへ出力する。
タのビット入力と同期したビットクロックをカウントし
ており、そのカウント値が所定値（ｍビットカウント
値）になった時にスロットカウント回路１５に出力信号
を供給してカウントさせる。スロットカウンタ回路１５
は上記の入力をカウントして受信データのスロットを示
すカウント値を上位のカウンタへ出力する。
【００２５】ここで、上記のユニークワード検出回路１
３によりユニークワードを検出して一致信号が出力され
た時、この一致信号はスロット同期をとるためのビット
クロックをカウントするビットカウンタ回路１４のリセ
ット入力端子と、スロットをカウントするスロットカウ
ンタ回路１５のリセット入力端子のそれぞれに印加さ
れ、これらをリセットする（初期値に設定する）。
３によりユニークワードを検出して一致信号が出力され
た時、この一致信号はスロット同期をとるためのビット
クロックをカウントするビットカウンタ回路１４のリセ
ット入力端子と、スロットをカウントするスロットカウ
ンタ回路１５のリセット入力端子のそれぞれに印加さ
れ、これらをリセットする（初期値に設定する）。
【００２６】従って、ユニークワードがユニークワード
検出回路１３で検出された時点でビットカウンタ回路１
４とスロットカウンタ回路１５の両方が同時にリセット
されるため、このタイムスロットがとるべき時間情報を
示すカウント値（この場合はそれぞれ”０”）を同期用
初期値としてプリセット及びカウントすることにより、
スロット同期がとれることになる。
検出回路１３で検出された時点でビットカウンタ回路１
４とスロットカウンタ回路１５の両方が同時にリセット
されるため、このタイムスロットがとるべき時間情報を
示すカウント値（この場合はそれぞれ”０”）を同期用
初期値としてプリセット及びカウントすることにより、
スロット同期がとれることになる。
【００２７】これと同時に、ユニークワード検出回路１
３から出力された一致信号は、入力制御回路１１に供給
される。すると、入力制御回路１１は受信データシフト
レジスタ１２に入力されるデータをロックし、これによ
り受信データシフトレジスタ１２に蓄積されたデータは
ユニークワード検出回路１３でユニークワードが検出さ
れた時点の蓄積データが保持される。
３から出力された一致信号は、入力制御回路１１に供給
される。すると、入力制御回路１１は受信データシフト
レジスタ１２に入力されるデータをロックし、これによ
り受信データシフトレジスタ１２に蓄積されたデータは
ユニークワード検出回路１３でユニークワードが検出さ
れた時点の蓄積データが保持される。
【００２８】従って、このときに、受信データシフトレ
ジスタ１２に蓄積されているデータは、正しく入力され
た通信スロット受信データである。従って、上記の一致
信号は、受信データの受信処理が可能となることを示す
受信入力完了信号としてＣＰＵ等へ通知することができ
る。このように、この実施の形態では、ビット位置補正
や再度の受信データの取り込みをしなくとも、簡単な回
路構成で正しく同期受信ができる。
ジスタ１２に蓄積されているデータは、正しく入力され
た通信スロット受信データである。従って、上記の一致
信号は、受信データの受信処理が可能となることを示す
受信入力完了信号としてＣＰＵ等へ通知することができ
る。このように、この実施の形態では、ビット位置補正
や再度の受信データの取り込みをしなくとも、簡単な回
路構成で正しく同期受信ができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ｍビットの受信スロットデータの所定位置に割り付けら
れているユニークワードを検出した時に得られるユニー
クワード検出信号により、スロットカウンタ回路とビッ
トカウンタ回路とをそれぞれ初期値に設定することによ
り、一時記憶手段に正しいｍビットの受信スロットデー
タが記憶された時点でビット同期からスロット同期まで
一度にとることができるため、ビット位置補正や再度の
受信スロットデータの取り込みの処理を行うことなく、
簡単な回路構成により正しく同期受信入力ができ、また
データ受信完了までの時間を短縮することができる。ま
た、本発明によれば、ユニークワード検出信号を受信入
力完了信号としても用いることができる。
ｍビットの受信スロットデータの所定位置に割り付けら
れているユニークワードを検出した時に得られるユニー
クワード検出信号により、スロットカウンタ回路とビッ
トカウンタ回路とをそれぞれ初期値に設定することによ
り、一時記憶手段に正しいｍビットの受信スロットデー
タが記憶された時点でビット同期からスロット同期まで
一度にとることができるため、ビット位置補正や再度の
受信スロットデータの取り込みの処理を行うことなく、
簡単な回路構成により正しく同期受信入力ができ、また
データ受信完了までの時間を短縮することができる。ま
た、本発明によれば、ユニークワード検出信号を受信入
力完了信号としても用いることができる。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１の回路で受信する通信スロットデータのビ
ット構成の一例を示す図である。
ット構成の一例を示す図である。
【図３】従来の一例のブロック図である。
【図４】ユニークワード検出回路の一例の回路図であ
る。
る。
１１ 入力制御回路 １２ 受信データシフトレジスタ １３ ユニークワード検出回路 １４ ビットカウンタ回路 １５ スロットカウンタ回路 ２１ 通信スロットデータ ２２ ユニークワード多重位置
Claims (4)
- 【請求項１】 ｍビット固定長の受信スロットデータを
一時記憶する一時記憶手段と、前記一時記憶手段に記憶
されているｍビットの受信スロットデータにユニークワ
ードが本来多重されているべき所定ビット範囲にあるか
否かを検出する検出手段と、前記検出手段によりユニー
クワード検出信号が出力されたときに該検出信号により
初期設定されて前記受信スロットデータの同期をとるス
ロットカウンタ回路を有するスロット受信同期回路にお
いて、前記受信スロットデータの各ビット入力に同期し
て入力されるビットクロックをカウントし、そのカウン
ト値が所定値になった時に前記スロットカウンタ回路へ
信号を供給してカウントさせるビットカウンタ回路と、
前記ユニークワード検出信号が入力された時に前記受信
スロットデータの前記一時記憶手段への入力を制御して
該一時記憶手段の記憶データをそのときの値に保持させ
る入力制御回路と、前記ユニークワード検出信号により
前記スロットカウンタ回路とビットカウンタ回路とを同
時に初期値に設定する設定手段とを有し、前記両カウン
タ回路を同時に初期値に設定することでスロット同期と
ビット同期とを同時にとることを特徴とするスロット受
信同期回路。 - 【請求項２】 前記設定手段は、前記検出手段の出力ユ
ニークワード検出信号を前記スロットカウンタ回路とビ
ットカウンタ回路のそれぞれのリセット端子に入力する
手段であることを特徴とする請求項１記載のスロット受
信同期回路。 - 【請求項３】 前記一時記憶手段は、既知のパターンの
ｋビットのユニークワードが所定ビット範囲に割り付け
られて多重されたｍビット（ただし、ｍ＞ｋ）固定長の
受信スロットデータがシリアルに入力され、これを順次
所定方向にシフトするｍビットシフトレジスタであり、
前記検出手段は、前記ｍビットシフトレジスタのｍビッ
ト並列出力端子のうち、前記ユニークワードが本来多重
されているべき前記所定ビット範囲のｋビットの並列出
力端子からリアルタイムに出力されるｋビットの記憶デ
ータを入力信号として受け、この入力信号と前記ユニー
クワードのパターンとを比較し、該入力信号が前記ユニ
ークワードであるか否かを検出する構成であることを特
徴とする請求項１又は２記載のスロット受信同期回路。 - 【請求項４】 前記検出手段の出力ユニークワード検出
信号は、前記スロットカウンタ回路とビットカウンタ回
路の初期値設定のための信号と同時に、受信データの受
信入力完了を示す受信入力完了信号としても出力される
ことを特徴とする請求項１記載のスロット受信同期回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342572A JP2940454B2 (ja) | 1995-12-28 | 1995-12-28 | スロット受信同期回路 |
| US08/768,132 US6317441B1 (en) | 1995-12-28 | 1996-12-17 | Method and apparatus for synchronizing slot receiving data |
| EP96120808A EP0782276B1 (en) | 1995-12-28 | 1996-12-23 | Method and apparatus synchronizing slot receiving data |
| DE69604273T DE69604273T2 (de) | 1995-12-28 | 1996-12-23 | Verfahren und Apparat zur Synchronisierung von Empfangsdaten in Zeitschlitzen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342572A JP2940454B2 (ja) | 1995-12-28 | 1995-12-28 | スロット受信同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186670A JPH09186670A (ja) | 1997-07-15 |
| JP2940454B2 true JP2940454B2 (ja) | 1999-08-25 |
Family
ID=18354809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342572A Expired - Fee Related JP2940454B2 (ja) | 1995-12-28 | 1995-12-28 | スロット受信同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6317441B1 (ja) |
| EP (1) | EP0782276B1 (ja) |
| JP (1) | JP2940454B2 (ja) |
| DE (1) | DE69604273T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3099811B2 (ja) * | 1998-07-15 | 2000-10-16 | 日本電気株式会社 | ユニークワード検出回路 |
| US7707600B1 (en) | 1998-08-21 | 2010-04-27 | Intel Corporation | Confirming video transmissions |
| US6452962B1 (en) * | 1999-06-11 | 2002-09-17 | Trw Inc. | Mitigation of co-channel interference in synchronization bursts in a multi-beam communication system |
| WO2002073820A1 (de) | 2001-03-08 | 2002-09-19 | Infineon Technologies Ag | Anordnung zur zeitsteuerung für mobile kommunikationssysteme |
| DE10112481A1 (de) * | 2001-03-15 | 2002-09-26 | Infineon Technologies Ag | Anordnung zur Zeitsteuerung für mobile Kommunikationssysteme |
| JP3793724B2 (ja) * | 2001-10-29 | 2006-07-05 | 沖電気工業株式会社 | 受信回路及び受信方法 |
| JP2005303385A (ja) * | 2004-04-06 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Ｄｓｒｃ通信回路及び通信方法 |
| JP4347746B2 (ja) * | 2004-05-26 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 同期補正回路 |
| JP4736770B2 (ja) * | 2005-12-09 | 2011-07-27 | ソニー株式会社 | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
| US7715786B2 (en) * | 2006-02-08 | 2010-05-11 | The Directv Group, Inc. | Blind identification of advanced modulation and coding modes |
| JP2008035233A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 狭帯域通信システムのフレーム同期回路 |
| US20080205568A1 (en) * | 2007-02-28 | 2008-08-28 | Matsushita Electric Industrial Co., Ltd. | Dsrc communication circuit and dsrc communication method |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324761B1 (ja) | 1968-10-11 | 1978-07-22 | ||
| NL7903284A (nl) * | 1979-04-26 | 1980-10-28 | Philips Nv | Werkwijze voor framesynchronisatie van een digitaal tdm communicatiestelsel en inrichting voor het uitvoeren van de werkwijze. |
| DE3333714A1 (de) | 1983-09-17 | 1985-04-04 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zur rahmen- und phasensynchronisation eines empfangsseitigen abtasttaktes |
| CA1298005C (en) * | 1987-03-31 | 1992-03-24 | Kazuo Iguchi | Frame synchronizing apparatus |
| JPH05304519A (ja) * | 1992-04-02 | 1993-11-16 | Nec Corp | フレーム同期回路 |
| JP2967649B2 (ja) | 1992-06-09 | 1999-10-25 | 日本電気株式会社 | 受信同期回路 |
| JP2666679B2 (ja) | 1993-04-27 | 1997-10-22 | 日本電気株式会社 | スロット受信同期回路 |
| JPH07193561A (ja) | 1993-12-27 | 1995-07-28 | Nec Corp | フォーマット同期処理方式及び装置 |
-
1995
- 1995-12-28 JP JP7342572A patent/JP2940454B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-17 US US08/768,132 patent/US6317441B1/en not_active Expired - Fee Related
- 1996-12-23 EP EP96120808A patent/EP0782276B1/en not_active Expired - Lifetime
- 1996-12-23 DE DE69604273T patent/DE69604273T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782276A3 (en) | 1997-10-08 |
| EP0782276A2 (en) | 1997-07-02 |
| DE69604273T2 (de) | 2000-05-31 |
| DE69604273D1 (de) | 1999-10-21 |
| JPH09186670A (ja) | 1997-07-15 |
| EP0782276B1 (en) | 1999-09-15 |
| US6317441B1 (en) | 2001-11-13 |
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|
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