JP3978898B2 - マルチフレーム同期検出方法及び装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、シリアルデータ伝送に用いられるマルチフレームの同期を検出するマルチフレーム同期検出方法及び装置に関する。
【0002】
【従来の技術】
従来より、シリアル伝送に用いられるマルチフレームとして、一定数の連続したフレームから構成され、その1フレームを構成するビット列中の先頭に1ビットのフレームビット(「Fビット」ともいう。)が付加されたものが知られている。
【0003】
例えば、ISDNの1次群インターフェースのうち、ITU−T.I.431に規定された1.544Mbpsインターフェースでは、マルチフレームの構成は次の様に規定されている。すなわち、1フレームは、図7(c)に示す様に、1ビットのフレームビットと24個のタイムスロット(8ビット)から構成され、1フレーム全体のビット数は193ビットである。そして、24フレームで、1つのマルチフレームを構成することが規定されている(図7(a)、(b)参照)。
【0004】
1マルチフレームには24個のフレームビットが含まれることとなるが、それらは各々用途が規定されている。図8に示す様に、e1〜e6で示されるフレームビットは、CRC−6(Cyclic Redundancy Checking−6)手順による受信側での伝送誤り検出のために用いられ、DLで示されるフレームビットは、主に故障切り分けのための保守情報等を伝達するために使用される。そして、第4フレームから4つ毎のフレーム、即ち第4、第8、第12、第16、第20および第24フレームのフレームビットは、FAS(Frame Alignment Signal)と呼ばれ、マルチフレームの同期検出を行うためのビットであり、順に「0」、「0」、「1」、「0」、「1」、「1」という様に格納される。つまり6ビットのFASには「001011」のパターンが格納されている。
【0005】
このFASを利用すれば、次の様にしてマルチフレームの同期検出、即ちマルチフレームの先頭タイミングの検出を行うことができる。即ち、FASは4フレーム毎のフレームビットであるので、順次伝送されてくるシリアルデータのビット情報を4フレームの伝送時間に相当する時間間隔(即ち、4フレーム分のビット間隔)で抽出して、「001011」のパターン(以下、同期パターンという。)と一致するか否かを調べる。一致すれば、その一致したタイミングに基いて、マルチフレームの先頭タイミングを検出できる。そして、一致しない場合にはビット情報の抽出タイミングを1ビット分ずつずらして、同期パターンと一致するか否かを調べるという動作を行い、そこで一致すれば、その一致タイミングに基いて、マルチフレームの先頭タイミングを検出する。
【0006】
この様にすれば、マルチフレームの同期検出を行うことができるが、同期パターンを構成するビット情報が格納されているビットは、4フレームに含まれるビット数の内の1ビットだけであるので、上述の方法では、検出時間が最大(1マルチフレームの伝送時間)+(4フレーム分のビット数)×(アクセス時間)と長くなってしまう。そこで、短時間でマルチフレームの同期検出を行うために、次のような方法が考えられる。
【0007】
即ち、まず、伝送されてきたシリアルデータから、1マルチフレーム分のデータを読み込む。そして、読み込んだビット列の先頭から、772(=193×4:即ち4フレーム分のビット数)ビットの間隔で1ビットずつ(即ち6ビット)抽出し、その抽出したビット情報が同期パターンと一致するか否か比較する。一致していなければ、抽出するビット位置を1つずつずらして、再び同期パターンとの比較を繰り返す。そして、同期パターンが検出されれば、マルチフレームの先頭の、格納したビット列内でのビット位置を算出でき、先頭のタイミングを求めることができる。
【0008】
このとき、FAS以外の部分からビット情報の抽出した場合であっても、偶然、同期パターンと一致する可能性があり、その時には誤ったビット位置をマルチフレームの先頭として算出してしまうことになるので、そうした誤りの発生を抑制するためには、数マルチフレーム分のビット情報を読込んでおき、同期パターンが数マルチフレームに亘って同じ位置に連続して検出されるかどうかを判断すればよい。
【0009】
【発明が解決しようとする課題】
しかし、マルチフレームの同期検出を速やかに行うには、多くのデータ量を必要とし、そして誤った同期検出の発生を抑制するためには、更に多くのデータ量が必要となる。そのため、マルチフレームの同期検出回路においては、それをデータを読み込むための大きなメモリ資源が必要となり、マルチフレーム同期検出を行うための装置全体の規模が大きくなるという問題が生じる。
【0010】
本発明は、上記問題に鑑みなされたものであり、大容量のメモリを必要とすることなく、速やかにマルチフレームの同期検出可能なマルチフレーム同期検出方法及び装置を提供することを目的とする。
【0011】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた請求項1記載のマルチフレーム同期検出方法においては、マルチフレームが用いられたシリアルデータの中から特定パターンデータを検出し、特定パターンデータが検出されると、その検出タイミングに基づき、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する。そして、記憶手段に格納した先頭ビットの内、n個置きのm個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する。
【0012】
すなわち、従来は、シリアルデータから、少なくとも1マルチフレーム分のビット情報を読込んでおき、読込んだデータから単純に一定ビット間隔毎のビット情報を抽出して、同期検出パターンを検出するようにしていたことから、マルチフレーム全体のビット情報を格納可能な記憶手段が必要であった。そこで、本発明では、シリアルデータからビット情報を読み込む前に、まず特定パターンデータを検出するようにする。制御信号がない場合において、特定パターンは、フレーム内の予め定められた特定位置にあるから、その検出タイミングに基づいて、後続のフレームの先頭のビット位置(即ち先頭タイミング)を導出できる。つまり、特定パターンデータの検出タイミングに基いて、後続のフレームの先頭ビットだけを記憶手段に格納し、その記憶手段に格納した先頭ビットの中から同期検出パターンを検出して、マルチフレームの先頭のタイミングを検出するのである。
【0013】
このように、本発明のマルチフレーム同期検出方法では、マルチフレーム全体のビット情報を記憶手段に格納するのではなく、各フレームの先頭ビットのみを格納し、その格納したビット情報の中から、同期パターンを検出し、更にマルチフレームの同期検出を行うようにしていることから、記憶手段に格納すべきビット情報が少なく、それを格納するための記憶容量が小さくて良いので、マルチフレームの同期検出を行うための装置の規模を抑えることができる。
【0014】
さて、先頭ビットを選択的に読込む(記憶手段に格納する)ことができるのは、特定パターンデータが各フレーム内の予め定められた特定位置にあるからであるが、その所定の位置以外にも、偶然、特定パターンデータと同じパターンが現れる可能性がある。その場合には、先頭ビットでないビットを、先頭ビットとして格納してしまうこととなり、誤った同期検出をしてしまう可能性がある。
【0015】
そこで、請求項2に記載の様に、先頭ビットの記憶手段への格納は、特定パターンデータが、フレームの送信周期と同じ時間間隔で複数検出されたときに行うようにすればよく、この様にすれば、誤った同期検出をしてしまう可能性を抑制できる。
すなわち、特定パターンデータはフレーム内の特定位置にあるから、真の特定パターンデータであればフレームの送信周期と同じ時間間隔で検出されるはずであり、一方、偽の特定パターンデータであれば、フレームの送信周期と同じ時間間隔で検出される可能性は低い。従って、請求項2記載の様にすれば、より確実に先頭ビットの取り込みができ、その結果、信頼性の高い同期検出をすることができる。
【0016】
こうしたマルチフレーム同期検出方法は、請求項3に記載のマルチフレーム同期検出装置により実現できる。即ち、請求項3記載のマルチフレーム同期検出装置においては、特定パターン検出手段が、シリアルデータの中から特定パターンデータを検出し、読込手段が、特定パターン検出手段による特定パターンデータの検出タイミングに基づき、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する。そして、先頭タイミング検出手段が、記憶手段に格納された先頭ビットの内、n個置きのm個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する。
【0017】
従って、請求項3に記載のマルチフレーム同期検出装置によれば、請求項1に記載のマルチフレーム同期検出方法によりマルチフレームの同期検出を行うので、マルチフレームを速やかに検出するために必要なデータの記憶量が少なくてよく、装置規模の拡大を抑制できる。
【0018】
そして、請求項4に記載の様に、読込手段を、特定パターン検出手段により特定パターンデータがフレームの送信周期と同じ時間間隔で複数検出されたときに、先頭ビットの記憶手段への格納を行うよう構成すれば、請求項2に記載のマルチフレーム同期検出方法を実現して、信頼性の高い同期検出をすることができる。
【0019】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図1は、一実施例としてのマルチフレーム同期検出装置の全体的構成を示す図である。このマルチフレーム同期検出装置は、ISDNの1次群インターフェースのうち1.544Mbpsインターフェースにて規定された構成のマルチフレームを用いて生成されたシリアルデータを受信し、その受信したシリアルデータの中からマルチフレームの先頭タイミングを検出するための装置である。尚、この図では、通信網側からのデータを受信する受信側についてのみ示すものであり、送信側については省略している。
【0020】
また、マルチフレームの構成のうち、従来の技術の欄にて行った部分についての説明は省略するが、上記インターフェースでは、マルチフレームの構成に関して、更に次の様な規定がある。すなわち、このインターフェースでは、各フレームの第24タイムスロットには機器の制御情報等を入れることが規定されているが、伝送すべき制御情報がない状態(例えば、通信端末側と通信網側との同期がとられていない場合等)においては、第24タイムスロットには、”01111110”(HDLCパターンデータ)というパターンデータを入れるよう定められている。
【0021】
さて、図1に示す様に、マルチフレーム同期検出装置には、受信部2、同期検出部4、同期判定部6、CRCチェック部8、チャネル分解部10およびクロック発生部12が設けられている。
受信部2は、2線のメタリック平衡対を介して通信網側から伝送されてくる、「0」、「+1」および「−1」の3値からなるB8ZS符号形式の信号を、「0」および「1」の2値からなる信号(以下、「ビットストリーム信号」という)に変換する。
【0022】
同期検出部4は、後に詳述する様に、そのビットストリーム信号に含まれるFASと同期パターンとの比較によって、同期パターンを検出するものである。同期検出部4による検出結果は、同期判定部6にて正しいかどうか判断される。
すなわち、同期判定部6は、同期検出部4から同期パターンを検出した旨の情報を受けると、その検出タイミングに基いてマルチフレーム同期信号(以下、単に「同期信号」という。)を発生して、CRCチェック部8に出力する。
【0023】
そしてCRCチェック部8では、同期判定部6からの同期信号に同期して、ビットストリーム信号に対してCRCチェック(即ち、CRC−6手順による伝送誤り検出)を行い、CRCチェックにより伝送誤りが検出されなければ、その旨の情報を同期判定部6に転送する。CRCチェックにより伝送誤りが検出されなかったことは、同期判定部6からCRCチェック部8に出力された同期信号が正しいものであることを意味する。つまり、CRCチェック部8は、伝送誤りの有無を検査するだけでなく、同期検出部4の同期検出の結果が正しいかどうかを判断し、擬似同期を防止する。
【0024】
同期判定部6は、伝送誤りが検出されなかった旨の情報をCRCチェック部8から受けると、マルチフレームの同期が確立されたと判定し、同期信号をチャネル分解部10に対して出力する。
チャネル分解部10では、同期判定部6からの同期信号に基き、CRCチェック部8を通過したビットストリーム信号を、フレームビットおよび第1〜第24のタイムスロットに分解して、図示しない通信端末装置に伝送する。
【0025】
なお、クロック発生部12は、B8ZS符号形式の受信信号から、ビットストリーム信号の1ビット幅の周期のクロック信号(以下、「ビットクロック信号」)を抽出し、上記各部に転送している。
次に、同期検出部4および同期判定部6について、図2と共に説明する。図2に示す様に、同期検出部4は、8ビットのシリアル/パラレル変換部22(S/P変換部)、特定パターン記憶部24、特定パターン比較部26、第1シフトレジスタ28、メモリ回路32、第2シフトレジスタ、同期パターン比較部およびサイクルカウンタ38、同期検出制御部40を備えている。これら各部には、クロック発生部12にて発生されたビットクロック信号が入力されている。
【0026】
S/P変換部22は、ビットクロック信号に同期して、受信部2からシリアルに伝送されてくるビットストリーム信号を取込むと共にシフトさせ、8ビットのデータとしてパラレルに出力する。
一方、特定パターン記憶部24には、特定パターンデータとしてのHDLCパターンデータ「01111110」が格納されている。特定パターン比較部26は、S/P変換部22により出力される8ビットのビット列と、特定パターン記憶部24に格納されたHDLCパターンデータとを比較し、全8ビットが一致しているときには「1」を出力し、一致していないときには「0」を出力する。
【0027】
第1シフトレジスタ28は、「(1フレーム分のビット数)+1」のビット数(即ち、193+1=194ビット)のシフトレジスタであり、ビットクロック信号に同期して特定パターン比較部26からの出力を取込むと共にシフトさせ、最下位ビットおよび最上位ビットの値を出力する。即ち、第1シフトレジスタ28は、HDLCパターンデータが、2つの連続するフレーム内の同じ位置に検出されたかどうか(即ちHDLCパターンデータがフレームの送信周期と同じ時間間隔で2回検出されたかどうか)を判断するためのものであり、検出された場合には、最下位ビットおよび最上位ビットの値として、共に「1」を出力することとなる。
【0028】
なお、以上説明したS/P変換部22、特定パターン比較部26、特定パターン記憶部24および第1シフトレジスタ28が、シリアルデータの中から特定パターンデータを検出する特定パターン検出手段として機能する。
さてメモリ回路32は、シリアルデータの中から、フレームの先頭ビットを順次読込む読込手段の一部として機能するものであり、図3(a)に示す様に、4×6ビットのメモリアレイとして構成されている。メモリ回路32は、外部から書込信号と共にアドレスCaddおよびビット番号Cnが指定されると、その指定されたビットに、ビットストリーム信号を格納する。外部から読出信号と共にアドレスCaddを指定されると、その指定されたアドレスに格納された6ビットのビット列をパラレルに出力する。なお、ビット番号Cnが小さいほど上位ビットである。
【0029】
第2シフトレジスタ34は、同期パターンの1つである「001011」が予め格納された6ビットのシフトレジスタであって、最上位ビットと最下位ビットとが接続されたもの(所謂、循環レジスタ)である。第2シフトレジスタ34は、内部にてビットクロック信号の6倍のクロック信号を発生しており、ビットクロック信号の6倍のクロックタイミングで、同期パターン「001011」を循環してシフトさせると共に6ビットのビット列をパラレルに出力する。即ち、第2シフトレジスタ34は、ビットクロック信号の1周期の間に「001011」、「100101」、「110010」、「011001」、「101100」、「010110」の6つの同期パターン(夫々、「同期パターンA」〜「同期パターンF」とする)のビット列を順次出力する。
【0030】
サイクルカウンタ38は、第2シフトレジスタ34のシフトタイミングに同期して、「0」〜「5」の間でカウントを繰り返す(即ち、その値Csiftを「0」から1ずつ増加させ、「5」の後「0」に戻す)。従って、サイクルカウンタ38の値Csiftが取り得る「0」〜「5」は、夫々「同期パターンA」〜「同期パターンF」に対応する。
【0031】
同期パターン比較部36は、メモリ回路32から出力された6ビット長のビット列と、第2シフトレジスタ34から出力された6ビット長のビット列(即ちパターンA〜Fの同期パターン)とを比較し、その比較結果として、全6ビットが一致しているときには「1」を出力し、一致していないときには「0」を出力する。
【0032】
さて、同期判定部6には、ビットクロック信号に同期して動作するビット位置カウンタ6aが設けられている。ビット位置カウンタ6aは、1マルチフレームのビット数(4632)を計数するためのダウンカウンタであり、「0」〜「4631」の間でダウンカウントを繰り返し(即ち、その値を「0」から1ずつ減少させ、「0」の後「4631」に戻す)、その値が「0」となる毎に、マルチフレームデータの先頭のタイミングを示す同期パルスを出力する。
【0033】
同期判定部6は、同期パターン比較部36からの比較結果として「1」が出力されると、後に詳述する様に、同期検出制御部40が指定したビット番号Cnおよびサイクルカウンタ38の値Csiftとに基いて、マルチフレームの先頭のタイミングを算出する。そして、その算出したタイミングで、ビット位置カウンタ6aの値が0となるよう、ビット位置カウンタ6aをセットすることにより、ビット位置カウンタ6aに、マルチフレーム同期信号を出力させる。
【0034】
この様に構成されたマルチフレーム同期検出装置において、同期検出制御部40は、図4、5に示す処理によりメモリ回路の入出力制御を行う。図4は、クロック発生部12にて発生されるビットクロック信号に同期して起動されるビットクロック同期処理である。
【0035】
このビットクロック同期処理が起動されると、まず、現在、同期外れの状態であるか否かを判断する(ステップ10。以下「ステップ」を単に「S」と記す)。同期外れかどうかは、CRCチェック部8にて伝送誤りが検出されたかどうかにより判断する。同期外れの状態でない(伝送誤りが未検出)と判断すると(S10:NO)、直ちにビットクロック同期処理を終了するが、同期外れの状態である(伝送誤りが検出された)と判断した場合には(S10:YES)、HDLCパターンデータが2フレーム連続して検出されたどうか(即ち、HDLCパターンデータがフレームの送信周期と同じ時間間隔で2回検出されたかどうか)を判断する(S20)。この判断は、第1シフトレジスタ28の出力(最上位ビットおよび最下位ビットの値)により行う。上述の様に、第1シフトレジスタ28の最上位ビットおよび最下位ビットの値が共に「1」であることは、連続する2フレームの同じビット位置にHDLCパターンデータが検出されたことを示すからである。
【0036】
HDLCパターンデータが連続して検出されたと判断しなかった場合(S20:NO)には直ちにS30に移行するが、HDLCパターンデータが連続して検出されたと判断した場合(S20:YES)には、カウンタCout=「1」とした後(S25)、S30に移行する。ここで、カウンタCoutは、同期検出制御部40内部にて定義され、1フレーム分のビット数(193)を計数することを目的として「0」〜「192」の値をとるカウンタであり、本マルチフレーム同期検出回路起動の際に、その最大値である「192」がセットされる。
【0037】
S30では、カウンタCout=「0」であるか否かを判断する。カウンタCout=「0」でない場合(S30:NO)には、直ちにS40に移行するが、カウンタCout=「0」である場合(S30:YES)には、次に説明するビットストリーム抽出処理を起動し、その処理の終了後、上記S40の処理を行う。
【0038】
信号抽出転送処理が起動されると、まず、メモリ回路32に書込信号を入力すると共にアドレスCaddおよびビット番号Cnを指定して、その時メモリ回路32に転送されてきたビットストリーム信号の1ビットを、その指定した位置に格納させる(S110)。次に、読出信号の入力と共にアドレスCaddを指定して、そのS110にて書込まれたビットを含むアドレスCaddの6ビットのビット列を同期パターン比較部36に転送させる(S120)。ここで、アドレスCaddおよびビット番号Cnは、同期検出制御部40内部にて定義されたカウンタであり、本マルチフレーム同期検出装置が起動された際に、共に「0」に初期化されている。
【0039】
S120の後、アドレスCaddを「1」増加させ(S130)、その結果アドレスCaddが4以上になったか否か判断する(S140)。アドレスCaddが4未満であると判断した場合(S140:NO)には、直ちに信号抽出転送処理を終了するが、4以上であると判断した場合(S140:YES)には、アドレスCaddを「0」に戻す(S150)。つまり、S130〜S150の処理により、アドレスCaddは、順次「0」〜「3」の値をとることとなる。
【0040】
S150の終了後、更に、ビット番号Cnを「1」増加させ(S160)、その結果ビット番号Cnが6以上になったか否か判断する(S170)。ビット番号Cnが6未満であると判断した場合(S170:NO)には、直ちに信号抽出転送処理を終了するが、6以上であると判断した場合(S170:YES)には、ビット番号Cnを「0」に戻す(S180)。つまり、S130〜S150の処理により、アドレスCaddは、順次「0」〜「3」の値をとることとなる。
【0041】
さて、S30或いはS35の終了後、カウンタCoutの値を「1」減らして(S40)、その結果カウンタCoutの値が「−1」以下となったか否かを判断する(SS50)。カウンタCoutの値が「−1」以下でない場合(S50)には、ビットクロック同期処理を直ちに終了するが、「−1」以下である場合には、カウンタCoutの値を「192」とした(S55)後に終了する。
【0042】
つまり、ビットクロック同期処理及び信号抽出転送処理によれば、例えば次の様な処理が行われる。即ち、HDLCパターンデータが、フレームの送信周期と同周期(即ち、同じ時間間隔)で検出される(S20:YES)と、カウンタCoutに「1」を格納し(S25)た後、その値を「1」減らした(即ち、「0」とする)後(S40)、一旦ビットクロック処理は終了される。そして、次のビットクロック信号のタイミングで、再びビットクロック処理が起動された際には、カウンタCoutは「0」であるので、S30にてYESと判断され、信号抽出転送処理が起動される(S35)こととなる。従って、HDLCパターンデータがフレームの送信周期と同じ時間間隔で2回検出されると、次のビットクロック信号のタイミングにおいて、ビットストリーム信号のビット情報がメモリ回路32に格納されると共に、同期パターン比較部36にて、同期パターンの検出が行われるのである。
【0043】
また、HDLCパターンデータの検出・未検出に関わらず、カウンタCoutの値は「0」〜「192」の間でダウンカウントされており、「0」となる毎に信号抽出転送処理が起動される。従って、少なくとも2つのHDLCパターンデータが、フレームの周期と同じ時間間隔で検出されたと一旦判断されれば、その後、仮に現れなくなったとしても後続のフレームのフレームビットはメモリ回路32に格納されると共に、同期パターンとの比較が同期パターン比較部36にて行われることとなる。
【0044】
なお、以上説明したビットクロック同期処理、信号抽出転送処理を実行する同期検出制御部はメモリ回路32と共に、特定パターン検出手段により前記特定パターンデータが、フレームの送信周期と同じ時間間隔で複数検出されたときに、先頭ビットの順次読込みを行う読込手段として機能する。
【0045】
同期検出制御部40により上記処理が行われた結果、同期パターン比較部36から、比較結果として「1」が出力されると、同期判定部6では、図6に示す同期信号設定処理が行われる。すなわち、同期検出制御部40が指定したビット番号Cnおよびサイクルカウンタ38の値Csiftとに基いて、現在のタイミングを算出する(S210)。例えば、サイクルカウンタ38の値Csiftが「5」であった場合、メモリ回路32の何れかのアドレスCaddに、同期パターンF「010110」の形で格納されていること、即ちビット番号「0」〜「5」に、順に第8、第12、第16、第20、第24及び第4フレームのフレームビットが格納されていることが分かる。そして、同期検出制御部40により指定されたビット番号Cnが、例えば「2」であれば、メモリ回路32に格納された第16フレームのフレームビットであることが分かる。即ち、現在のタイミングが第16フレームの先頭のタイミングであることが分かるのである。これを例示したのが図3(b)であり、「F1」〜「F24」は夫々第1〜第24フレームのフレームビットを示す。
【0046】
こうして算出された現在のタイミングに基いて、何ビット後(即ち何ビットクロック後)が、マルチフレームの先頭のタイミングであるかを算出して、ビット位置カウンタ6aの値をセットする(S220)。例えば、第16フレームのフレームビットであると算出した場合には、マルチフレームの先頭のタイミングは、1737(=9×193)ビット後であると算出し、ビット位置カウンタ6aに「1737」を設定する。ここで、「9」とは、次のマルチフレームの第1フレームが、9フレーム後であることによる。S220の後、当該同期信号設定処理を終了する。こうして、同期信号設定処理の後、マルチフレームの先頭のタイミングの同期信号が、ビット位置カウンタ6aから発生されることとなる。つまり、同期判定部6は、読込まれた先頭ビットの内、n個置きのm個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する先頭タイミング検出手段として機能する。
【0047】
なお、同期判定部6は、ビット位置カウンタ6aに発生させた同期信号に基いて、まず、CRCチェック部8に出力してCRCチェックを行わせる。そして、CRCチェックにより伝送誤りが検出されなければ、マルチフレームの同期が確立されたと判定し、同期信号をチャネル分解部10や、通信端末側に出力させる。
【0048】
以上の様に、本実施例のマルチフレーム同期検出装置においては、上記インターフェースで規定された構成のマルチフレームの特徴、すなわち、伝送すべき制御情報がない状態においては、第24タイムスロットには、HDLCパターンデータが入れられるという特徴に着目し、HDLCパターンデータを検出すると、次のビットクロックタイミングのビットを、各フレームのフレームビットと判断する。そして、メモリ回路32に、マルチフレーム全体のビット情報を取込むのではなく、そのフレームビットと判断したビットのみを取り込み、その取込んだ内容に基いて、マルチフレームの先頭のタイミングを検出するようにしている。そのため、ビットストリーム信号(シリアルデータ)を記憶するためのメモリ回路32の記憶容量が少なくてよく、装置の回路規模を小型化することができる。
【0049】
また、HDLCパターンデータが連続する2フレームの同じ位置に検出されると(即ち、HDLCパターンデータがフレームの送信周期と同じ時間間隔で2回検出されると)、その検出タイミングに基いて、メモリ回路32に後続のフレームの先頭ビットを読込むようにしているので、より確実にフレームビットの取り込みができ、その結果、より信頼性の高い同期検出をすることができる。
【0050】
また従来は、誤った同期検出の発生を抑制するためには、メモリ回路32を数マルチフレーム分のビット情報を格納なものとする必要があったが、HDLCパターンデータが、フレームの送信周期と同じ時間間隔で2回検出されたかどうかを判断するようにすれば良い。フレームの送信周期と同じ時間間隔で2回検出されたかどうかを判断するには、第1シフトレジスタ28の記憶可能なビット数は「(1フレームのビット数)+1ビット」あれば良く、大容量の記憶手段を必要とせずに、誤った同期検出の発生を抑制することができる。
【0051】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定される物ではなく、種々の態様を取ることができる。
例えば、上記実施例では、第1シフトレジスタ28を「(1フレームのビット数)+1ビット」のものとして説明したが、これに限られるものではなく、例えば、第1シフトレジスタ28のビット数を「(2フレームのビット数)+1ビット」としてもよい。この場合、最下位ビット(第1ビット)、中央のビット(第194ビット)及び最上位ビット(第385ビット)が全て「1」であるかどうか(即ち、3フレーム連続して同じ位置にHDLCパターンデータが検出されたかどうか)を判断して、全て「1」であるときに、所定のタイミングでメモリ回路32にビットストリーム信号を格納するようにすれば、更に正確にフレームビットを抽出でき、同期検出の信頼性を高めることができる。
【0052】
また、上記実施例のマルチフレーム同期検出装置は、特定パターンデータとしてのHDLCパターンデータが各フレームの最後に含むよう構成されたマルチフレームの同期検出を行うものとし、特定パターンデータを検出した次のビットクロックタイミングで、ビットストリーム信号をメモリ回路32に格納するものとして説明したが、これに限られるものではない。特定パターンデータのフレーム内での位置が規定されていれば、その位置と先頭ビットであるフレームビットの位置関係から、特定パターンデータが検出されたタイミング(即ち、特定パターンデータが検出された位置)に基いて、フレームビットを読込むようにすればよい。
【0053】
また、上記実施例のマルチフレーム同期検出装置は、「n個置きのフレームの先頭ビットに、mビットの同期パターンを構成するビットデータが設定されたマルチフレーム」として、「4個置きのフレームの先頭ビットに、6ビットの同期パターンを構成するビットデータが設定されたマルチフレーム」の同期検出を行うものとして説明したが、これに限られるものではない。
【図面の簡単な説明】
【図1】 一実施例のマルチフレーム同期検出装置の全体的構成を示すブロック図である。
【図2】 同期検出部及び同期判定部を詳細に示す説明図である。
【図3】 メモリ回路の構成を示す説明図である。
【図4】 実施例のマルチフレーム同期検出装置にて実行されるビットクロック同期処理を示すフローチャートである。
【図5】 同じく信号抽出転送処理を示すフローチャートである。
【図6】 同じく同期信号設定処理を示すフローチャートである。
【図7】 マルチフレームの構成を示す説明図である。
【図8】 各フレームビットの割当てを示す説明図である。
【符号の説明】
2…受信部、4…同期検出部、6…同期判定部、6a…ビット位置カウンタ、22…S/P変換部、22…シリアル/パラレル変換部、24…特定パターン記憶部、26…特定パターン比較部、28…第1シフトレジスタ、32…メモリ回路、34…第2シフトレジスタ、36…同期パターン比較部、38…サイクルカウンタ、40…同期検出制御部。
Claims (4)
- 一定長のビット列からなり該ビット列の特定位置に特定パターンデータが設定されたフレームを、m×n個、時系列順に並べてなるマルチフレームであって、前記m×n個のフレームの内、n個置きのフレームの先頭ビットに、mビットの同期パターンを構成するビットデータが設定され、データ受信時に前記同期パターンを検出することにより当該マルチフレームの先頭タイミングを検出できるように構成されたマルチフレーム
を用いて生成されたシリアルデータを受信し、該受信したシリアルデータの中から前記マルチフレームの先頭タイミングを検出するマルチフレーム同期検出方法であって、
前記シリアルデータの中から前記特定パターンデータを検出し、
前記特定パターンデータが検出されると、該検出タイミングに基づき、前記シリアルデータの内、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納し、
前記記憶手段に格納した先頭ビットの内、n個置きのm個の先頭ビットが前記同期パターンに一致すると、その一致したタイミングに基づき、前記マルチフレームの先頭タイミングを検出することを特徴とするマルチフレーム同期検出方法。 - 請求項1に記載のマルチフレーム同期検出方法において、
前記先頭ビットの格納は、前記特定パターンデータが前記フレームの送信周期と同じ時間間隔で複数検出されたときに行うことを特徴とするマルチフレーム同期検出方法。 - 一定長のビット列からなり該ビット列の特定位置に特定パターンデータが設定されたフレームを、m×n個、時系列順に並べてなるマルチフレームであって、前記m×n個のフレームの内、n個置きのフレームの先頭ビットに、mビットの同期パターンを構成するビットデータが設定され、データ受信時に前記同期パターンを検出することにより当該マルチフレームの先頭タイミングを検出できるように構成されたマルチフレーム
を用いて生成されたシリアルデータを受信し、該受信したシリアルデータの中から前記マルチフレームの先頭タイミングを検出するマルチフレーム同期検出装置であって、
前記シリアルデータの中から前記特定パターンデータを検出する特定パターン検出手段と、
該特定パターン検出手段により前記特定パターンデータが検出されると、該検出タイミングに基づき、前記シリアルデータの内、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する読込手段と、
前記記憶手段に格納された先頭ビットの内、n個置きのm個の先頭ビットが前記同期パターンに一致すると、その一致したタイミングに基づき、前記マルチフレームの先頭タイミングを検出する先頭タイミング検出手段と、
を備えたことを特徴とするマルチフレーム同期検出装置。 - 請求項3に記載のマルチフレーム同期検出装置において、
前記読込手段は、前記先頭ビットの格納を、前記特定パターン検出手段により前記特定パターンデータが前記フレームの送信周期と同じ時間間隔で複数検出されたときに行うことを特徴とするマルチフレーム同期検出装置。
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