JP2926670B2 - セル到着順序検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】デジタル通信の一方式であるＡＴ
Ｍ（Asynchonous Transfer Mode:非同期転送モード）通
信システムにおいては、多くの通信情報は小単位（以下
セルという）の情報に分割されて非同期転送されるため
に、分割されたセルの順序は、送信・受信の後に元の順
序が保存されていなければならない。したがって、交換
機等の各種の伝送路からなるＡＴＭ通信システムが、順
序通りに、セルを相手先に転送しているかどうかが問題
となる。本発明は、このようなＡＴＭ通信システムにお
けるセルの転送状態を試験するセル到着順序検出装置に
関し、特に試験用の信号として擬似ランダム（ＰＮ）信
号を用いたセル到着順序検出装置に関する。

【０００２】

【従来の技術】ＡＴＭ通信システムにおいては、音声等
の連続する通信情報は、順次分割された後に、セル（小
単位）にされ、それがレイヤー処理を施されて相手先に
転送される。図３にセルの構造の一例を示す。セルは、
相手先のアドレス情報を格納する５バイトのヘッダ領
域、各セル毎に順次増加するようなシーケンス番号情報
を格納する４ビットのシーケンス番号領域、上記シーケ
ンス番号情報の検出、訂正が行えるような情報を格納す
る４ビットのシーケンス番号保護領域及び分割された通
信情報を格納する４７バイトの情報領域から構成され、
全体で５３バイトの領域を有している。

【０００３】ＡＴＭ通信システムにおいては、送り出さ
れたセルが順序通りに相手先に転送されることが要求さ
れるが、通信システム内のトラフィックの込み具合やヘ
ッダのアドレス情報のビットエラー等により、セルが逆
転（セルの順序が入れ替わる）されたり、廃棄（消失）
されたり、多重化されたり、又は誤配送されたりして、
送り出しの順序通りに相手先に転送されない場合が生ず
る。そのために、セルの転送が順序通り正常に行われて
いるか否かの試験が必要となる。

【０００４】このような試験を行う方法として、従来か
ら、特開平３ー１３９０４３号公報に開示されている発
明「ＡＴＭ交換におけるセル抜けおよび誤配送検出方
式」があった。この発明は、上述のシーケンス番号領域
に格納した、セルの順番を示す４ビットのシーケンス番
号情報に基づいて、セルの転送状態を試験するものであ
る。すなわち、試験信号の送信側においては、セルの順
番を示す連続性情報をシーケンス番号情報として各セル
のシーケンス番号領域に順次格納してＡＴＭ通信システ
ムに送出し、そして、試験信号の受信側（相手先）にお
いては、順次到着するセルの各シーケンス番号情報か
ら、セルの到着順序を検出する。

【０００５】

【発明が解決しようとする課題】一般に、ＡＴＭ通信シ
ステム内においては、ビットエラーの発生は避けられ
ず、しかもそのビットエラーが、転送されるセルのどの
部分で、いつ発生するか分からない。したがって、上述
のシーケンス番号情報に基づいてセルの到着順序を検出
する方法においては、セルのシーケンス番号情報にビッ
トエラーが発生した場合には、例えセルが順序通り正常
に到着したとしても、到着順序を誤って検出してしまう
という問題があった。すなわち、正しい情報転送状態も
エラーと認識される問題があった。本発明は、上記問題
を解決し、例えＡＴＭ通信システム内でビットエラーが
発生したとしても、セルの到着順序を正しく検出できる
セル到着順序検出装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決すため
に、本発明では、セルの到着順序を検出するための試験
信号として擬似ランダム信号（ＰｓｅｕｄｏｕーＮｏｉ
ｓｅすなわちＰＮ信号と呼ばれる）を用いた。すなわ
ち、ＰＮ信号の規則性に着眼して、次のようにセルの到
着順序を検出した。

【０００７】 試験信号として発生されたＰＮ信号
が、ＡＴＭ通信システムに入力されて、セルにされる
と、各セルはそれぞれ位相の異なったＰＮ信号となるた
めに、試験信号の受信側においては、位相の違いに着目
して、各セルのＰＮ信号を検出すれば、セルをそれぞれ
特定することができる。図１２に、一周期が３１個
（（２^m −１）でｍ＝５の場合）のビットデータからな
るＰＮ信号を、図３に示すセルの情報領域の３７６ビッ
ト毎にセルにした例を示す。図において、ＰＮ信号は一
周期が３１個のビットデータ（０〜３０ビット目のデー
タで表される）が１〜３７周期にわたって連続して発生
し、また、セルはセル１、セル２・・・・と連続していると
ともに、各セルの情報（３７６ビット）は連続したＰＮ
信号が分割されてセルになっていることを示している。
各セルの情報は、具体的には、セル１ではＰＮ信号の１
周期の０ビット目から１３周期の３ビット目のデータ、
セル２はＰＮ信号の１３周期の４ビット目から２５周期
の７ビット目のデータ、（セル３、セル４の説明は省
略）で構成されている。

【０００８】ここで、セルの情報に着目すると、各セル
の情報領域に示した数字（ＰＮ信号の周期は省略して、
一周期の何ビット目であるかだけを示している）から、
各セルのＰＮ信号の先頭のビットデータが０、４、８、
１２と４ビットずつ位相が遅れていることが分かる。す
なわち、ＰＮ信号がセルに分割されると、一定ビットず
つ位相のずれたＰＮ信号となる。これに基づいて、受信
側では、例えばセル２を基準に次に到着するセルが、セ
ル１、セル３、又はセル４であるかを検出する場合は、
それぞれ、４ビット位相の進んだＰＮ信号か、４ビット
位相の遅れたＰＮ信号か、又は８ビット位相の遅れたＰ
Ｎ信号かを検出すれば、セルを特定することができる。

【０００９】 ＰＮ信号は、例えば、一周期が（２^m
−１）個のビットデータからなる場合、連続するｍ個の
ビットデータのパターン構成により、一周期における位
相を特定できるという特性を持っている。換言すれば、
連続するｍ個のビットデータのパターン構成が同一なも
のは、一周期に一つしか存在しないので、それによって
位相を特定できる。具体的には、上記に例示した一周
期が３１個（ｍ＝５の場合）のビットデータからなるＰ
Ｎ信号を用いる場合には、連続する５個のビットデータ
を検出することにより、それぞれのＰＮ信号の位相、す
なわちセルを特定することができる。

【００１０】 一周期が（２^m −１）個のビットデー
タからなるＰＮ信号は、直列ｍ段のシフトレジスタと少
なくとも一つの排他的論理和回路との組合せでなる論理
回路によって発生される。例えば、一周期が３１個（ｍ
＝５の場合）のビットデータからなるＰＮ信号は、図２
に示すような回路によって発生される。このような論理
回路で発生されたＰＮ信号を、試験信号としてＡＴＭ通
信システムに出力して、ＡＴＭ通信システム内を経由す
る過程で、このＰＮ信号にビットエラーが発生したとし
ても、試験信号の受信側においては、上記ＰＮ信号を発
生させた回路と同一な論理回路に、ＰＮ信号の連続する
ｍ個（上記で述べたＰＮ信号の特性に基づく）のビッ
トデータを取り込んで同期引き込み動作を行うことによ
り、試験信号として送出されたＰＮ信号と同一なＰＮ信
号（参照ＰＮ信号）を発生させることができる。

【００１１】なお、上記同期引き込み動作は、送出され
たＰＮ信号と同一なＰＮ信号（参照ＰＮ信号）を発生さ
せるために行うもので、具体的には、論理回路に取り込
んだデータにビットエラーが含まれているか否かの判
定、すなわち同期外れ状態か同期状態かの同期判定を行
うとともに、同期外れ状態のときには新たにデータを取
り込んで、再度同期判定を行い、最終的に、ビットエラ
ーを含まないデータを論理回路に取り込むための動作で
ある。同期判定は、取り込んだデータに基づいて発生さ
れる連続するｍ個のビットデータと、上記取り込んだデ
ータに続く連続するｍ個のビットデータとを順次比較し
て、両方の連続するｍ個のビットデータ間に一つでも差
異がなければ同期状態とし、また一つでも差異があれば
同期外れ状態とするものである。

【００１２】 任意の位相を有し、一周期が（２^m −
１）個のビットデータからなるＰＮ信号は、連続するｍ
個（上記で述べたＰＮ信号の特性に基づく）のビット
データに基づいて生成される。したがって、これを用い
てば、で述べた位相の異なるＰＮ信号を受信側で検出
する場合、基準となる所望の位相を有する検出用信号
（例えば４ビット位相の遅れたＰＮ信号）を生成するこ
とができる。

【００１３】このために、本発明のセル到着順序検出装
置においては、一周期が（２^m −１）個のビットデータ
からなるＰＮ信号を発生してＡＴＭ通信システムに送出
するＰＮ信号発生器と、ＡＴＭ通信システム内でセルに
分割されて、順次転送されてくるＰＮ信号の連続するｍ
個のビットデータを各セル毎に受けて、前記ＰＮ信号発
生器で発生されたＰＮ信号と同一の参照ＰＮ信号を前記
各セル毎に逐次発生させる参照ＰＮ信号発生回路と、該
参照ＰＮ信号発生回路から出力された一つの参照ＰＮ信
号の連続するｍ個のビットデータを受けて、次に到着す
るセルの順序を検出するための検出用信号を生成するセ
ル順序検出用信号生成回路（４）と、前記参照ＰＮ信号
発生回路から出力される前記参照ＰＮ信号と前記セル順
序検出用信号生成回路から出力される前記検出用信号と
が連続するｍ個のビットデータについて一致するか否か
を検出するセル順序検出回路（５）とを備えた。

【００１４】

【作用】ＰＮ信号発生器によって発生されたＰＮ信号
は、セルの順序を検出するための試験信号として、ＡＴ
Ｍ通信システムに送出される。このＰＮ信号は、ＡＴＭ
通信システム内において、セルの情報領域の３７６ビッ
ト（図３に示す）毎にセルに分割される。このとき、手
段ので述べたように、各セルはそれぞれ位相の異なっ
たＰＮ信号となる。これによって、試験信号の受信側で
は、このＰＮ信号の位相の違いに着目すれば、セルの順
序を検出することができる。

【００１５】セルにされて、ＡＴＭ通信システムを経由
して送られてきたＰＮ信号は、順次、受信側の参照ＰＮ
信号発生回路に入力される。参照ＰＮ信号発生回路は、
手段ので述べたように、ＰＮ信号発生器と同等な論理
回路を有しており、受信したＰＮ信号の連続するｍ個の
ビットデータを各セル毎にこの論理回路に取り込んで、
例えＡＴＭ通信システム内でビットエラーが発生したと
しても、ＰＮ信号発生器が発生したＰＮ信号と同一なＰ
Ｎ信号（参照ＰＮ信号）を各セル毎に順次発生する。

【００１６】セル順序検出用信号生成回路は、手段の
で述べたように、一つのセルによって発生された参照Ｐ
Ｎ信号の連続するｍ個のビットデータを受けて、この参
照ＰＮ信号を発生させたセルの次に到着するセルの順序
を検出するための検出用信号を生成する。すなわち、次
に到着するセルのＰＮ信号の位相が、この一つのセルの
ＰＮ信号の位相とどの様な関係にあるか、例えば、手段
ので述べたように、４ビット位相が遅れているか、又
は８ビット位相が遅れているか等を、検出するための基
準となる信号が生成される。この生成された検出用信号
の連続するｍ個のビットデータと、次に到着するセルの
ＰＮ信号に基づいて発生される参照ＰＮ信号の連続する
ｍ個のビットデータとの一致状態が、セル順序検出回路
で順次検出されて、セルの到着順序にエラーがあるかな
いかが判定され、被試験ＡＴＭ通信システムの動作の良
否が判断される。

【００１７】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、セル到着順序検出装置の概略構成を示
すブロック図である。ＰＮ信号発生器１は、例えば５段
構成のＦＳＲ(Feedback Shift Register) １ａと帰還ル
ープ１ｂとで構成され、一周期が３１個（（２^m −１）
でｍ＝５の場合）のビットデータからなるＰＮ信号ａを
発生して、セルの到着順序を検出するための試験信号と
してＡＴＭ通信システム２へ送出する。なお、５段構成
のＦＳＲ１ａは、例えば、図２に示すように、直列５段
のシフトレジスタ１ｃと、１個のＥＸＯＲゲート（排他
的論理和回路）１ｄとで構成されている。また、一周期
が（２^m −１）個のビットデータからなるＰＮ信号を発
生させる場合には、直列ｍ段のシフトレジスタを用い
る。

【００１８】ＡＴＭ通信システム２に送出されたＰＮ信
号ａは、例えば、図３に示すセルの情報領域の３７６ビ
ット毎にセルにされる。このとき、図１２に示したよう
に、ＰＮ信号ａがセルに分割されると、４ビットずつ位
相が遅れたＰＮ信号のセルになる。セルは、順次セル
１、セル２、セル３、セル４、・・・・と、試験信号の受信
側へＡＴＭ通信システム２内を転送される。ＡＴＭ通信
システム２は、試験信号の送信側から転送されて到着す
る各セルの情報領域から、ＰＮ信号のセルを順次取り出
して、連続するＰＮ信号に復元して出力する。この場
合、ＡＴＭ通信システム２内でビットエラー及びセルの
逆転、廃棄、多重又は誤配送がなければ、試験信号とし
て送出されたＰＮ信号ａと同一のＰＮ信号となる。

【００１９】なお、この例のＡＴＭ通信システム２にお
いては、上記連続するＰＮ信号を復元したときに、各セ
ルにおける先頭のデータが特定できるデータ先頭信号ｃ
が出力されるとともに、クロックｄも出力される。ＡＴ
Ｍ通信システム２から出力される上記連続するＰＮ信号
（受信信号ｂ）は、試験信号の受信側の参照ＰＮ信号発
生回路３の入力端子３ｅに入力される。受信信号ｂを復
元される前のセル単位で考えると、ＰＮ信号ａの分割さ
れたセルが順次入力端子３ｅに到着していることを意味
している。具体的には、受信信号ｂは、セルの逆転、廃
棄、多重又は誤配送がなければ、送出されたセルの順序
通りに、セル１、セル２、セル３、セル４、・・・・と到着
し、また、セルの逆転があった場合には、例えば、セル
１、セル２、セル４、セル３、・・・・といったように、セ
ル３とセル４が反転して到着する。

【００２０】参照ＰＮ信号発生回路３は、切換器３ａ、
ＦＳＲ３ｂ（ＦＳＲ１ａと同一構成）、帰還ループ３ｃ
及び同期判定回路３ｄから構成され、受信信号ｂに基づ
いて同期引き込み動作を行って、順次到着するセル毎
（例えばセル１、セル２、セル３、セル４、・・・・）にＰ
Ｎ信号ａと同一な（同期のとれた）ＰＮ信号（参照ＰＮ
信号ｅ）を発生させる。

【００２１】以下に、参照ＰＮ信号ｅを発生させるため
の、同期引き込み動作を説明する。制御手段６から出力
される制御信号ｆにより、切換器３ａが入力端子３ｅ側
に切り換えられて、受信信号ｂの中の、セル（例えばセ
ル２）の先頭から５ビット（ＦＳＲ１ａを５段構成とし
たため）のデータがＦＳＲ３ｂの直列５段のシフトレジ
スタに取り込まれると、再び制御信号ｆにより切換器３
ａがＦＳＲ３ｂの出力側に切り換えられて、ＦＳＲ３ｂ
と帰還ループ３ｃとが接続され、ＦＳＲ３ｂは自走状態
となる。

【００２２】同期判定回路３ｄは、受信信号ｂとＦＳＲ
３ｂの出力信号ｉ（図２のＰＮ信号ａに相当する）とを
受けて、制御手段６から出力される判定期間信号ｇに基
づいて、自走状態になったＦＳＲ３ｂから出力される最
初の５ビットの出力信号ｉと上記セル２の先頭から５ビ
ットのデータに続く５ビットのデータとを順次比較し
て、この５ビットが連続して差異がなければ、ＦＳＲ３
ｂから出力される出力信号ｉは、受信信号ｂと同期状態
と判定し、また、１ビットでも差異があると同期外れ状
態と判定し、その判定結果（同期判定信号ｈ）を制御手
段６に出力する。なお、同期外れ状態と判定さたとき
は、再び切換器３ａが入力端子３ｅ側に切り換えられ、
受信信号ｂのセル２の新たな５ビットのデータがＦＳＲ
３ｂに取り込まれて、更に上記の動作が行われる。そし
て、同期状態と判定されるまでこの同期引き込み動作が
繰り返される。

【００２３】その結果、参照ＰＮ信号発生回路３はＰＮ
信号発生器１と同一なＰＮ信号（出力信号ｉ）を発生す
る。なお、参照ＰＮ信号ｅとしては、ＦＳＲ３ｂの５段
目のシフトレジスタから出力される信号を用いている。
この参照ＰＮ信号ｅは、ＦＳＲ３ｂの出力信号ｉに対し
て５ビット前のビットデータを出力する。

【００２４】セル順序検出用信号生成回路４は、切換器
４ａ、ＦＳＲ４ｂ（ＦＳＲ１ａと同一構成）、帰還ルー
プ４ｃ及び遅延ＰＮ信号生成回路４ｄから構成され、参
照ＰＮ信号発生回路３から出力される参照ＰＮ信号ｅに
基づいて、この参照ＰＮ信号ｅを発生させたセルの次に
到着するセルの順序を検出するための検出用信号を生成
する。具体的には、この参照ＰＮ信号ｅを発生させたセ
ルがセル２であったとすると、セル２の次に到着するセ
ルが順序通りセル３か、又は順序の違ったセル４か、セ
ル１か、等の検出を行う（すなわち、参照ＰＮ信号ｅを
発生させたセルを基準にして、一つ後のセルか、二つ後
のセルか、又は一つ前のセルか、等の相対的な順序を検
出する）ための検出用信号が生成される。更に、手段の
で述べた説明に基づくならば、４ビット位相の進んだ
（２７ビット遅れと同じ）ＰＮ信号か、４ビット位相の
遅れたＰＮ信号か、又は８ビット位相の遅れたＰＮ信号
か等を検出するための信号を生成することである。

【００２５】以下に、このセル順序検出用信号生成の動
作を説明する。制御手段６から出力される制御信号ｊに
より、切換器４ａが参照ＰＮ信号発生回路３側に切り換
えられて、同期状態で参照ＰＮ信号発生回路３から出力
されている参照ＰＮ信号ｅがＦＳＲ４ｂの直列５段のシ
フトレジスタに取り込まれる。例えば、参照ＰＮ信号ｅ
を発生させたセル（例えばセル２）の最後の５ビットの
データが読み込まれる。そして、再び制御信号ｊにより
切換器４ａがＦＳＲ４ｂの出力側に切り換えられて、Ｆ
ＳＲ４ｂと帰還ループ４ｃとが接続され、ＦＳＲ４ｂは
自走状態となる。

【００２６】この結果、ＦＳＲ４ｂはＰＮ信号発生器１
と同一なＰＮ信号ｋ（図２のＰＮ信号ａに相当する）を
発生するとともに、直列５段のシフトレジスタの各出力
から、それぞれ位相の異なったＰＮ信号ｍ1 〜ｍ5 を遅
延ＰＮ信号生成回路４ｄに出力する。遅延ＰＮ信号生成
回路４ｄは、入力されたＰＮ信号ｍ1 〜ｍ5 を任意に排
他的論理和回路で合成することにより、所望の遅延ＰＮ
信号（検出用信号）、例えば遅延ＰＮ信号ｐ1 〜ｐ4
（検出用信号）を生成してセル順序検出回路５に出力す
る。なお、以下遅延ＰＮ信号及び遅延ＰＮ信号ｐ1 〜ｐ
4 が検出用信号であることの記載は省略する。ここで、
先ず、遅延ＰＮ信号ｐ1 〜ｐ4 の生成について詳述す
る。上述のように、ＦＳＲ４ｂが図２に示すＦＳＲ１ａ
と同一な５段構成であるので、自走状態となったＦＳＲ
４ｂは図４のようになる。このような直列５段のシフト
レジスタから発生されるＰＮ信号の場合、０〜３０通り
のビット遅延が考えられる。

【００２７】図５は、ＰＮ信号ｍ5 を基準として、これ
に対して１ビットずつ遅延したＰＮ信号（３１通り）を
生成する場合、ＰＮ信号ｍ1 〜ｍ5 を排他的論理和回路
でどのように合成すればよいかを示している。例えば、
５ビット遅延した遅延ＰＮ信号は、ＰＮ信号ｍ3 とＰＮ
信号ｍ5 との排他的論理和によって生成され、また９ビ
ット遅延した遅延ＰＮ信号は、ＰＮ信号ｍ1 とＰＮ信号
ｍ2 とＰＮ信号ｍ4 との排他的論理和によって生成され
る。なお、この５ビット遅延した遅延ＰＮ信号は、帰還
ループ４ｃを介して１段目のシフトレジスタに帰還され
るＰＮ信号ｋと同一位相（遅延）である。

【００２８】次に、セル順序を検出するためには、遅延
ＰＮ信号生成回路４ｄで、どのような遅延ＰＮ信号を生
成すればよいかを図６で説明する。図６において、受信
信号ｂは、セル１、セル２、セル３、セル４、セル５と
順序通りに参照ＰＮ信号発生回路３に入力されるととも
に、セル２で前述の参照ＰＮ信号ｅが発生され、かつセ
ル２の最後の５ビットがＦＳＲ４ｂに読み込まれること
を示している。また、ビット数は、セル２の最後から５
ビット前を基準（０）にして、各セルの頭のビットまで
をビット単位の数字で示している。例えば、セル３の頭
は５ビット目、セル４の頭は３８１ビット目、セル２の
頭は−３７１ビット目である。なお、「−」は基準に対
してビット位置が前にあることを示している。セルは前
述のように３７６ビットで構成されている。

【００２９】そして、遅延量は、上記と同様にセル２の
最後から５ビット前を基準にして、各セルの頭のビット
が何ビット遅延（３１ビット周期のＰＮ信号に対して）
しているかを示している。例えば、セル３の頭は５ビッ
ト遅延、セル４の頭は９ビット遅延（３１ビットの１２
周期後において）、セル２の頭は１ビット遅延（３１ビ
ットの１２周期前において）であり、手段ので説明し
たのと同様に、４ビットずづ位相（遅延量）がずれてい
る。なお、前述の図１２と、この図６との位相（遅延
量）の違いは、基準をセル１の先頭（図１２）に置く
か、又はセル２の最後から５ビット前（図６）に置くか
の違いであり、基本的には同じである。

【００３０】したがって、以上の図６の内容から、セル
３を検出するためには５ビット遅延した遅延ＰＮ信号、
セル４を検出するためには９ビット遅延した遅延ＰＮ信
号、セル２を検出するためには１ビット遅延した遅延Ｐ
Ｎ信号、・・・・等を生成すればよいことが分かる。なお、
必要な遅延量を有する遅延ＰＮ信号を生成する方法は、
前述の図５に示した通りである。上記の内容に基づい
て、遅延ＰＮ信号生成回路４ｄをより具体化した例を示
すと、図７のようになる。なお、この具体例は、参照Ｐ
Ｎ信号ｅを発生させたセルをセルｎ（上記の例ではセル
２としたが、実際にはセル３、セル４・・・・というように
順次変わっていく）としたときに、セルｎの次に到着す
るセルが、セルｎの前のセルｎ-1か、セルｎと同じセル
ｎか、セルｎの次のセルｎ+1か、及びセルｎの次の次の
セルｎ+2かを検出する場合についての例である。

【００３１】図７において、セルｎ-1（図６のセル１に
相当）を検出するための２８ビット遅延した遅延ＰＮ信
号ｐ1 はＰＮ信号ｍ1 ，ｍ3 ，ｍ4 及びＥＸＯＲゲート
４ｅ，４ｆにより生成され、セルｎ（図６のセル２に相
当）を検出するための１ビット遅延した遅延ＰＮ信号ｐ
2 はＰＮ信号ｍ4 により生成され、セルｎ+1（図６のセ
ル３に相当）を検出するための５ビット遅延した遅延Ｐ
Ｎ信号ｐ3 はＰＮ信号ｍ3 ，ｍ5 及びＥＸＯＲゲート４
ｇにより生成され、またセルｎ+2（図６のセル４に相
当）を検出するための９ビット遅延した遅延ＰＮ信号ｐ
4 はＰＮ信号ｍ1，ｍ2 ，ｍ4 及びＥＸＯＲゲート４
ｈ，４ｉにより生成される。

【００３２】セル順序検出回路５は、比較器５ａ〜５ｄ
及び到着セル検出回路５ｅから構成され、セル順序検出
条件設定回路４から出力される遅延ＰＮ信号ｐ1 〜ｐ4
と参照ＰＮ信号発生回路３から出力される参照ＰＮ信号
ｅとを比較して、遅延ＰＮ信号ｐ1 〜ｐ4 を発生させた
セルを基準にして、参照ＰＮ信号ｅを発生させたセルの
相対的な順序を検出する。具体的には、遅延ＰＮ信号ｐ
1 〜ｐ4 を発生させたセルがセルｎであったとすると、
次に到着したセル（次に参照ＰＮ信号ｅを発生させたセ
ル）が、セルｎ-1、セルｎ、セルｎ+1又はセルｎ+2かを
検出する。

【００３３】以下に、このセル順序検出の動作を説明す
る。比較器５ａ〜５ｄの一方に、上述の例のように、セ
ル２で発生された参照ＰＮ信号ｅに基づいて生成されて
いる遅延ＰＮ信号ｐ1 〜ｐ4 がそれぞれ入力されている
とすると、比較器５ａ〜５ｄの他方には、セル２の次に
到着したセルで発生された参照ＰＮ信号ｅが入力されて
いる。なお、遅延ＰＮ信号ｐ1 ，ｐ2 ，ｐ3，ｐ4 に
は、それぞれセル２の次に到着セルが、セル１，セル
２，セル３，セル４であるかを検出するための信号が出
力されているものとする。比較器５ａ〜５ｄは、それぞ
れ遅延ＰＮ信号ｐ1 〜ｐ4 と参照ＰＮ信号ｅとをビット
毎に比較し、その結果を到着セル検出回路５ｅに出力す
る。

【００３４】到着セル検出回路５ｅは、制御手段６から
出力されるセル検出期間信号ｑにより指定される５ビッ
トの期間において、比較器５ａ〜５ｄからそれぞれ出力
されてくる比較結果の何れが５ビット連続して差異がな
いかを検出し、到着セルを決定する。例えば、セル２の
次に到着したセルがセル３であった場合には、比較器５
ｃの比較結果が５ビット連続して差異がなかったと到着
セル検出回路５ｅで検出される。

【００３５】なお、セル検出期間信号ｑにより指定され
る５ビットの期間は、セル２の次に到着したセル（上記
ではセル３）の、参照ＰＮ信号発生回路３における同期
引き込み動作が終了し、同期状態になった後からセル３
の最後のビットの間（例えばセル３の最後の５ビット）
で到着セルの検出が行われるように、設定されている。
すなわち、参照ＰＮ信号発生回路３が同期状態になった
後は、自走状態においてＦＳＲ３ｂとＦＳＲ４ｂは互い
に同期するので、この同期状態となった後であればいつ
でも到着セルの検出が可能となる。

【００３６】制御手段６は、ＡＴＭ通信システム２から
出力される、前述のデータ先頭信号ｃ（各セルにおける
先頭のデータを特定する信号）及びクロックｄに基づい
て、各セル毎に、前述の制御信号ｆ（受信信号ｂの各セ
ルの先頭から５ビットをＦＳＲ３ｂに読み込むために切
換器３ａを制御する）、判定期間信号ｇ（出力信号ｉが
受信信号ｂと同期状態であるか否かを判定する期間を示
す信号）、制御信号ｊ（参照ＰＮ信号ｅの各セルの最後
の５ビットをＦＳＲ４ｂに読み込むために切換器４ａを
制御する）及びセル検出期間信号ｑ（参照ＰＮ信号ｅと
遅延ＰＮ信号ｐ1 〜ｐ4 とを比較して、到着セルを検出
するための検出期間を示す信号）を発生し、出力する。

【００３７】なお、制御信号ｆは、同期判定回路３ｄか
ら制御手段６に入力される同期判定信号ｈ（出力信号ｉ
が受信信号ｂと同期状態であるか否かを示す信号）が同
期外れ状態を示したときには、受信信号ｂの５ビットを
ＦＳＲ３ｂに読み込むために切換器３ａを再び制御す
る。そして、図１に示す実施例では、以上説明したよう
な内容を入力端子３ｅに到着するセル毎に繰り返すこと
によって、前に到着したセルに対して次に到着するセル
の相対的な順序を順次検出している。

【００３８】図８は、本発明の他の実施例に係わるセル
到着順序検出装置の概略構成を示すブロック図である。
図１の実施例と同一部分には同一符号が付けてある。し
たがって、重複する部分の詳細説明は省略する。この実
施例においては、参照ＰＮ信号発生回路３から出力され
る参照ＰＮ信号ｅは、ＦＳＲ３ｂの直列５段のシフトレ
ジスタから５ビット並列に出力される。セル順序検出用
信号生成回路４は、メモリ４ｊ及び検出用信号生成回路
４ｋから構成されており、動作は次の通りである。

【００３９】制御手段６から出力される制御信号ｊによ
り、同期状態で参照ＰＮ信号発生回路３から出力されて
いる参照ＰＮ信号ｅが、５ビット並列にメモリ４ｊに読
み込まれる。例えば、参照ＰＮ信号ｅを発生させたセル
（例えばセル２）の最後の５ビットのデータが読み込ま
れる。そして、メモリ４ｊはこの読み込んだ参照ＰＮ信
号ｅを、５ビット並列のデータｒ1 〜ｒ5 として検出用
信号生成回路４ｋに出力する。検出用信号生成回路４ｋ
は、入力されたデータｒ1 〜ｒ5 を排他的論理和回路で
合成することにより、到着セルを検出するための検出用
信号、例えば検出用信号ｓ1 〜ｓ4 を生成してセル順序
検出回路５に出力する。

【００４０】ここで、セル順序を検出するためには、検
出用信号生成回路４ｋで、どのような検出用信号を生成
すればよいかを図９で説明する。図９において、受信信
号ｂは、セル１、セル２、セル３、セル４、セル５と順
序通りに参照ＰＮ信号発生回路３に入力されるととも
に、セル２で前述の参照ＰＮ信号ｅが発生され、かつセ
ル２の最後の５ビットがメモリ４ｊに読み込まれること
を示している。

【００４１】また、ビット数は、セル２の最後から５ビ
ット前を基準（０）にして、各セルの最後のビットまで
をビット単位の数字で示している。例えば、セル２の最
後は４ビット目、セル３の最後は３８０ビット目、セル
４の最後は７５６ビット目、セル１の最後は−３７２ビ
ット目、・・・・等である。なお、「−」は基準に対してビ
ット位置が前にあることを示している。セルは前述のよ
うに３７６ビットで構成されている。

【００４２】そして、遅延量は、上記と同様にセル２の
最後から５ビット前を基準にして、各セルの最後の５ビ
ットがそれぞれ何ビット遅延（３１ビット周期のＰＮ信
号に対して）しているかを示している。例えば、セル２
の最後の５ビットは０，１，２，３，４ビット遅延、セ
ル３の最後の５ビットは４，５，６，７，８ビット遅延
（３１ビットの１２周期後において）、セル４の最後の
５ビットは８，９，１０，１１，１２ビット遅延（３１
ビットの２４周期後において）、セル１の最後の５ビッ
トは２７，２８，２９，３０，０ビット遅延（３１ビッ
トの１３周期前において）、・・・・等であり、手段ので
説明したのと同様に、４ビットずづ位相（遅延量）がず
れている。

【００４３】したがって、以上の図９の内容から、セル
３を検出するためには４，５，６，７，８ビット遅延し
た５ビット並列の検出用信号、セル４を検出するために
は８，９，１０，１１，１２ビット遅延した５ビット並
列の検出用信号、セル２を検出するためには０，１，
２，３，４ビット遅延した５ビット並列の検出用信号、
セル１を検出するためには２７，２８，２９，３０，０
ビット遅延した５ビット並列の検出用信号、・・・・等を生
成すればよいことが分かる。なお、この遅延量は到着セ
ルの検出を各セルの最後の５ビットを比較する場合の例
である。

【００４４】また、上記に示した５ビット並列の検出用
信号の必要な遅延量は、前述の図５を用いて実現するこ
とができる。ただし、図５において、ｍはｒと読み変え
る。例えば、セル１の検出に必要な、２７，２８，２
９，３０，０ビットの遅延量は次のように作られる。２
７ビット遅延はデータｒ2 ，ｒ4 ，ｒ5 の排他的論理和
により、２８ビット遅延はデータｒ1 ，ｒ3 ，ｒ4 の排
他的論理和により、２９ビット遅延はデータｒ2 ，ｒ5
の排他的論理和により、３０ビット遅延はデータｒ1 ，
ｒ4 の排他的論理和により、０ビット遅延はデータｒ5
により作られる。

【００４５】上記の内容に基づいて、検出用信号生成回
路４ｋをより具体化した例を示すと、図１０のようにな
る。なお、この具体例は前述の図７と同様、参照ＰＮ信
号ｅを発生させたセルをセルｎ（上述の例ではセル２と
したが、実際にはセル３、セル４・・・・というように順次
変わっていく）としたときに、セルｎの次に到着するセ
ルが、セルｎの前のセルｎ-1か、セルｎと同じセルｎ
か、セルｎの次のセルｎ+1か、及びセルｎの次の次のセ
ルｎ+2かを検出する場合についての例である。

【００４６】図１０において、セルｎ-1（図９のセル１
に相当）を検出するための２７〜０ビット遅延した５ビ
ット並列の検出用信号ｓ1 はデータｒ1 〜ｒ5 及び４個
の排他的論理和回路４ｍにより生成され、セルｎ（図９
のセル２に相当）を検出するための０〜４ビット遅延し
た５ビット並列の検出用信号ｓ2 はデータｒ1 〜ｒ5に
より生成され、セルｎ+1（図９のセル３に相当）を検出
するための４〜８ビット遅延した５ビット並列の検出用
信号ｓ3 はデータｒ1 〜ｒ5 及び４個の排他的論理和回
路４ｍにより生成され、またセルｎ+2（図９のセル４に
相当）を検出するための８〜１２ビット遅延した５ビッ
ト並列の検出用信号ｓ4 はデータｒ1 〜ｒ5 及び５個の
排他的論理和回路４ｍにより生成される。

【００４７】セル順序検出回路５は、比較回路５ｆ〜５
ｉ及び到着セル検出回路５ｅから構成される。比較回路
５ｆ〜５ｉは、セル順序検出用信号生成回路４から出力
される５ビット並列の検出用信号ｓ1 〜ｓ4 と参照ＰＮ
信号発生回路３から出力される５ビット並列の参照ＰＮ
信号ｅとを比較して、その結果を到着セル検出回路５ｅ
に出力する。比較回路５ｆの一例は、図１１に示す通り
であり、５個のＥＸＯＲゲート５ｊとアンドゲート５ｋ
から構成されている。なお、比較回路５ｇ〜５ｉはそれ
ぞれ比較回路５ｆを同一構成である。

【００４８】到着セル検出回路５ｅは、制御手段６から
出力されるセル検出期間信号ｑにより指定される１ビッ
トの期間において、比較回路５ｆ〜５ｉからそれぞれ出
力されてくる比較結果の何れが１ビット差異がないかを
検出し、到着セルを決定する。なお、セル検出期間信号
ｑにより指定される１ビットの期間は、セル２の次に到
着したセル（上記ではセル３）の、参照ＰＮ信号発生回
路３における同期引き込み動作が終了し、同期状態にな
った後からセル３の最後のビットの間で到着セルの検出
が行われるように、設定されている。例えば、図９のよ
うに、到着セルの検出を各セルの最後の５ビットを比較
する場合には、セル３の最後の１ビットにすればよい。
そして、図８に示す実施例では、以上説明したような内
容を入力端子３ｅに到着するセル毎に繰り返すことによ
って、前に到着したセルに対して次に到着するセルの相
対的な順序を順次検出している。

【００４９】以上、本発明の二つの実施例を、主に図１
及び図８を用いて説明した。なお、本発明はこれに限定
されるものではなく、以下のようなものであってもよ
い。ＰＮ信号発生器１のＦＳＲ１ａをは５段構成とした
が、ｍ段構成（例えば９、１５段）のＦＳＲを用いても
よい。この場合、図１においては、ＦＳＲ３ｂ及びＦＳ
Ｒ４ｂはｍ段構成とし、遅延ＰＮ信号生成回路４ｄには
ｍビットのＰＮ信号が入力できるようにする。また、図
８においては、ＦＳＲ３ｂはｍ段構成とし、メモリ４ｊ
はｍビット記憶できるメモリとし、検出用信号生成回路
４ｋはｍビットのデータが入力できるようにし、比較回
路５ｆ〜５ｉはｍビットの並列信号の比較ができるよう
にする。そして、参照ＰＮ信号発生回路３の同期判定及
びセル順序検出回路５の到着セルの決定は、ｍビットを
対象にする。なお、このＦＳＲの段数によって、図６及
び図９に示した遅延量が変わる（図１２に説明したよう
に、ＰＮ信号の一周期のビット数によって、各セルのＰ
Ｎ信号の位相が変わるため）とともに、図５に示した必
要な遅延量を生成する方法も変える必要がある。

【００５０】また、到着セルの検出として、セルｎ-1、
セルｎ、セルｎ+1及びセルｎ+2の４種類の状態を検出す
る例を示したが、これに限定されるものではない。更
に、図１に示す実施例においては、参照ＰＮ信号ｅをＦ
ＳＲ３ｂの５段目のシフトレジスタから出力されるＰＮ
信号としたが、これに限定されるものではなく、他のシ
フトレジスタから出力される信号（例えば出力信号ｉ）
を用いてもよい。

【００５１】

【発明の効果】以上説明したように、本発明のセル到着
順序検出装置は、セルの到着順序を検出するための試験
信号として擬似ランダム（ＰＮ）信号を用いたために、
仮にＡＴＭ通信システム内でビットエラーが発生した場
合にも、ＰＮ信号の規則性を利用して、送出したＰＮ信
号と同一なＰＮ信号（参照ＰＮ信号）を発生することが
でき、かつ、この参照ＰＮ信号に基づいて、それぞれ所
望の位相を有する複数の検出用信号、すなわち次に到着
するセルの順序を検出する基準となる信号を合成するこ
とができた。この結果、シーケンス数を用いた従来の測
定装置とは違って、ＡＴＭ通信システム内で発生するビ
ットエラーの影響を排除することができ、セルの到着順
序を正しく検出できるようになった。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるセル到着順序検出
装置の概略構成を示すブロック図、

【図２】 ５段構成のＦＳＲを示す図、

【図３】 セルの構造の一例を示す図、

【図４】 自走状態となったＦＳＲを示す図、

【図５】 図４のＦＳＲから出力される複数のＰＮ信号
で遅延ＰＮ信号を生成するための方法を示す図、

【図６】 セルと遅延量の関係を示す図、

【図７】 遅延ＰＮ信号生成回路をより具体的に示した
図、

【図８】 本発明の他の実施例に係わるセル到着順序検
出装置の概略構成を示すブロック図、

【図９】 他の実施例におけるセルと遅延量の関係を示
す図、

【図１０】 検出条件信号生成回路をより具体的に示し
た図、

【図１１】 比較回路をより具体的に示した図、

【図１２】 ＰＮ信号を分割してセルにした例を示す
図。

【符号の説明】

１・・・ ＰＮ信号発生器、２・・・ ＡＴＭ通信システム、３
・・・ 参照ＰＮ信号発生回路、３ａ，４ａ・・・ 切換器、３
ｂ，４ｂ・・・ ＦＳＲ、３ｄ・・・ 同期判定回路、３ｃ，４
ｃ・・・ 帰還ループ、３ｅ・・・ 入力端子、４・・・ セル順序
検出用信号生成回路、４ｄ・・・ 遅延ＰＮ信号生成回路、
４ｊ・・・ メモリ、４ｋ・・・ 検出用信号生成回路、５・・・
セル順序検出回路、５ａ，５ｂ，５ｃ，５ｄ・・・ 比較
器、５ｅ・・・ 到着セル検出回路、５ｆ，５ｇ，５ｈ，５
ｉ・・・ 比較回路、ａ，ｍ1 ，ｍ2 ，ｍ3 ，ｍ4 ，ｍ5・・・
ＰＮ信号、ｂ・・・ 受信信号、ｃ・・・ データ先頭信号、ｄ
・・・クロック、ｅ・・・ 参照ＰＮ信号、ｆ，ｊ・・・ 制御信
号、ｇ・・・ 判定期間信号、ｈ・・・ 同期判定信号、ｉ・・・
出力信号、ｐ1 ，ｐ2 ，ｐ3 ，ｐ4・・・遅延ＰＮ信号（検
出用信号）、ｑ・・・ セル検出期間信号、ｒ1 ，ｒ2 ，ｒ
3 ，ｒ4 ，ｒ5・・・データ、ｓ1 ，ｓ2 ，ｓ3 ，ｓ4・・・検
出用信号。

フロントページの続き (56)参考文献 特開 平３−250834（ＪＰ，Ａ) 特開 平３−139043（ＪＰ，Ａ) 特開 平４−137843（ＪＰ，Ａ) 特開 平５−183573（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56 H04L 12/26 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 情報をセルに分割して転送するＡＴＭ通
   信システムに接続されて、セルの到着順序を検出するセ
   ル到着順序検出装置において、 一周期が（２^m −１）個のビットデータからなる擬似ラ
   ンダム（ＰＮ）信号を発生してＡＴＭ通信システムに送
   出するＰＮ信号発生器（１）と、 ＡＴＭ通信システム内でセルに分割されて、順次転送さ
   れてくるＰＮ信号の連続するｍ個のビットデータを各セ
   ル毎に受けて、前記ＰＮ信号発生器で発生されたＰＮ信
   号と同一の参照ＰＮ信号を前記各セル毎に逐次発生させ
   る参照ＰＮ信号発生回路（３）と、 該参照ＰＮ信号発生回路から出力された一つの前記参照
   ＰＮ信号の連続するｍ個のビットデータを受けて、次に
   到着するセルの順序を検出するための検出用信号を生成
   するセル順序検出用信号生成回路（４）と、 前記参照ＰＮ信号発生回路から出力される前記参照ＰＮ
   信号と前記セル順序検出用信号生成回路から出力される
   前記検出用信号とが連続するｍ個のビットデータについ
   て一致するか否かを検出するセル順序検出回路（５）と
   を備えたセル到着順序検出装置。