JPH07202716A

JPH07202716A - 誤り訂正復号方法及び誤り訂正復号回路

Info

Publication number: JPH07202716A
Application number: JP7594A
Authority: JP
Inventors: Kazuchika Obuchi; 一央大渕; Takaharu Nakamura; 隆治中村; Kazuo Kawabata; 和生川端; Kenji Suda; 健二須田; Kensuke Sawada; 健介沢田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-05
Filing date: 1994-01-05
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】ガロア体ＧＦ（２^m）の元の数より１以上少
ない数ｎを符号長とする誤り訂正符号、又は短縮化され
た誤り訂正符号を復号する誤り訂正復号回路に関し、回
路規模または回路規模と消費電力を縮減することが可能
な誤り訂正復号方法及び誤り訂正復号回路を提供するこ
とを目的とする。【構成】高次から入力される符号にαⁱ（αはガロア
体の原始元、ｉは整数）を乗算して、直列符号をｍビッ
トの並列符号に変換し、該並列変換された符号を入力し
てαを乗算し、次の並列変換された符号との和を求め、
該和にαを乗算し、更に次の並列変換された符号との和
を求める計算を繰り返し、ｎビットの符号が全部入力さ
れた時にシンドロームを出力し、該シンドロームに、
αの乗算をｊ（ｊは０及び正の整数）回行い、該乗算結
果と、α^r（ｒは前記ｉ及びｊによって一義的に定まる
整数）との一致を検定し、該検定結果の出力位相と、高
次から入力される符号の誤り位相を一致させて誤り訂正
するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブロック誤り訂正符号
の誤り訂正復号回路に係り、特に、復号回路の回路規
模、消費電力の縮減が可能な誤り訂正復号回路に関す
る。

【０００２】電話音声のデジタル伝送が実用化されてか
ら約３０年近くになるが、この間、デジタル化の対象は
ファクシミリ、データ、高品質音声、画像へと広がり、
更に、デジタル技術は伝送技術のみならず交換技術にも
適用されて、通信網はサービス総合デジタル統合網、即
ち、ＩＳＤＮへと進展しつつある。

【０００３】デジタル技術による様々な通信処理におい
ては、アナログ技術におけるように非直線歪みや雑音が
信号品質を直接劣化させることがなく、基本的には高品
質な通信を容易に実現できるという特徴がある。

【０００４】しかし、雑音が符号の識別レベルを超える
と、デジタル符号を正確に識別することができなくな
り、符号誤りを生ずる。又、非直線歪みにより符号波形
が劣化する場合には、雑音による符号の識別誤りが起こ
りやすくなる。符号誤りは、音声においては所謂クリッ
ク雑音として聞こえて通話者、視聴者に違和感を与え、
データにおいては誤りがない場合の数字とは異なる数字
に変換してしまうので、伝送の信頼度を低下させる。更
に、画像など帯域圧縮を行って伝送するような場合に
は、伝送路上の１ビットの誤りが伸長後には複数ビット
の誤りとなって現れるので、例えば画像に線が入るな
ど、受信品質を大幅に劣化させることになる。

【０００５】これに対して、受信側で誤りを検出して誤
りが生じている旨を表示したり、誤りを検出した時には
再送要求を出して誤りがない信号を受信したり、更には
積極的に誤りを訂正するなどの誤り処理方式が開発さ
れ、通信網の必要度に応じた誤り処理方式が実用化され
ているが、マルチメディア化や通信機能の高度化に向け
てこれらの技術の重要性は高まる一方である。

【０００６】本発明は、上記のうち誤り訂正技術に関す
るものである。卑近な例では、誤り訂正は、移動通信、
ファクシミリ、銀行などのキャッシュディスペンサ、或
いは、コンパクト・ディスク（ＣＤ）からの読出しにお
いて適用されており、誤り訂正符号も適用対象によって
使い分けられている。その中で本発明は、符号理論にお
いて代数的符号として分類されるブロック符号の復号回
路を改良しようとするものである。

【０００７】

【従来の技術】図１３は、従来のＢＣＨ（Bose-Chaudhu
ri-Hcqenghem) 符号の（１５，１１）符号を１ビット縮
小した（１４，１０）符号の復号回路である。元の符号
はガロア体の元の数１６より１少ない１５を符号長とす
る符号であるのに対して、対象とする符号はガロア体の
元の数より２以上少ない数を符号長とする符号の一例で
ある。

【０００８】図１３において、１は並列変換回路、２は
シンドローム計算回路、３は誤り位置検定回路、４は遅
延回路、５は誤り訂正回路、６はシンドローム変換回路
である。更に、シンドローム計算回路は第一のフリップ
フロップ２１、第一のα乗算回路２２、加算回路２３に
よって構成され、誤り位置検定回路は第二のフリップフ
ロップ３１、第二のα乗算回路３２、論理積回路３３
ａ、第一のスイッチ３４によって構成されている。又、
遅延回路はＦＩＦＯ（Fast-In-Fast-Out) メモリで構成
され、誤り訂正回路は排他的論理和回路で構成される。
以下、ＢＣＨ符号の符号化、復号化について説明し、従
来の復号回路の動作について説明する。

【０００９】符号化において、生成多項式をｇ（ｘ）＝
１＋ｘ＋ｘ⁴と定義する。そして、符号理論の定理によ
り、符号を多項式表現した符号多項式は生成多項式で割
り切れる。従って、生成多項式にｘ、ｘ²、ｘ³、・・
・を乗じたものも符号多項式になる。これらの多項式を
下記のようにまとめて、右辺の計数で生成行列Ｇを定義
する。

【００１０】

【数１】即ち、

【００１１】

【数２】この行列の中を整理して、対角行列を分離して表現する
と次のようになる。

【００１２】

【数３】これより、情報をｋ、符号語をｗとすれば、送信符号語
は

【００１３】

【数４】で与えられる。今はＢＣＨ（１４，１０）符号を対象に
しているので、符号語ｗは１行１４列、情報ｋは１行１
０列、生成行列は１０行１４列の行列である。

【００１４】復号側では、生成多項式で割算するという
処理を行う。つまり、生成行列Ｇの逆行列Ｇ^-1を掛算す
る。この生成行列の逆行列Ｇ^-1は通常Ｈで表現され、こ
のＨを検査行列という。具体的にＢＣＨ（１４、１０）
符号の検査行列Ｈを表現すると、

【００１５】

【数５】そして、Ｈは１の原始１５乗根αを用いて

【００１６】

【数６】のように表される。このαはガロア体ＧＦ（２⁴）の原
始元でもある。ところで、送信符号は生成多項式ｇ
（ｘ）で割り切れる、即ち、割算の余りが零になるよう
にしているので、受信符号に誤りがなければ、受信符号
語に検査行列を乗じた結果は零になり、誤りがある場合
には零にはならない。即ち、受信符号語に検査行列を掛
けたものによって、誤りを検出することができる。これ
をシンドロームといい、

【００１７】

【数７】と表わす。但し、Ｓは４行１列、Ｈは４行１４列、ｗは
１４行１列の行列である。

【００１８】今、送信符号ｗに誤りｅが加わって、受信
符号がｗ’になったとすれば、ｗ’＝ｗ＋ｅであるか
ら、受信符号ｗ’に対するシンドロームＳは

【００１９】

【数８】となる。ここで、誤り符号ｅも１４行１列の行列で表現
される。ここで、誤りの位置がｉビット目の時にはシン
ドロームはαⁱになることを説明する。

【００２０】今、誤りが１１ビット目（ＬＳＢを０ビッ
トと計数する）に発生したとすると、誤り符号ｅは転置
行列表現で（００１０００００００００００）であるの
で、シンドロームは

【００２１】

【数９】となる。つまり、１１ビット目が誤った場合に得られた
シンドロームは検査行列のα¹¹に等しい。同じことを全
部のビットについて検証してみれば、ｉビット目の誤り
の時のシンドロームはαⁱになること判る。

【００２２】ここで、αⁱ⁺¹はαⁱにα（＝α¹）を乗
算したものに等しいが、その乗算を符号変換として見た
場合の変換規則を図１５に示す。つまり、図１５の回路
の入力がαⁱ、出力がαⁱ⁺¹で、その変換の規則が図１
５の下に示した変換回路で与えられる。例えば、α
¹⁰〔転置行列表現で（１１１０）〕を図１５の回路の入
力端子に印加すると、出力は転置行列表現で（０１１
１）になることは容易に判るが、このパターンはα¹¹の
パターンに等しい。

【００２３】又、いま例にしている符号は元来ＢＣＨ
（１５、１１）符号であるので、α¹⁵＝α⁰である。さ
て、図１３の復号回路にはブロック長が１４ビットの符
号語がＭＳＢから順次入力される。その符号語はＦＩＦ
Ｏより成る遅延回路に入力されると共に、並列変換回路
に入力される。この並列変換回路は符号語が入力される
ｘ⁰を除いて他は接地されているが、これは並列変換回
路においてα⁰〔≡（１０００）〕を符号語の各ビット
に乗算していることを意味する。従って、符号語
（Ｄ₁₃、Ｄ₁₂、Ｄ₁₁、Ｄ₁₀、Ｄ₉、Ｄ₈、Ｄ₇、Ｄ₆、
Ｄ₅、Ｄ₄、Ｐ₃、Ｐ₂、Ｐ₁、Ｐ₀）が順次入力され
ると、シンドローム計算回路の出力は次のようになる。
１ビット目が入力された時にはα⁰Ｄ₁₃、２ビット目が
入力された時にはα¹Ｄ₁₃＋α ⁰Ｄ₁₂、３ビット目が入
力された時にはα²Ｄ₁₃＋α¹Ｄ₁₂＋α⁰Ｄ₁₁となって
ゆき、１４ビット目が入力された時にはα¹³Ｄ₁₃＋α¹²
Ｄ₁₂＋α¹¹Ｄ₁₁＋α¹⁰Ｄ ₁₀＋α⁹Ｄ₉＋α⁸Ｄ₈＋α⁷
Ｄ₇＋＋α⁶Ｄ₆＋α⁵Ｄ₅＋α⁴Ｄ⁴＋α³Ｐ ₃＋α
²Ｐ₂＋α¹Ｐ₁＋α⁰Ｐ₀となる。これは上で説明し
たシンドロームＳにほかならない。そして、誤りがなけ
ればＳ＝０〔≡（００００）〕である。今、先の例と同
じ１１ビット目に誤りがある場合には、Ｓ＝α¹¹であ
る。

【００２４】ところで、誤りは任意のビットに生ずるの
でシンドロームのパターンはそのビットに対応したパタ
ーンになり、誤り位置を特定するのには不都合である。
そこで、シンドロームのパターンを特定のパターンに変
換して、その特定パターンを検出した時に訂正するよう
にする。図１３の構成では論理積回路３３ａのｘ⁰ビッ
ト以外の入力を反転しているので、その特定パターンに
（１０００）〔≡α⁰〕を選択している。１１ビット目
に誤りが有る場合のシンドロームはα¹¹であり、先の説
明にある如く、α¹¹にα⁴を乗ずるとα⁰になるので、
シンドローム計算回路が出力するシンドロームに、誤り
位置検定回路において第二のフリップフロップと第二の
α乗算回路によりα⁴を乗算すればα⁰を得ることがで
き、このタイミングで論理積回路から誤った符号を訂正
する訂正ビット「１」が出力される。

【００２５】誤りが正確に訂正されるには、訂正ビット
が出力されるタイミングと遅延回路からＤ₁₁が読み出さ
れるタイミングが一致しなければならない。両者のタイ
ミングを一致させるためには、遅延回路からの読出しと
誤り位置の検定とを同一タイミングを基準に行う必要が
ある。この基準タイミングとしてシンドロームの計算終
了のタイミングを用いると、遅延回路からは読出し開始
後２クロック遅れてＤ ¹¹が読み出されるのに対して、誤
り位置検定回路からは４クロック遅れて訂正ビットが出
力されることになり、両者の位相が一致しない。この問
題を解決するのがシンドローム変換回路６である。これ
をシンドローム計算回路の出力端子に接続することによ
り、シンドロームＳは計算されたタイミングにα²Ｓに
変換される。これを誤り位置検定回路に入力して第二の
フリップフロップと第二のα乗算回路によってαを２回
乗算すれば、２クロック遅れの位相で訂正ビットが出力
され、遅延回路からＤ¹¹が読み出されるタイミングと一
致するようになる。しかも図１３の回路は、誤り位置検
定回路から訂正ビット出力される順番が、遅延回路から
読み出される符号の順番に一致しているので、高速に誤
り訂正ができる利点を有している。

【００２６】図１４は、従来のＢＣＨ（１４、１０）符
号の復号回路のタイムチャートである。上において復号
動作を詳述したので、タイムチャートは簡単に説明す
る。先ず、符号語がＭＳＢから順次入力される。これが
１クロックタイミング遅れて第一のフリップフロップか
ら出力され、第一のα乗算回路でαを乗算されて次に続
く符号と加算される。従って、１４ビットの符号が全て
入力されてから１クロック遅れてシンドロームＳ〔≡α
⁰Ｓ〕がシンドローム計算回路から出力される。これに
シンドローム変換回路でα²が乗算されて、直ちにα²
Ｓに変換される。この１ビットの間だけ第一のスイッチ
をシンドローム変換回路の出力端子に接続してα²Ｓを
誤り位置検定回路に入力し、第一のスイッチを第二のα
乗算回路の出力端子に切り替える。

【００２７】誤り位置検定回路に入力されたα²Ｓは１
クロック遅れて第二のフリップフロップから出力され、
以降１クロック遅れる度にα³Ｓ、α⁴Ｓ、・・・が第
二のフリップフロップから出力される。一方、遅延回路
はシンドロームが計算されたタイミング、即ち、第一の
スイッチがα²乗算回路に接続されたタイミングから読
出しを開始する。従って、第二のフリップフロップから
α²Ｓが出力されるタイミングにＭＳＢであるＤ₁₃が読
み出される。もし、１１ビット目に誤りがあればα⁴Ｓ
がα⁰〔≡（１０００）〕になるので、丁度Ｄ₁₁が読み
出された時に訂正ビットが誤り位置検定回路から誤り訂
正回路に印加され、誤りが訂正される。

【００２８】上において詳述した如く、図１３の回路で
ＢＣＨ（１４、１０）の符号語に生じた１ビット誤りを
全て訂正することができる。しかし、図１３の復号回路
には高次側の訂正ビットを先に出力するためにシンドロ
ーム変換回路が必要で、この回路があるために回路規模
が大きくなるという問題が生ずる。上で例にしたＢＣＨ
（１４、１０）符号の場合にはシンドローム変換回路は
図１６に表されるように、排他的論理和回路２個を必要
とするだけであるので、回路の大規模化はそれ程ではな
いが、ブロック長が長い符号の場合にはシンドローム変
換回路の規模で復号回路の規模が決定されるようにな
る。図示はしないが、ＢＣＨ（２５５、２４７）符号を
短縮化したＢＣＨ（１００、９２）符号の場合には、α
乗算回路は排他的論理和回路３個で構成され、シンドロ
ーム変換回路はα¹⁵⁷を乗算する回路となるので、シン
ドローム変換回路は排他的論理和回路を３×１５７＝４
７１個必要とし、シンドローム計算回路、誤り位置検定
回路の規模の比ではなくなる。そして、回路規模が大き
くなれば当然消費電力も大きくなるという問題が付随し
て生ずる。

【００２９】

【発明が解決しようとする課題】本発明は、かかる問題
に対処して、回路規模が小さく、回路の消費電力も少な
くて済む誤り訂正復号回路を提供することを目的とす
る。

【００３０】このために、回路規模増大の原因になった
シンドローム変換回路を除去しながら、復号動作は従来
の復号回路と同一な回路を実現する。

【００３１】

【課題を解決するための手段】図１は、本発明の実施例
である。図１において、１は並列変換回路、２はシンド
ローム計算回路、３は誤り位置検定回路（以上を一体で
呼ぶ時には、誤り検出回路と呼ぶことにする）、４は遅
延回路、５は誤り訂正回路である。更に、シンドローム
計算回路は第一のフリップフロップ２１、第一のα乗算
回路２２、加算回路２３によって構成され、誤り位置検
定回路は第二のフリップフロップ３１、第二のα乗算回
路３２、論理積回路３３、第一のスイッチ３４によって
構成されている。又、遅延回路はＦＩＦＯ（Fast-In-Fa
st-Out) メモリで構成され、誤り訂正回路は加算回路で
構成される。

【００３２】図１の構成は、シンドローム変換回路がな
く、論理積回路において（１０１１）のパターンを検出
することを特徴とする。

【００３３】

【作用】図２は、本発明の実施例のタイムチャートであ
る。符号語がＭＳＢから順次入力され、１４ビット全て
が入力されてから１クロック遅れてシンドロームの計算
が終了することは、従来の回路と同じである。図１の回
路では、この時に第一のスイッチをシンドローム計算回
路の出力に接続し、シンドロームＳを誤り位置検定回路
に入力し、入力したら直ちに第一のスイッチを第二のα
乗算回路の出力に切り替える。そして、１クロック毎に
α⁰Ｓ、α²Ｓ、α³Ｓ、・・・を第二のフリップフロ
ップから出力すると共に、遅延回路から受信符号語をＭ
ＳＢから順次出力する。

【００３４】先の例と同じように、１１ビット目に誤り
があるものとすると、読出しが開始されてから２ビット
目のタイミングにα²Ｓが第二のフリップフロップから
出力される。同じ例なので、Ｓ＝α¹¹であり、α²Ｓ＝
α¹³≡（１０１１）となるから、１１ビット目の符号が
読み出された時に（１０１１）が論理積回路に入力さ
れ、訂正ビットが誤り訂正回路に入力されて、１１ビッ
ト目が訂正される。

【００３５】本発明の実施例においては、α²を乗算す
るシンドローム変換回路を除去している。従来の復号回
路でα²を乗算して（１０００）≡α⁰との一致を検出
したのであるから、α²を乗算しない本発明の実施例に
おいては、α⁰をα²で除算してα⁰／α²＝α¹⁵／α
²＝α¹³との一致を検出するわけである。

【００３６】このように、シンドローム変換回路を除去
し、α⁰とは異なるパターンとの一致を検出するように
したので、回路規模と消費電力を共に縮減できる。

【００３７】

【実施例】ところで、図１の構成では、入力直列符号を
４ビットの並列符号に変換する時にα⁰を乗算し、第二
のフリップフロップと第二のα乗算回路においてαを２
回（α²）乗算し、α⁰／α²との一致を検定している
が、並列変換する時に例えばα¹を乗算すれば、第二の
フリップフロップと第二のα乗算回路におけるαの乗算
回数を１回として、α⁰／α²との一致を検定すればよ
い。そして、この時には、第二のフリップフロップと第
二のα乗算回路における遅延が１クロック周期少なくな
るので、遅延回路の遅延も１クロック周期少なくすれば
正しい位相で誤りを訂正できる。即ち、α⁰を乗算すべ
きをαⁱを乗算しても、遅延回路と誤り検出回路の双方
で同じ量だけ遅延を変える意味しかない。

【００３８】同様に、α⁰／α²のパターンで検定する
のを、他のパターンで検定することも、遅延回路と誤り
検出回路の双方で同じ量だけ遅延を変える意味しかな
い。従って、このような変形は、並列変換の際にα⁰を
乗じて、第二のフリップフロップと第二のα乗算回路で
α²を乗算し、α⁰／α²のパターンで検定するのと技
術的には何ら異なることはない。

【００３９】さて、上記においては、ＢＣＨ（１５、１
１）符号を基本とする符号を例にして説明したので、シ
ンドローム変換はα²を乗算するものであったが、異な
る符号長の符号を用いる場合には巾乗の数が異なってく
る。この巾乗の数をｐとすれば、ｐは次の式で与えられ
る。

【００４０】

【数１０】但し、ｎは符号長、ｋは生成多項式が持つ根α^kの巾乗
の数である。この関係式は、発明者らが特許出願した発
明（特開平４−９５４１５）において開示されている。

【００４１】上記の例においては、符号長ｎは１４であ
り、生成多項式はαを根に持つのでｋは１である。これ
を上の式に代入して、０が１５と置換できることを利用
すれば、

【００４２】

【数１１】となる。第二の例として、二重誤り訂正符号であるＢＣ
Ｈ（１４、６）符号では、生成多項式は

【００４３】

【数１２】で、αとα³を根に持つのでｐも２つ得られ、

【００４４】

【数１３】となる。第三の例として、二重誤り訂正符号であるリー
ド・ソロモン（５０、４８）符号では、生成多項式は

【００４５】

【数１４】であるので、

【００４６】

【数１５】となる。そして、多重誤り訂正符号の場合には、例えば
図１の１、２、３より成る回路をその多重誤り数に等し
い数だけ設ければよい。

【００４７】図３は、本発明の第二の実施例である。図
３において、１ａは並列変換回路、２はシンドローム計
算回路、３は誤り位置検定回路（以上を一体として呼ぶ
時には誤り検出回路と呼ぶことにする）、４は遅延回
路、５は誤り訂正回路である。更に、シンドローム計算
回路は第一のフリップフロップ２１、第一のα乗算回路
２２、加算回路２３によって構成され、誤り位置検定回
路は第二のフリップフロップ３１、第二のα乗算回路３
２、論理積回路３３、第一のスイッチ３４によって構成
されている。又、遅延回路はＦＩＦＯ（Fast-In-Fast-O
ut) メモリで構成され、誤り訂正回路は加算回路で構成
される。

【００４８】本発明の第二の実施例の特徴は、シンドロ
ーム変換回路を除去したことと、並列変換回路のアース
位置を変えて、そのパターンを（００１０）にしたこと
である。

【００４９】図４は、本発明の第二の実施例のタイムチ
ャートである。ＢＣＨ（１４、１０）符号の符号語はＭ
ＳＢから順次入力される。今、並列変換回路のパターン
を（００１０）≡α²にしているから、各符号は並列変
換回路おいてα²を乗算されることになる。従ってシン
ドローム計算回路の出力端子からはα²Ｓが出力され
る。これを第一のスイッチの開閉で誤り位置検定回路に
取込み、以降はαを乗算してゆくと共に、遅延回路から
受信符号語をＭＳＢから順次読み出す。

【００５０】同様に、１１ビット目に誤りがあると仮定
すると、１１ビット目の符号が読み出されるタイミング
にα⁴Ｓが第二のフリップフロップから出力される。Ｓ
＝α ¹¹であるから、ここで得られたα⁴Ｓはα¹⁵＝α⁰
であり、論理積回路で（１０００）パターンの一致がと
られて、訂正ビットが誤り訂正回路に入力され、１１ビ
ット目の符号が訂正される。

【００５１】本発明の第二の実施例においても、シンド
ローム変換回路が不要になり、その代わりのパターン変
換を並列変換回路の結線変更で行っているので、回路規
模と消費電力共縮減できる。

【００５２】そして、本発明の第二の実施例において
も、並列変換のパターンと、誤り位置検定のパターンを
変えることは、遅延回路と誤り検出回路で遅延を同じ量
変化させることと意味は同じである。また、本発明の第
二の実施例においても、本発明の実施例と全く同様に一
般化できる。

【００５３】図５は、本発明の第三の実施例である。図
５において、１は並列変換回路、２はシンドローム計算
回路、３は誤り位置検定回路（以上を一体として呼ぶ時
には、誤り検出回路と呼ぶことにする）、４は遅延回
路、５は誤り訂正回路である。更に、シンドローム計算
回路は第一のフリップフロップ２１、第一のα乗算回路
２２、加算回路２３、第二のスイッチ２４によって構成
され、誤り位置検定回路は第二のフリップフロップ３
１、第二のα乗算回路３２、論理積回路３３ａ、第一の
スイッチ３４によって構成されている。又、遅延回路は
ＦＩＦＯ（Fast-In-Fast-Out) メモリで構成され、誤り
訂正回路は加算回路で構成される。尚、図５の構成は、
１４ビットで構成される符号のブロックがバースト的に
入力されるのを前提にしている。

【００５４】図６は、本発明の第三の実施例のタイムチ
ャートである。ＢＣＨ（１４、１０）符号の符号語はＭ
ＳＢから順次入力される。並列変換回路のパターンはα
⁰であるから、最初、第二のスイッチを並列変換回路側
に倒しておけば、１４ビット全部入力されてから１クロ
ック遅れてシンドロームＳが計算される。この時に第二
のスイッチをアース側に倒して、２クロックの間αを乗
算する。したがって、シンドロームが計算されてから２
クロック遅れてα²Ｓがシンドローム計算回路から出力
される。この１クロックの間だけ第一のスイッチをシン
ドローム計算回路の出力に接続し、α²Ｓを誤り位置検
定回路に取り込んだ後、第一のスイッチを第二のα乗算
回路の出力に切り替える。以降、α²Ｓに順次αを乗算
してゆくと共に、遅延回路から受信符号語をＭＳＢから
順次読出しを開始する。

【００５５】同じく１１ビット目に誤りがあれば、受信
符号語の１１ビット目が読み出されるタイミングに第二
のフリップフロップからα⁴Ｓが出力される。これはと
りもなおさずα⁰≡（１０００）であるから、論理積回
路で一致がとられて、訂正ビットが誤り位置検定回路か
ら誤り訂正回路に出力され、１１ビット目が訂正され
る。

【００５６】本発明の第三の実施例においても、シンド
ローム変換回路の分だけ回路規模が縮減される。しか
し、シンドローム変換に要する動作をシンドローム計算
回路で行っているので、消費電力には変化はない。

【００５７】そして、本発明の第三の実施例において
も、並列変換のパターンと、誤り位置検定のパターンを
変えることは、遅延回路と誤り検出回路で遅延を同じ量
変化させることと意味は同じである。また、本発明の第
三の実施例においても、本発明の実施例と全く同様に一
般化できる。

【００５８】ここで、１４ビットの符号のブロックが連
続して入力される時には、図５の構成では第一のフリッ
プフロップと第一のα乗算回路でシンドロームを変換し
ている間に後続ブロックのＭＳＢ２ビットが消失すると
いう不都合が生ずる。これに対しては、図７又は図８の
構成を採用すれば、上記不都合を解決できる。

【００５９】図７は、本発明の第三の実施例の実用構成
（その１）である。図７において、１は並列変換回路、
２及び２ａはシンドローム計算回路、３は誤り位置検定
回路（以上を一体として呼ぶ時には、誤り検出回路と呼
ぶことにする）、４は遅延回路、５は誤り訂正回路であ
る。更に、シンドローム計算回路２は第一のフリップフ
ロップ２１、第一のα乗算回路２２、加算回路２３、第
二のスイッチ２４、第三のスイッチ２５によって構成さ
れ、シンドローム計算回路２ａは同様に第三のフリップ
フロップ２１ａ、第三のα乗算回路２２ａ、加算回路２
３ａ、第二のスイッチ２４ａ、第三のスイッチ２５ａに
よって構成され、誤り位置検定回路は第二のフリップフ
ロップ３１、第二のα乗算回路３２、論理積回路３３
ａ、第一のスイッチ３４によって構成されている。又、
遅延回路はＦＩＦＯ（Fast-In-Fast-Out) メモリで構成
され、誤り訂正回路は加算回路で構成される。図７の構
成においては、シンドローム計算回路を交互に使用し
て、シンドローム変換の間に符号の消失がないようにし
ている。従って、タイムチャートは図６と同じである。

【００６０】図８は、本発明の第三の実施例の実用構成
（その２）である。図８において、１は並列変換回路、
２はシンドローム計算回路、３は誤り位置検定回路（以
上を一体として呼ぶ時には、誤り検出回路と呼ぶことに
する）、４は遅延回路、５は誤り訂正回路、６は符号の
速度を１６／１４倍にする第一の速度変換回路、７は符
号の速度を１４／１６倍にする第二の速度変換回路であ
る。更に、シンドローム計算回路は第一のフリップフロ
ップ２１、第一のα乗算回路２２、加算回路２３、第二
のスイッチ２４によって構成され、誤り位置検定回路は
第二のフリップフロップ３１、第二のα乗算回路３２、
論理積回路３３ａ、第一のスイッチ３４によって構成さ
れている。又、遅延回路はＦＩＦＯ（Fast-In-Fast-Ou
t) メモリで構成され、誤り訂正回路は加算回路で構成
される。図８の構成では、第一のフリップフロップのク
ロックを元来の符号速度より上げることによって、シン
ドローム変換の間に符号の消失が起こらないようにした
ものである。従って、元来の符号速度で考えれば、やは
り、タイムチャートは図６と本質的に同じである。

【００６１】図９は、本発明の第四の実施例である。図
９において、１は並列変換回路、２はシンドローム計算
回路、３は誤り位置検定回路（以上を一体として呼ぶ時
には、誤り検出回路と呼ぶことにする）、４は遅延回
路、５は誤り訂正回路である。更に、シンドローム計算
回路は第一のフリップフロップ２１、第一のα乗算回路
２２、加算回路２３によって構成され、誤り位置検定回
路は第二のフリップフロップ３１、第二のα乗算回路３
２、論理積回路３３ａ、第一のスイッチ３４によって構
成されている。又、遅延回路はＦＩＦＯ（Fast-In-Fast
-Out) メモリで構成され、誤り訂正回路は加算回路で構
成される。

【００６２】図１０は、本発明の第四の実施例のタイム
チャートである。本発明の第四の実施例においても、シ
ンドロームを計算して誤り位置検定回路に取込み、以降
シンドロームにαを順次乗算してゆく。ここで異なるの
は、遅延回路からの受信符号語の読出しを第一のスイッ
チの切り替えタイミングより２クロック遅らせているこ
とである。

【００６３】同じく１１ビット目に誤りがあるとする
と、この場合には第二のフリップフロップからα⁰Ｓが
出力されてから４クロック遅れてα⁴Ｓ＝α⁰≡（１０
００）が第二のフリップフロップから出力される。一
方、受信符号語は２クロック遅れて読出しが開始される
ので、α⁴Ｓが出力されるタイミングと１１ビット目が
よみだされるタイミングは一致する。即ち、本発明の第
四の実施例においても、誤り訂正が可能である。

【００６４】本発明の第四の実施例においても、シンド
ローム変換回路の分だけ回路規模が縮減される。しか
し、シンドローム変換に要する動作をシンドローム計算
回路で行っているので、消費電力には変化はない。

【００６５】そして、本発明の第四の実施例において
も、並列変換のパターンと、誤り位置検定のパターンを
変えることは、遅延回路と誤り検出回路で遅延を同じ量
変化させることと意味は同じである。また、本発明の第
四の実施例においても、本発明の実施例と全く同様に一
般化できる。

【００６６】図１１は、本発明の第五の実施例である。
図１１において、１は並列変換回路、３は誤り位置検定
回路（以上を一体として呼ぶ時には、誤り検出退路と呼
ぶことにする）、４は遅延回路、５は誤り訂正回路であ
る。更に、誤り位置検定回路は第二のフリップフロップ
３１、第二のα乗算回路３２、論理積回路３３ａ、第一
のスイッチ３４、第二の加算回路３５によって構成され
ている。又、遅延回路はＦＩＦＯ（Fast-In-Fast-Out)
メモリで構成され、誤り訂正回路は加算回路で構成され
る。尚、図１１の構成は、１４ビットで構成される符号
のブロックがバースト的に入力されることを前提にして
いる。

【００６７】本発明の第五の実施例の特徴は、シンドロ
ーム変換回路のみならず、シンドローム計算回路も除去
した点にある。図１２は、本発明の第五の実施例のタイ
ムチャートである。

【００６８】本発明の第五の実施例においては、並列変
換回路の出力は直ちに誤り位置検定回路に入力され、第
二のフリップフロップと第二のα乗算回路及び第二の加
算回路によってシンドロームが計算される。シンドロー
ムが計算された時に、第一のスイッチをアース側に倒し
て、以降はシンドロームにαを乗算してゆく。一方、受
信符号語は、シンドロームを計算した２クロック後に遅
延回路から読出しを開始する。

【００６９】やはり、１１ビット目に誤りがあるとす
る。この場合には、シンドロームが計算されてから４ク
ロック遅れてα⁴Ｓが第二のフリップフロップによって
出力される。受信符号語はこれより２クロック遅れて読
出しを開始されるので、α⁴Ｓが出力されてから４クロ
ック遅れて１１ビット目がよみだされる。このタイミン
グはα⁴Ｓが出力されるタイミングと同じなので、１１
ビット目の誤りが訂正できる。

【００７０】本発明の第五の実施例においては、シンド
ローム変換回路とシンドローム計算回路の分だけ回路規
模が縮減される。しかし、シンドローム変換及びシンド
ローム計算に要する動作を誤り位置検定回路で行ってい
るので、消費電力には変化はない。

【００７１】そして、本発明の第五の実施例において
も、並列変換のパターンと、誤り位置検定のパターンを
変えることは、遅延回路と誤り検出回路で遅延を同じ量
変化させることと意味は同じである。また、本発明の第
五の実施例においても、本発明の実施例と全く同様に一
般化できる。ここで、１４ビットの符号のブロックが連
続して入力される時には、図１１の構成では第二のフリ
ップフロップと第二のα乗算回路でシンドロームを変換
している間に後続ブロックのＭＳＢ２ビットが消失する
という不都合が生ずる。これに対しては、図７又は図８
の構成に類似の構成採用すれば、上記不都合を解決でき
る。即ち、図示はしないが、図７に対応しては、第二の
フリップフロップと第二のα乗算回路と第二のスイッチ
で構成される回路を二つ設けて、これらを交互に使用し
てシンドローム計算とシンドローム変換をする構成にす
ればよい。又、図８に対応しては、第二のスイッチの前
に１６／１４倍の速度変換回路を設け、第二のフリップ
フロップと第二のα乗算回路の接続点より後に１４／１
６倍の速度変換回路を設ければよい。

【００７２】これにて本発明の詳細な説明は終りであ
る。上においては、各々の実施例は単一誤り訂正のＢＣ
Ｈ符号を例に説明したが、多重誤り訂正の場合にも全く
同じ方法で誤り訂正復号回路の回路規模または回路規模
と消費電力を縮減できることは言うまでもない。多重誤
り訂正復号回路の場合には、並列変換回路から誤り位置
検定回路までを多重に必要とするので、縮減効果は単一
誤りの場合に比べて大きくなる。

【００７３】更に、上ではＢＣＨ符号を例に実施例の説
明をしたが、シンドローム変換にかかわる一般化の説明
をした時に例をあげたように、リード・ソロモン符号な
ど、同様な誤り訂正アルゴリズムを適用できる符号の誤
り訂正復号回路に対しても、回路規模や消費電力の縮減
効果がある。

【００７４】

【発明の効果】以上、詳述した如く、本発明によりブロ
ック符号の誤り訂正復号回路の回路規模または回路規模
と消費電力を縮減することが可能になる。この効果は、
符号のブロック長が長い程、又、短縮化を行う程大きな
ものとなる。

【図面の簡単な説明】

【図１】本発明の実施例。

【図２】本発明の実施例のタイムチャート。

【図３】本発明の第二の実施例。

【図４】本発明の第二の実施例のタイムチャート。

【図５】本発明の第三の実施例。

【図６】本発明の第三の実施例のタイムチャート。

【図７】本発明の第三の実施例の実用構成（その
１）。

【図８】本発明の第三の実施例の実用構成（その
２）。

【図９】本発明の第四の実施例。

【図１０】本発明の第四の実施例のタイムチャート。

【図１１】本発明の第五の実施例。

【図１２】本発明の第五の実施例のタイムチャート。

【図１３】従来のＢＣＨ（１４、１０）符号の誤り訂
正復号回路。

【図１４】従来のＢＣＨ（１４、１０）符号の誤り訂
正復号回路のタイムチャート。

【図１５】 αの乗算の意味。

【図１６】シンドローム変換回路。

【符号の説明】

１並列変換回路２シンドローム計算回路２１第一のフリップフロップ２２第一のα乗算回路２３加算回路３誤り位置検定回路３１第二のフリップフロップ３２第二のα乗算回路３３論理積回路３４第一のスイッチ４遅延回路５誤り訂正回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者須田健二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者沢田健介神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号方法であっ
て、高次から入力される符号にαⁱ（αはガロア体の原始
元、ｉは整数）を乗算して、直列符号をｍビットの並列
符号に変換し（１）、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変換された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
を出力し（２）、該シンドロームに、αの乗算をｊ（ｊは０及び正の整
数）回行い（３）、該乗算結果と、α^r（ｒは前記ｉ及びｊによって一義的
に定まる整数）との一致を検定し（３）、該検定結果の出力位相と、高次から入力される符号の誤
り位相を一致させて（４）、誤り訂正する（５）ことを
特徴とする誤り訂正復号方法。
【請求項２】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号回路であっ
て、高次から入力される符号にα⁰（αはガロア体の原始
元）を乗算して、直列符号をｍビットの並列符号に変換
する並列変換回路と、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変換された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
を出力するシンドローム計算回路と、該シンドロームに、１クロック周期に１回αを乗算し、
乗算結果とα⁰をαのｋ（１−ｎ）〔但し、ｋは生成多
項式の根α^kの巾乗数、ｎは符号長である〕乗で除した
商との一致を検定する誤り位置検定回路と、前記高次から入力される符号語をシンドロームの計算が
終了するまで遅延させる遅延回路と、前記誤り位置検定回路が出力する訂正ビットによって該
遅延回路が出力する符号の誤りを訂正する誤り訂正回路
とを有することを特徴とする誤り訂正復号回路。
【請求項３】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号回路であっ
て、高次から入力される符号にαのｋ（１−ｎ）乗を乗算し
て、直列符号をｍビットの並列符号に変換する並列変換
回路と、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変換された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
を出力するシンドローム計算回路と、該シンドロームに、１クロック周期に１回αを乗算し、
乗算結果とα⁰との一致を検定する第二の誤り位置検定
回路と、前記高次から入力される符号語をシンドロームの計算が
終了するまで遅延させる遅延回路と、前記誤り位置検定回路が出力する訂正ビットによって該
遅延回路が出力する符号の誤りを訂正する誤り訂正回路
とを有することを特徴とする誤り訂正復号回路。
【請求項４】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号回路であっ
て、高次から入力される符号にα⁰（αはガロア体の原始
元）を乗算して、直列符号をｍビットの並列符号に変換
する並列変換回路と、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変換された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
の計算を終了し、該シンドロームの計算の後に、該シン
ドロームに対して１クロック周期に１回行うαの乗算を
ｋ（１−ｎ）回行って、変換シンドロームを出力する第
二のシンドローム計算回路と、該変換シンドロームに、１クロック周期に１回αを乗算
し、乗算結果とα⁰との一致を検定する誤り位置検定回
路と、前記高次から入力される符号語を前記変換シンドローム
が出力されるまで遅延させる第二の遅延回路と、前記誤り位置検定回路が出力する訂正ビットによって該
第二の遅延回路が出力する符号の誤りを訂正する誤り訂
正回路とを有することを特徴とする誤り訂正復号回路。
【請求項５】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号回路であっ
て、高次から入力される符号にα⁰を乗算して、直列符号を
ｍビットの並列符号に変換する並列変換回路と、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変換された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
を出力するシンドローム計算回路と、該シンドロームに、１クロック周期に１回αを乗算し、
乗算結果とα⁰との一致を検定する誤り位置検定回路
と、前記高次から入力される符号語を前記シンドロームが出
力された後、ｋ（１−ｎ）クロック周期遅延させる第二
の遅延回路と、前記誤り位置検定回路が出力する訂正ビットによって該
第二の遅延回路が出力する符号の誤りを訂正する誤り訂
正回路とを有することを特徴とする誤り訂正復号回路。
【請求項６】ガロア体ＧＦ（２^m）の元の数より１以
上少ない数ｎを符号長とする誤り訂正符号、又は短縮化
された誤り訂正符号を復号する誤り訂正復号回路であっ
て、高次から入力される符号にα⁰を乗算して、直列符号を
ｍビットの並列符号に変換する並列変換回路と、該並列変換された符号を入力してαを乗算し、次の並列
変換された符号との和を求め、該和にαを乗算し、更に
次の並列変化された符号との和を求める計算を繰り返
し、ｎビットの符号が全部入力された時にシンドローム
の計算を終了し、該シンドロームの計算の後に、該シン
ドロームに対して１クロック周期に１回行うαの乗算を
ｋ（１−ｎ）回行って、変換シンドロームを生成し、該
変換シンドロームとα⁰との一致を検定する第三の誤り
位置検定回路と、前記高次から入力される符号語を前記シンドロームが出
力された後、ｋ（１−ｎ）クロック周期遅延させる第二
の遅延回路と、前記誤り位置検定回路が出力する訂正ビットによって該
第二の遅延回路が出力する符号の誤りを訂正する誤り訂
正回路とを有することを特徴とする誤り訂正復号回路。