KR20030045593A - 천공에 의해 발생하는 출력 지연을 최소화하는 장치 및 방법 - Google Patents

Abstract

임의의 행 R과 임의의 열 C로 표현되는 2차원 매트릭스의 크기가 K인 메모리에 크기가 S인 데이터를 저장하여 상기 메모리에 저장된 데이터를 랜덤하게 출력하기 위하여 미리 정해진 인터리빙 규칙에 따라 인터리빙 인덱스 I를 생성하는 것이다. 또한, 만약 첫 번째 인덱스 I가 입력 데이터의 크기 S값보다 크면, 두 번째 인덱스 I를 생성하고, 상기 메모리의 상기 첫 번째 인덱스 I의 위치의 저장된 무효한 데이터를 출력하기 전에 상기 두 번째 인덱스 I를 출력한다.

Description

천공에 의해 발생하는 출력 지연을 최소화하는 장치 및 방법{DEVICE AND METHOD FOR MINIMIZING PUNCTURING-CAUSED OUTPUT DELAY}

본 발명은 일반적으로 디지털 통신에 응용되는 기술로서, 기지국의 송/수신기와 터보 부호기를 구비한 이동 통신 단말의 송/수신기에 관한 것이다.

특히, 본 발명은 터보 부호기의 인터리버를 보다 효과적으로 구현하는데 있다. 또한, 천공에 의해 야기되는 출력 지연을 없애는 기술을 제공하는 것이다.

디지털 통신 시스템에서 일반적으로 송신기 및 수신기는 채널 부호기 및 복호기를 포함하고 있다. 이러한 채널 부호기는 대표적으로 컨볼루셔널 부호기와 터보 부호기가 사용되고 있다. 상기 터보 부호기는 내부 인터리버를 포함하고 있으며, 상기 내부 인터리버는 읽기 어드레스들을 랜덤하게 발생하여 메모리에 저장된 입력 데이터의 순서를 바꾸어 출력한다.

일반적으로, 연속적인 신호를 출력하는 과정에서 신호를 천공하고 다음 유효한 신호를 출력하면, 상기 천공에 의하여 천공전과 천공 후의 유효한 신호들의 출력이 연속적이지 못하는 출력 지연이 발생한다.

도 1은 일반적인 인터리버 (10)를 나타내는 도면이다.

상기 도 1을 참조하면, 어드레스 발생기(11)은 순차적인 입력 데이터의 순서를 바꾸어 출력 순서를 다르게 하기 위한 어드레스들을 생성한다. 상기 어드레스 발생기(11)는 입력 데이터의 크기 S가 이차원 매트릭스의 크기 K보다 작으면, (K-S)개의 무효한 어드레스들을 발생한다. 천공기(12)는 상기 무효한 어드레스들을 천공하는 천공기이다.

도 2는 일반적인 인터리버에서 천공에 의한 출력 지연을 보이는 도면이다.

참조 번호 21은 상기 도 1의 어드레스 발생기(11)의 출력 신호의 예를 나타낸 것이다. 검은 색으로 표시된 21A와 21B는 각각 무효한 어드레스의 위치를 나타낸다. 상기 천공기 12는 상기 신호 21의 상기 어드레스들을 수신하여 표시한 부분의 무효한 어드레스를 천공하고 도 2의 신호 22를 출력한다. 상기 신호 22와 같이, 상기 천공에 의하여 상기 어드레스 신호가 연속적이지 못하고, 상기 천공 후의 상기 어드레스들은 지연된다.

UMTS(Universal Mobile Telecommunication System)에서, 이러한 컨볼루셔널 기술은 채널 부호기 및 채널 복호기에 일반적으로 사용되며, 임의의 시간에 발생하는 지연을 처리해 주기 위해 추가적으로 복잡한 동작이 요구되었다.

도 3은 일반적인 터보 부호기를 나타내는 도면이다.

상기 도 3을 참조하면, 전송 데이터는 상기 터보부호기(35)의 입력포트(30)를 통해 상기 터보부호기(35)의 제 1 부호기(31)와 인터리버(32)로 입력된다. 상기 제 1 부호기(31)는 입력 데이터를 부호화하여 제 1 패리티 비트 P1을 출력한다. 상기 인터리버는(32)은 입력 데이터의 입력 순서를 바꾸어 출력한다. 제 2 부호기(33)는 상기 인터리버를 수행한 상기 입력 데이터를 부호화하여 제 2 패리티 비트 P2를 출력한다. 한편, 상기 입력 데이터가 그대로 출력되는 비트를 시스테매틱 비트 X라 한다.

따라서, 상기 터보부호기(35)는 상기 입력 전송 데이터를 상기 시스테매틱 비트 X와, 상기 제 1 패리티 비트 P1와, 상기 제 2 패리티 비트 P2로 출력한다.

UMTS 시스템에서 제어기(본 명세서에서는 개시하지 않음)는 40에서 5112의 범위에 있는 입력 데이터의 크기를 결정하고, 상기 입력 데이터의 비트를 상기 터보부호기(35)에 미리 알려준다. 따라서, 상기 터보 부호기(35)는 가변 수의 입력 데이터를 부호화한다. 상기 인터리버(32)는 상기 입력 데이터를 순차적으로 저장하는 메모리와 상기 메모리에 저장된 상기 입력 데이터의 출력 순서를 입력 순서와 다르게 하기 위하여 미리 정해진 인터리빙 규칙에 따라 읽기 어드레스를 발생하는어드레스 발생기로 구성된다. 예를 들어, 상기 입력 데이터의 크기가 237 비트를 저장하는 경우에는 15행 R과 16열 C인 이차원 매트릭스가 240(K=R×C)의 크기인 메모리가 필요하다. 따라서, 상기 메모리는 상기 매트릭스의 240 비트 저장 영역에 상기 237 비트의 입력 데이터를 순차적으로 저장된다. 저장 영역의 나머지 3 비트는 저장되지 않는다. 상기 어드레스 발생기는 인터리빙 규칙에 의하여 어드레스들을 생성한다. 이때, 미리 정해진 인터리빙 규칙에 따라 생성된 인터리빙 인덱스 I가 입력 데이터 S(237)보다 크면, 상기 어드레스들은 무시된다. 반면에, 상기 발생된 어드레스가 입력 데이터 S(237)보다 같거나 작으면, 상기 메모리의 상기 어드레스에 저장된 데이터를 상기 제 2 부호기(33)에 출력한다. 상기 입력 데이터 S보다 큰 어드레스를 무시함으로써 상기 제 2 부호기(33)로 전달되는 데이터는 연속적이지 못하고, 시간 지연이 발생하게 된다.

이러한 지연은 상기 인터리버(32)의 정확한 처리 시간을 예측하기 어렵고, 상기 비연속적인 데이터의 출력을 연속적인 데이터로 재구성하기 위해서는 부가적인 제어 회로가 필요한 문제점이 발생하였다.

따라서, 터보부호기의 인터리버를 효과적으로 구현하고, 천공에 의하여 발생하는 지연을 없애는 기술이 필요하게 된다.

따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, 시간 지연 없이 인터리빙을 수행하여 데이터를 출력하는장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 연속적인 출력 신호들을 천공하는 경우에 천공에 의한 시간 지연이 없이 신호를 출력하는 장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 터보 부호기의 제 2 부호기에 연속적인 데이터를 제공하는 인터리버를 제공하는 것이다.

본 발명의 또 다른 목적은 메모리에 저장된 데이터를 출력하는 방법을 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 임의의 행 R과 열 C인 이차원 매트릭스의 크기가 K인 메모리에 저장된 크기가 S인 데이터와, 미리 정해진 인터리빙 규칙에 의해 상기 메모리에 저장된 데이터를 랜덤하게 출력하기 위하여 인터리빙 인덱스들을 생성하는 장치 및 방법을 제공하는 것을 특징으로 한다.

메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치에 있어서,

제 1 주기에 제 1 제어신호를 수신하고, 제 2 주기에 제 2 제어신호를 출력하고, 제 3 주기에 제 3 제어신호를 출력하는 지연기와,

제 1 제어신호와 제 4 제어신호 중에서 하나의 신호를 수신하고, 상기 제 1 제어신호 또는 제 4 제어신호의 수신 결과에 따라 상기 메모리에 위치를 표시하는 인덱스를 출력하는 인덱스 발생기와,

상기 메모리에 저장된 상기 데이터의 크기를 나타내는 파라미터와 상기 인덱스를 비교하고, 상기 인덱스가 상기 파라미터보다 크면, 상기 제 2 제어신호의 수신에 따라 상기 인덱스 발생기에 제 4 제어신호를 출력하는 비교기로 구성된다.

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 또 다른 실시예는, 입력 데이터의 크기를 결정하는 제어기의 제어에 따라 동작하며, 메모리에 입력 데이터를 순차적으로 저장하고 어드레스 발생기가 생성하는 어드레스의 수신 결과에 따라 상기 메모리의 어드레스에 저장된 데이터를 출력하는 인터리버에 있어서,

제 1 주기에는 제 1 인덱스 인에이블 신호를 수신하고, 비교기 인에이블 신호를 출력하며, 제 2 주기에는 어드레스 발생기 인에이블 신호를 출력하는 지연기와,

상기 제 1 인덱스 인에이블 신호와 제 2 인덱스 인에이블 신호 중 하나의 신호를 수신하고, 상기 제 1 인덱스 인에이블 신호 또는 상기 제 2 인덱스 인에이블 신호의 결과에 따라 인덱스를 출력하는 인덱스 발생기와,

비교기 인에이블 신호의 수신에 따라 상기 인덱스와 상기 데이터의 크기를 비교하며, 상기 인덱스가 상기 데이터의 크기보다 크면, 제 2 인덱스 인에이블 신호를 출력하는 비교기와,

상기 어드레스 발생기의 입력은 상기 인덱스 발생기의 출력에 상응하는 것으로, 상기 어드레스 발생기 인에이블 신호의 수신에 가장 마지막에 생성된 인덱스에 상응하는 메모리 어드레스를 출력하는 어드레스 발생기로 구성된다.

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 또 다른 실시예는, 메모리로부터 저장된 데이터를 출력하는 방법에 있어서,

상기 메모리에 입력 데이터를 순차적으로 저장하는 과정과,

상기 저장된 입력 데이터의 크기를 결정하는 과정과,

제 1 제어신호를 수신하여 제 1 인덱스를 생성하는 과정과,

상기 제 1인덱스와 상기 데이터의 크기를 비교하여, 상기 제 1인덱스가 상기 데이터의 크기보다 크면 제 2 인덱스를 생성하는 과정과,

상기 제 2 인덱스를 생성되지 않으면 상기 제 1인덱스에 상응하는 메모리 어드레스를 출력하는 과정과,

상기 제 2 인덱스가 생성되면 상기 제 2 인덱스에 상응하는 메모리 어드레스를 출력하는 과정으로 구성된다.

일반적으로, 첫 번째 인덱스 I가 입력 데이터의 크기 S값보다 크면, 두 번째 인덱스 I를 생성하고, 상기 메모리의 상기 첫 번째 인덱스 I의 위치의 저장된 무효한 데이터를 출력하기 전에 상기 두 번째 인덱스 I를 출력한다.

여기에서, 천공이란 데이터의 크기보다 큰 인덱스의 출력이 없이 인터리빙을 수행한 다음 번의 인덱스의 출력을 말한다. 이는 3GPP(Third Generation Partnership Project)에서 사용되는 천공의 개념과 유사하다.

도 1은 일반적인 인터리버를 나타내는 도면.

도 2는 일반적인 인터리버에서 천공에 의한 출력 지연을 보이는 도면.

도 3은 일반적인 터보 부호기를 나타내는 도면.

도 4는 본 발명에 따른 인터리버를 나타내는 도면.

도 5는 본 발명에 따른 인터리버의 동작을 나타내는 타이밍 블록도.

도 6은 본 발명에 따른 인터리버의 동작을 나타내는 흐름도.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 4는 본 발명에 따른 인터리버(40)를 나타내는 도면이다.

상기 도 4를 참조하면, 인터리버(40)는 터보 부호기내의 제어기의 제어에 따라 메모리(45)에 순차적으로 입력 데이터를 저장한다.(본 도면에서 제어기는 도시되지 않음). 제 1 인덱스 인에이블 신호 IN_EA1은 터보 부호기내의 제어기에 의해 주기적으로 주기 T 마다 발생된다. 상기 제 1 인덱스 인에이블 신호 IN_EA1은 인덱스 발생기(43)와 지연기(41)로 입력된다. 상기 제 1 인덱스 인이에블 신호 IN_EA1을 수신한 상기 인덱스 발생기(43)는 인덱스들을 생성한다. 상기 지연기(41)는 상기 제 1인덱스 인에이블 신호 IN_EA1의 발생 주기 T 보다 작은 시간 T1만큼 상기 첫 번째 제 1 인덱스 인에이블 신호 IN_EA1을 지연한다.(T1<T) 상기 지연기(41)는 비교기 인에이블 신호 COMP-EA로서 제 1 지연된 신호를 출력한다. 상기 비교기 인에이블 신호 COMP_EA는 두 번째 제 1 인덱스 인에이블 신호 IN_EA1이 생성되기 전에 생성된다.

상기 인덱스 발생기(43)는 이차원 매트릭스의 크기 K에 대응하는 정보와 랜덤 값을 발생하기 위하여 필요한 초기 파라미터를 저장한다. 상기 인덱스 발생기 (43)는 상기 제 1 인덱스 인에이블 신호 IN_EA1를 수신하자마자, 주어진 초기 파라미터를 이용하여 UMTS표준에서 미리 정의한 규칙에 의하여 상기 K 이하의 인덱스I(where, I=0,...., K-1)를 출력한다. 상기 인덱스 I는 비교기(42)와 어드레스 발생기로(44)로 입력된다. 상기 비교기(42)는 입력된 인덱스 I와 상기 입력 데이터의 크기 S를 비교한다. 이때, 상기 인덱스 I가 입력 데이터의 크기 S보다 크면, 제 2 인덱스 인에이블 신호 IN_EA2를 상기 인덱스 발생기(43)으로 출력한다. 상기 제 2 인덱스 인에이블 신호 IN_EA2는 다른 인덱스 I를 생성하기 위해 상기 인덱스 발생기(43)를 인에이블 시킨다. 따라서 상기 인덱스 발생기(43)는 상기 제 1 인덱스 인에이블 신호IN_EA1 또는 제 2 인덱스 인에이블 신호 IN_EA2를 수신하여 인덱스 I를 생성한다.

상기 지연기(41)는 주기 T2동안 제 1 인덱스 인에이블 신호 IN_EA1를 지연하여 어드레스 인에이블 신호 ADD_EA를 생성하여 어드레스 발생기(44)에 전송한다. 여기서, 상기 주기 T2 는 상기 제 1 인덱스 인에이블 신호 IN_EA1의 발생 주기 T보다 작고, 상기 비교기 인에이블 신호 COMP_EA의 발생 주기 T1보다 크다. (T1<T2<T)

상기 어드레스 발생기(44)는 상기 어드레스 인에이블 신호 ADD_EA를 수신할 때, 상기 인덱스 발생기(43)로부터 수신한 상기 인덱스 I를 상기 메모리(45)의 읽기 어드레스로 변환한다. 그리고, 상기 메모리(45)는 상기 어드레스에 저장된 데이터를 출력한다. 상기 어드레스 발생기(44)가 상기 어드레스 인에이블 신호 ADD_EA를 수신하는 시점에, 입력받는 인덱스 I는 제 1 인덱스 인에이블 신호IN_EA1에 의해 생성된 인덱스 I 이거나, 상기 비교기(42)에 의해 생성된 제 2 인덱스 인에이블 신호 IN_EA2에 의해 생성된 다음 인덱스 I이다. 만약, 상기 비교기(42)에서 제 1 인덱스 인에이블 시간동안 생성된 상기 인덱스 I 가 입력 데이터의 크기 S보다 작으면 상기 인덱스 I는 상기 어드레스 발생기(44)에 의해 읽기 어드레스로 변환된다.

반면에, 상기 인덱스 I가 이차원 매트릭스 크기인 K보다 크면, 상기 비교기 (42)가 출력하는 제 2 인덱스 인에이블 IN_EA2신호에 의하여 생성된 다음 인덱스 I는 상기 어드레스 발생기(44)에 의해 읽기 어드레스로 변환된다.

상기 다음 제 1 인덱스 인에이블 IN_EA1 신호가 발생하기 전에, 상기 비교기 인에이블 COMP-EA 신호 및 상기 어드레스 인에이블 ADD_EA 신호가 발생하기 때문에 읽기 어드레스는 시간 지연 없이 연속적으로 발생한다.

한 편 디지털 프로세싱에서 데이터는 1바이트(8비트)의 배수가 단위로 처리되는 것이 바람직하다. 왜냐하면 프로세서(제어기)는 바이트의 배수단위로 데이터를 처리하도록 설계되어 있기 때문이다. 상기 메모리(45)내에 저장된 데이터 중에서 상기 읽기 어드레스에 저장된 데이터는 8비트 또는 8비트의 배수로 저장된다. 따라서 상기 어드레스의 상위 9비트는 상기 메모리(45)의 이차원 메트릭스의 행을 지정하고, 하위 4비트는 동일 행내에서의 열의 위치를 지정한다. 여기서 이차원 메트릭스는 UMTS에서 한 프레임에 수신하는 데이터의 최대 크기를 기준으로 정해지며, 본 예에서는 512행(row)x16열(column) = 8192 비트를 가정한다. 상기 매트릭스의 크기는 메모리의 선택에 따라 달라질 수 있다. 상기 메모리(45)는 0번째 행으로부터 데이터가 수신한다. 예를 들어, 인터리버로부터의 유효한 인덱스가 1025를 가리키면, 상위 9비트인 64가 상기 메모리(45)의 행(row)에 주어지고 이때 상기 메모리(45)의 해당 행에 저장된 16비트의 데이터를 읽어오면, 다시 하위 4비트인 1이16비트 데이터의 열의 위치를 지정하여 인터리버로부터의 유효한 인덱스에 해당하는 데이터를 읽어온다.

따라서, 상기 제 2 부호기는 인터리버로부터 연속적인 비트를 연속적으로 수신하여 제 2패리티 비트를 생성한다. 제 1 부호기는 입력 데이터를 인터리빙 하지 않고 순차적으로 입력되는 데이터를 부호화하여 제 1 패리티 비트로 출력한다. 시간 지연은 상기 부호기에 의해 처리된 데이터사이의 연계성을 유지하고자 연속적인 데이터에 대하여 광범위한 변경이 요구되나, 본 발명에서 인터리버는 천공에 의한 지연없이 데이터를 출력한다. 즉, 제 1 부호기와 제 2 부호기의 데이터 출력을 매칭하는데 천공에 의한 출력 지연을 고려하거나 보상하지 않아도 된다.

도 5는 본 발명에 따른 인터리버의 동작을 나타내는 타이밍 블록도이다.

상기 도 5를 참조하면, 신호 51은 제 1 인덱스 인에이블 신호 IN_EA1를 나타내며 매 시간 주기 T로 발생한다. 또한, 상기 신호 51은 8개의 제 1 인덱스 인에이블 신호 IN_EA1 51a-51h로 구성되어 있다. 신호 52는 상기 인덱스 발생기 43으로 입력되는 신호로써 상기 제 1 인덱스 인에이블 신호 IN_EA1과 제 2 인덱스 인에이블 신호 IN_EA2를 동시에 나타낸다. 상기 신호 52중에서 52a 및 52b신호는 제 2인덱스 인에이블 신호이다. 신호 53은 상기 인덱스 발생기 43이 생성하는 인덱스들을 나타낸 것으로, 상기 인덱스들은 상기 각각의 제 1인덱스 인에이블 신호 IN_EA1와 제 2인덱스 인에이블 신호 IN_EA2에 의하여 출력된다. 신호 54는 비교기 인에이블 신호(COMP_EA)를 나타내며 생성된 신호는 54a-54h의 8개의 신호가 도시되어 있다. 상기 비교기 인에이블 신호 COMP-EA는 상기 제 1 인덱스 인에이블 신호IN_EA이 주기 T1시간만큼 지연된 신호로, 여기서 시간 T1은 상기 제 1인덱스 인에이블 신호를 생성하는 주기 T보다 작은 값이다.(T1<T) 신호 55는 어드레스 인에이블 신호 ADD_EA로 8개의 55a-55h로 개시된다. 상기 어드레스 인에이블 신호 ADD_EA는 상기 제 1 인덱스 인에이블 신호 IN_EA1가 제 2 주기 T2만큼 지연된 신호이다. 상기 T2는 상기 T1보다 크고 상기 T보다는 작은 값이다.(T1<T2<T) 신호 56은 상기 어드레스 발생기(44)가 출력하는 어드레스 신호를 나타낸 것으로 56A', 56B', 56C', 56E', 56F', 56H', 56I',그리고 56J'인 8개의 신호들로 개시된다.

상기 도 4와 도 5에 개시된 본 발명에 따라 상기 인터리버의 동작을 살펴보면, 초기 파라미터들은 메모리의 크기가 K인 상기 터보 부호기의 메모리에 저장된다. 크기가 S인 입력 데이터를 수신하여 상기 메모리(45)에 저장한다. 인덱스 발생기(43)는 제 1 인덱스 인에이블 신호 IN_EA1 51a를 수신하자마자 첫 번째 인덱스 53A를 출력한다. 지연기(41)에서 상기 첫 번째 제 1 인덱스 인에이블 신호 IN_EA1 51a는 첫 번째 주기 T1만큼 지연되어 첫 번째 비교기 인에이블 신호 COMP_EA 54a를 발생한다. 상기 비교기(42)는 상기 첫 번째 인덱스 53A와 입력 데이터의 크기 S를 비교하고, 상기 인덱스 53A가 S보다 작은 경우는 제 2 인덱스 인에이블 신호 IN_EA2를 발생하지 않는다. 상기 첫 번째 제 1 인덱스 인에이블 신호 IN_EA1 51a가 두 번째 주기 T2만큼 지연되고, 상기 지연기(41)는 첫 번째 어드레스 인에이블 신호 ADD_EA 55a를 출력하고, 이를 수신한 어드레스 발생기(44)는 어드레스 56A'를 출력한다. 상기 어드레스 발생기(44)는 어드레스 56A'를 상기 메모리(45)에 인가하여, 어드레스 위치 56A'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

인덱스 발생기(43)은 두 번째 제 1 인덱스 인에이블 신호 IN_EA1 51b를 수신하자마자 두 번째 인덱스 53B를 출력한다. 지연기(41)에서 상기 두 번째 제 1 인덱스 인에이블 신호 IN_EA1 51b는 주기 T1만큼 지연되어 두 번째 비교기 인에이블 신호 COMP_EA 54b을 발생한다. 상기 비교기(42)는 상기 두 번째 인덱스 53B와 입력 데이터의 크기 S를 비교하고, 상기 인덱스 53B가 S보다 작은 경우는, 제 2 인덱스 인에이블 신호 IN_EA2를 발생하지 않는다. 상기 두 번째 제 1 인덱스 인에이블 신호 IN_EA1 51b가 주기 T2만큼 지연되고, 상기 지연기(41)은 두 번째 어드레스 인에이블 신호 ADD_EA 55b를 출력하고, 이를 수신한 어드레스 발생기(44)는 어드레스 56B'를 출력한다. 상기 어드레스 발생기(44)는 어드레스 56B'를 상기 메모리(45)에 인가하여, 어드레스 위치 56B'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

인덱스 발생기(43)는 세 번째 제 1 인덱스 인에이블 신호 IN_EA1 51c를 수신하자마자 세 번째 제 3 인덱스 53C를 출력한다. 지연기(41)에서 상기 세 번째 제 1 인덱스 인에이블 신호 IN_EA1 51c는 주기 T1만큼 지연되어 세 번째 비교기 인에이블 신호 COMP_EA 54c을 발생한다. 상기 비교기(42)는 상기 세 번째 인덱스 53c와 입력 데이터의 크기 S를 비교하고, 상기 인덱스 53C가 S보다 작은 경우 제 2 인덱스 인에이블 신호 IN_EA2를 발생하지 않는다. 상기 세 번째 제 1 인덱스 인에이블 신호 IN_EA1 51c가 주기 T2만큼 지연되고, 상기 지연기(41)은 세 번째 어드레스 인에이블 신호 ADD_EA 55c를 출력하고, 이를 수신한 어드레스 발생기(44)는 어드레스56C'를 출력한다. 상기 어드레스 발생기(44)는 어드레스 56C'를 상기 메모리(45)에 인가하여, 어드레스 위치 56C'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

네 번째 제 1 인덱스 인에이블 신호 IN_EA1 51d가 인터리버(40)에 인가되면, 인덱스 발생기(43)은 네 번째 인덱스 53D를 출력한다. 상기 네 번째 제 1 인덱스 인에이블 신호 IN_EA1 51d가 제 1 시간 T1만큼 지연되면 네 번째 비교기 인에이블 신호 COMP_EA 54d을 발생한다. 상기 비교기(42)는 상기 네 번째 인덱스 53D와 입력 데이터의 크기 S를 비교하고, 상기 인덱스 53D가 입력 데이터의 크기 S보다 크면, 상기 비교기(42)는 첫 번째 제 2 인덱스 인에이블 신호 IN_EA2 52a를 발생한다. 상기 제 2 인덱스 인에이블 신호 IN_EA2 52a 수신 여부에 따라, 인덱스 발생기(43)는 다섯 번째 5 인덱스 53E를 생성한다. 상기 네 번째 제 1 인덱스 인에이블 신호 IN_EA1 51d는 주기 T2만큼 지연되고, 상기 지연기(41)는 네 번째 어드레스 인에이블 신호 ADD_EA 55d에 따라 어드레스 56E'를 출력한다. 상기 어드레스 발생기 (44)는 네 번째 인덱스 53D가 입력되었을 때, 상기 어드레스 인에이블 신호 ADD_EA를 수신하지 않으면, 상기 네 번째 인덱스 53D를 처리할 수 없다. 상기 네 번째 어드레스 인에이블 신호 ADD_EA 55d를 수신할 때, 상기 어드레스 발생기(44)는 현재 입력 상태인 다섯 번째 인덱스 53E를 바탕으로 유효한 어드레스 56E'를 출력한다. 여기서, 입력 데이터의 크기 S보다 큰 무효 인덱스 53D는 무시되고, 상기 인덱스 발생기(43)는 상기 무효 인덱스에 따라 상기 어드레스 발생기(44)가 동작하기 전에 다음 인덱스 53E를 생성한다. 상기 어드레스 발생기(44)는 어드레스 56E'를 상기 메모리(45)에 인가하여, 어드레스 위치 56E'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

인덱스 발생기(43)는 다섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 51e를 수신하자마자 여섯 번째 인덱스 53F를 출력한다. 지연기(41)에서 상기 다섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 51e는 주기 T1만큼 지연되어 다섯 번째 비교기 인에이블 신호 COMP_EA 54e를 발생한다. 상기 비교기(42)는 상기 여섯 번째 인덱스 53F와 입력 데이터의 크기 S를 비교하고, 상기 인덱스 53F가 S보다 작은 경우 제 2 인덱스 인에이블 신호 IN_EA2를 발생하지 않는다. 상기 다섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 51e는 주기 T2만큼 지연되어, 다섯 번째 어드레스 인에이블 신호 ADD_EA 55e로 출력된다. 어드레스 발생기(44)는 상기 다섯 번째 어드레스 인에이블 신호 ADD_EA 55e를 수신하여 어드레스 56F'를 출력한다. 상기 어드레스 발생기(44)는 어드레스 56F'를 상기 메모리(45)에 인가하여, 어드레스 위치 56F'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

여섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 51f가 인터리버(40)에 인가되면, 인덱스 발생기(43)는 일곱 번째 인덱스 53G를 출력한다. 상기 여섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 54f가 주기 T1만큼 지연되어 여섯 번째 비교기 인에이블 신호 COMP_EA 54f을 발생한다. 상기 비교기(42)는 상기 일곱 번째 인덱스 53G와 입력 데이터의 크기 S를 비교한다. 상기 인덱스 53G가 다시 입력 데이터의 크기 S보다 크면, 상기 비교기(42)는 두 번째 제 2 인덱스 인에이블 신호 IN_EA2 52b를발생한다. 상기 제 2 인덱스 인에이블 신호 IN_EA2 52b 수신 여부에 따라, 인덱스 발생기(43)는 여덟 번째 인덱스 53H를 생성한다. 상기 지연기(41)는 상기 여섯 번째 제 1 인덱스 인에이블 신호 IN_EA1 51f를 주기 T2만큼 지연시켜 여섯 번째 어드레스 인에이블 신호 ADD_EA 55f를 출력한다. 상기 어드레스 발생기(44)는 상기 여섯 번째 어드레스 인에이블 신호 ADD_EA 55f에 따라 어드레스 56H'를 출력한다. 이때, 상기 어드레스 발생기(44)는 일곱 번째 인덱스 53G가 입력되었을 때, 상기 어드레스 인에이블 신호 ADD_EA가 수신되지 않으면, 상기 일곱 번째 인덱스 53G를 처리하지 않는다. 상기 여섯 번째 어드레스 인에이블 신호 ADD_EA 55f를 수신할 때, 상기 어드레스 발생기(44)는 현재 입력 상태인 여덟 번째 인덱스 53H를 바탕으로 유효한 어드레스 56H'를 출력한다. 여기서, 입력 데이터의 크기 S보다 큰 무효 인덱스 53G는 무시되고, 상기 인덱스 발생기(43)는 상기 무효 인덱스에 따라 상기 어드레스 발생기(44)가 동작하기 전에 다음 인덱스 53H를 생성한다. 상기 어드레스 발생기(44)는 어드레스 56H'를 상기 메모리(45)에 인가하여, 어드레스 위치 56H'에 저장된 데이터를 출력한다. 출력된 데이터는 제 2 부호기(33)에 입력되어 부호화된다.

인덱스 53I와 53J 역시 상기 53A의 처리 방법과 동일하게 처리되며, 어드레스 발생기(44)는 상기 인덱스 53I와 53J의 처리 결과로 56I'와 56J'를 출력한다.

상기 설명한 바와 같이 8개의 제 1 인덱스 인에이블 신호들은 하나의 주기를 구성한다. 입력 데이터 S의 크기는 237이며, 상기 입력 데이트 237의 어드레스들을 처리할 때까지 진행된다.

이와 같이 생성된 인덱스 I가 입력 데이터 S보다 큰 경우에, 인덱스 발생기 (43)에서 다음 인덱스를 생성할 수 있도록 비교기(42)는 인에이블 후, 제 2 인덱스 인에이블 신호 IN_EA2를 즉시 발생한다. 어드레스 인에이블 신호는 다음 인덱스가 발생한 후에 발생되어 지연 없이 어드레스를 생성되도록 한다.

따라서, 어드레스 인에이블 신호 ADD-EA은 시간 지연 없이 어드레스를 생성하게 되는 것이다. 또한 UMTS 시스템의 인터리빙 규칙은 어떠한 크기의 입력 데이터를 인터리빙 하더라도 연속적으로 S보다 큰 값을 생성하지 않는다. 따라서 제 2 인에이블 신호에 의하여 발생한 인덱스는 S값과 비교할 필요가 없다.

상기 설명에서 인덱스는 어드레스를 생성하기 위한 중간 매개 값으로 이용되고 있다. 그러나 이러한 매개 값을 이용하지 않고 상기 인덱스를 그대로 어드레스로 출력하는 것도 가능하다.

이런 경우에는 상기 설명에서 인덱스 발생기(43)는 어드레스 발생기의 기능을 가 되고 상기 어드레스 발생기는 생성된 어드레스를 어드레스 인에이블 신호에 의하여 선택적으로 출력하는 것이다.

도 6은 본 발명에 따른 인터리버의 동작을 나타내는 흐름도이다.

상기 도 6를 참조하면, 터보 부호기(35)에는 임의의 행 R과 임의의 열 C와 그리고, 상기 행 R과 열 C로 표현되는 크기가 K인 이차원 매트릭스 및 인터리빙을 위한 초기 파라미터를 설정되어 있다. 61단계에서 상기 인터리버는 입력 데이터를 순차적으로 상기 메모리 저장하고, 상기 입력 데이터의 크기 S를 결정한다. 62단계에서 첫 번째 제 1 인덱스 인에이블 신호 IN_EA1은 지연기(41)과 인덱스발생기(43)에서 수신된다. 63단계에서 인덱스 발생기(43)은 첫 번째 1 인덱스 I를 생성한다. 64단계에서 상기 첫 번째 인덱스 I와 상기 S를 비교하여 상기 I가 S 이하인지를 확인한다. 65단계에서 상기 첫 번째 인덱스와 관련된 데이터를 출력한다, 그러나, 64단계에서 인덱스 I가 데이터의 크기 S보다 크다고 판단되면, 인터리버(40)의 인덱스 발생기(43)은 66단계에서 제 2 인덱스 인에이블 신호를 생성한다. 따라서, 67단계에서 상기 인덱스 발생기(43)은 두 번째 인덱스를 생성하게 된다. 상기 생성된 두 번째 인덱스는 어드레스 발생기(44)로 전송되어 65단계에서 제 2 인덱스와 관련된 데이터를 출력한다. 68단계에서 터보 부호기의 제어기는 상기 출력 인덱스들의 숫자가 입력 데이터의 크기 S와 동일한지 판단한다. 만약, 출력된 인덱스들의 수가 입력 데이터들의 수 S와 동일하지 않으면, 두 번째 제 1인덱스 인에이블 신호를 수신하기 위하여 62단계로 진행한다. 반면에, 상기 출력된 인덱스들의 수 S가 입력 데이터들의 수와 동일하면, 다음 데이터 블록을 수신하기 위하여 종료한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, 천공에 의한 출력 지연이 없이 연속적인 데이터를 출력하는 효과가 있다.

Claims (13)

1. 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치에 있어서.

   상기 메모리에 위치를 나타내는 첫 번째 인덱스를 생성하는 장치와,

   상기 메모리에 저장된 입력 데이터의 크기를 나타내는 파라미터와 상기 첫 번째 인덱스를 비교하는 장치와,

   상기 파라미터가 상기 첫 번째 인덱스보다 작거나 같으면, 상기 메모리의 위치에 저장된 데이터를 출력하는 장치로 구성되는 것을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
2. 제 1 항에 있어서, 상기 첫 번째 인덱스를 생성하는 장치는,

   상기 파라미터가 상기 첫 번째 인덱스보다 크면, 두 번째 인덱스를 생성하는 장치임를 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
3. 제 2 항에 있어서, 상기 첫 번째 인덱스를 생성하는 장치는,

   제 1 제어신호 또는 제 2 제어신호의 입력에 따라 각각의 첫 번째 또는 두 번째 인덱스를 생성하는 인덱스 발생기임 특징으로 하는 상기 메모리에 순차적으로저장된 데이터를 랜덤하게 출력하는 장치.
4. 제 3항에 있어서, 상기 제 1 제어신호는,

   상기 인덱스 발생기에 의해 주기적으로 수신되어 상기 첫 번째 인덱스를 생성하는데 있어 초기화하는 신호임을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
5. 제 4항에 있어서, 상기 제 2 제어신호는,

   상기 파라미터는 상기 제 1 인덱스보다 크고, 상기 인덱스 발생기에 의해 수신되어 두 번째 인덱스를 생성하는데 있어 초기화하는 신호임을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
6. 제 5항에 있어서, 상기 비교하는 장치는

   상기 인덱스 발생기로부터 상기 인덱스와 상기 파라미터를 수신하여 상기 인덱스가 상기 파라미터보다 작거나 같으면, 제 2 제어신호를 출력하는 비교기임을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
7. 제 6항에 있어서, 상기 데이터를 출력하는 장치는,

   제 3 제어신호의 입력에 따라 메모리 출력 요구를 생성하는 어드레스 발생기임을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
8. 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치에 있어서,

   제 1 주기에 제 1 제어신호를 수신하고, 제 2 주기에 제 2 제어신호를 출력하고, 제 3 주기에 제 3 제어신호를 출력하는 지연기와,

   제 1 제어신호와 제 4 제어신호 중에서 하나의 신호를 수신하고, 상기 제 1 제어신호 또는 제 4 제어신호의 수신 결과에 따라 상기 메모리에 위치를 표시하는 인덱스를 출력하는 인덱스 발생기와,

   상기 메모리에 저장된 상기 데이터의 크기를 나타내는 파라미터와 상기 인덱스를 비교하고, 상기 인덱스가 상기 파라미터보다 크면, 상기 제 2 제어신호의 수신에 따라 상기 인덱스 발생기에 제 4 제어신호를 출력하는 비교기로 구성되는 것을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
9. 제 8항에 있어서, 상기 제 3 주기는 상기 제 2주기보다 크고, 상기 제 1주기 보다 작은 것을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
10. 제 9항에 있어서,

    상기 인덱스를 발생하고, 상기 제 3 제어신호의 수신 결과에 따라 상기 인덱스가 나타내는 메모리 어드레스를 상기 메모리에 출력하는 어드레스 발생기를 더 구성하는 것을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
11. 제 10항에 있어서, 상기 메모리는,

    상기 메모리 어드레스에 위치한 데이터를 출력되는 것을 특징으로 하는 상기 메모리에 순차적으로 저장된 데이터를 랜덤하게 출력하는 장치.
12. 메모리로부터 저장된 데이터를 출력하는 방법에 있어서,

    상기 메모리에 입력 데이터를 순차적으로 저장하는 과정과,

    상기 저장된 입력 데이터의 크기를 결정하는 과정과,

    제 1 제어신호를 수신하여 제 1 인덱스를 생성하는 과정과,

    상기 제 1인덱스와 상기 데이터의 크기를 비교하여, 상기 제 1인덱스가 상기 데이터의 크기보다 크면 제 2 인덱스를 생성하는 과정과,

    상기 제 2 인덱스를 생성되지 않으면 상기 제 1인덱스에 상응하는 메모리 어드레스를 출력하는 과정과,

    상기 제 2 인덱스가 생성되면 상기 제 2 인덱스에 상응하는 메모리 어드레스를 출력하는 과정으로 구성되는 것을 특징으로 하는 상기 메모리로부터 저장된 데이터를 출력하는 방법.
13. 입력 데이터의 크기를 결정하는 제어기의 제어에 따라 동작하며, 메모리에 입력 데이터를 순차적으로 저장하고 어드레스 발생기가 생성하는 어드레스의 수신 결과에 따라 상기 메모리의 어드레스에 저장된 데이터를 출력하는 인터리버에 있어서,

    제 1 주기에는 제 1 인덱스 인에이블 신호를 수신하고, 비교기 인에이블 신호를 출력하며, 제 2 주기에는 어드레스 발생기 인에이블 신호를 출력하는 지연기와,

    상기 제 1 인덱스 인에이블 신호와 제 2 인덱스 인에이블 신호 중 하나의 신호를 수신하고, 상기 제 1 인덱스 인에이블 신호 또는 상기 제 2 인덱스 인에이블신호의 결과에 따라 인덱스를 출력하는 인덱스 발생기와,

    비교기 인에이블 신호의 수신에 따라 상기 인덱스와 상기 데이터의 크기를 비교하며, 상기 인덱스가 상기 데이터의 크기보다 크면, 제 2 인덱스 인에이블 신호를 출력하는 비교기와,

    상기 어드레스 발생기의 입력은 상기 인덱스 발생기의 출력에 상응하는 것으로, 상기 어드레스 발생기 인에이블 신호의 수신에 가장 마지막에 생성된 인덱스에 상응하는 메모리 어드레스를 출력하는 어드레스 발생기로 구성되는 것을 특징으로 하는 상기 인터리버.