KR20070080990A - 이동통신시스템에서 디인터리빙을 효율적으로 수행하는장치 및 방법 - Google Patents

이동통신시스템에서 디인터리빙을 효율적으로 수행하는장치 및 방법 Download PDF

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Abstract

본 발명은 이동통신시스템에서 디인터리빙을 효율적으로 수행하는 장치 및 방법을 제공함에 있다.
이러한 본 발명은 이동통신시스템에서 디인터리빙을 수행함에 있어서, 제2단계 디인터리빙의 쓰기 주소에 저장될 데이터 심볼을 제1단계 디인터리빙의 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소에 저장하는 과정과, 상기 저장되어 있는 데이터 심볼을 제1단계 디인터리빙 읽기 주소에 따라 읽어 두 단계의 디인터리빙을 동시에 수행하는 과정을 포함하는 것을 특징으로 한다.
디인터리빙, 쓰기 주소, 읽기 주소, 2nd 디인터리빙, 1st 디인터리빙

Description

이동통신시스템에서 디인터리빙을 효율적으로 수행하는 장치 및 방법{Apparatus and Method for 2 steps deinterleaving at the same time mobile communication system}
도 1은 종래 기술에 따라 두 단계의 디인터리빙을 수행하는 수신기의 구조를 도시한 도면.
도 2는 표준에 정의되어 있는 2nd 디인터리빙의 주소 생성을 보여주는 도면.
도 3은 표준에 정의되어 있는 1st 디인터리빙의 주소 생성을 보여주는 도면.
도 4는 본 발명에 따라 두 단계의 디인터리빙을 수행하는 수신기의 구조를 도시한 도면.
도 5는 본 발명에 따라 동시에 2nd 디인터리버와 1st 디인터리빙의 주소를 생성을 도시한 도면.
본 발명은 이동통신시스템에 관한 것으로, 수신기에서 물리 채널의 데이터들을 효율적으로 디인터리빙하기 위한 장치 및 방법을 제공함에 있다.
일반적으로, 이동통신 시스템의 송신단에서는 연집 에러를 막기 위해 인터리빙을 수행하여 데이터를 전송하게 된다. 비동기식 제3세대(G) 글로벌 이동통신 규격을 논의하는 3GPP(3rd Generation Partnership Project) 릴리즈(Release) 4 시스템에서는 데이터를 전송함에 있어 두 단계의 인터리빙을 수행하여 데이터를 전송한다. 즉, 전송시간간격에 따른 규칙에 따라 제1인터링빙을 수행한 후, 정의된 순서대로 제 2인터리빙을 수행하여 데이터를 전송한다. 따라서, 수신단에서는 인터리빙된 데이터를 원래의 순서대로 배치하기 위해 제2디인터리빙을 수행한 후, 제1디인터리빙을 수행하여 데이터를 복원한다.
도 1은 종래 기술에 따라 두 단계의 디인터리빙을 수행하는 수신기의 구조를 도시한 도면이다.
상기 도 1을 참조하면, 스위치(100)는 적어도 2개 이상의 무선 신호들을(11, 12)을 수신하고, 상기 무선 채널들 각각(11, 12)의 확산 코드(Spread Factor)를 확인하여 제1물리 채널(Physical Channel 0)과 제 2물리 채널(Physical Channel 1)로 구별한다. 여기서, 상기 물리 채널들의 프레임 포맷은 상위 계층(L1)에 의해 데이터 심볼의 수(N_DATA0, N_DATA1), 송신전력제어심볼의 수(N_TPC0, N_TPC1), 전송포맷조합식별심볼의 수(N_TFCI0, N_TFCI1)와 같은 값들을 레지스터를 통해 부여 받고, 상기 정보들을 이용하여 역매핑 신호(PH_DEMAP_SEL)신호를 생성하면서 물리채널 디매핑(Demapping)을 수행한다.
역확산기(103)는 확산 코드가 작은 상기 제1물리 채널(PhCH 0)을 수신하고, 인기되는 제1물리 채널 역매핑신호(PH_DEMAP_SEL0)를 이용하여 상기 채널이 제1물 리 채널임을 확인한다. 제1전송포맷조합 식별자 버퍼(TFCI(Transport Format Combination Indicator)_Buffer0, 110, 이하 'TFCI_버퍼0'라 칭함)는 상기 제1물리 채널의 전송포맷조합 식별정보(TFCI)를 데이터 심볼들과 구별하여 저장한다. 무선 버퍼(Radio Frame_Buffer0, 120, 이하' RF_버퍼0'라 칭함)는 9728x12 비트의 크기를 갖는 메모리이며, 상기 RF_버퍼0(120)은 2nd 디인터리버 쓰기 어드레스 발생기(2nd DEINTerleaver WRITE ADDRess GENerator, 130)의 제어에 따라 상기 제1물리 채널의 데이터 심볼들을 2nd 디인터리빙하여 저장한다.
역확산기(106)는 확산 코드가 큰 상기 제2물리 채널(PhCH 1)을 수신하고, 인기되는 제2물리 채널 역매핑신호(PH_DEMAP_SEL1)를 이용하여 상기 채널이 제2물리 채널임을 확인한다. 제2전송포맷조합 식별자 버퍼(TFCI_버퍼1, 140))는 상기 제2물리 채널의 전송포맷조합 식별정보(TFCI)를 데이터 심볼들과 구별하여 저장한다. RF_버퍼1(150)'라 칭함)는 4800x12 비트의 크기를 갖는 메모리이며, 상기 RF_버퍼1(150)은 2nd 디인터리버 쓰기 어드레스 발생기(2nd DEINT_WRITE_ADDR_GEN, 130)의 제어에 따라 상기 제2물리 채널의 데이터 심볼들을 2nd 디인터리빙하여 저장한다. 여기서, 2nd 디인터리빙은 물리 채널 단위인 10ms로 수행되며, 각각의 RF_버퍼(120, 150)에 쓰기 주소를 생성하면서 이루어지게 된다. 또한, 상기 첫 번째 2nd 디인터리버 쓰기 어드레스 발생기(130)와 상기 두 번째 2nd 디인터리버 쓰기 어드레스 발생기(160)는 동일한 어드레스 발생기로 구성가능하다.
확산기(170)는 전달되는 제1 물리 채널의 데이터 심볼들과 제2물리 채널의 데이터 심볼들을 인가되는 코드화된 합성 트랜스포트 채널 선택신호(CCTrch_SEL)에 따라 트랜스포트채널 버퍼(180)의 대응하는 트랜스포트 영역으로 전달한다.
상기 도 1에서 보는 바와 같이 10ms 동안 물리 채널의 버퍼링 동작과 2nd 디인터리빙 동작이 완료되면, 1st 디인터리빙 동작이 시작된다. 입력되는 물리 채널의 프레임을 RF_BUF0/RF_BUF1에 저장한 후, 이들을 TrCH 별로 트랜스포트채널 버퍼(180)에 저장한다. 상기 과정에서 RF버퍼_0(120)과 RF버퍼_1(150)에 저장된 데이터 심볼에 대한 트랜스포트 채널(Transport Channel, 이하 'TrCH'라 칭함)들의 구분은 각 TrCH0~7이 트랜스포트채널 버퍼(180, 이하 'TrCH_버퍼'라 칭함)에 순서대로 저장되도록 초기 오프셋(FDINT_OFFSET)정보를 이용하여 제어한다. 즉, 상위 계층으로부터 전달되는 상기 초기 오프셋 정보에 따라 TRCH_버퍼(180)의 TrCH0~7 영역에 저장함으로써 TrCH의 수를 매핑할 수 있다.
도 2는 표준에 정의되어 있는 2nd 디인터리빙의 주소 생성을 보여주는 도면이다.
상기 도 2를 참조하면, 2nd 디인터리빙시 쓰기 주소의 생성은 10ms 단위로 초기 인덱스(index)를 바탕으로 하여, 상기 초기 인덱스에 30씩 증가하는 패턴으로 이루어지게 된다. 예를 들면 2nd 디인터리빙의 쓰기주소는 Write Address = {0, 30, 60, 90,..., 20, 50, 80, 110...} 과 같이 생성된다(200). 그리고 읽기주소의 경우는 Read Address = {0, 1, 2, 3, 4, .....} 과 같이 읽혀지게 된다(210). 즉, 상기 2nd 디인터리빙은 초기 인덱스를 기준으로 가로순(column by column)으로 쓰기 동작을 수행하며, 열(row by row)순으로 읽기 동작을 수행한다. 상기 2nd 디인터리빙시, 열의 개수는 상위 계층으로부터 전달되는 레지스터에 의해 정해진다.
도 3은 표준에 정의되어 있는 1st 디인터리빙의 주소 생성을 보여주는 도면이다.
상기 도 3을 참조하면, 1st 디인터리빙은 표준에 정의되어 있는 바와 같이 TTI 길이에 따라 쓰기 동작을 다르게 수행한다. 도 3에서는 TTI=40ms이고, 초기 오프셋(FDINT_RoW)=8인 경우를 예로 든다.
1st 디인터리빙의 쓰기주소는 Write Address = {0, 4, 8, 12, ..., 1, 5, 9, 13...}와 같이 생성된다(300). 그리고 읽기주소의 경우는 Read Addreaa = {0, 1, 2, 3, ...} 과 같이 순서대로 읽혀지게 된다(310). 또한, TTI=20ms 의 경우는 Write Address = {0, 2, 4, 6, .... , 1, 3, 5, 7, 9, ....} 과 같이 생성되며, TTI = 10ms 의 경우는 Write Address = {0, 1, 2, 3, 4, 5, ...} 과 같이 순차적으로 발생하여 1st 디인터리비빙을 수행하게 된다.
상기 전술한 바와 같이, 종래 기술에서는 2nd 디인터리빙과 1st 디인터리빙 각각을 처리하기 위한 메모리들을 사용한다. 즉, 2nd 디인터리빙의 경우, 수신기로부터 전달된 데이터들을 저장하기 위한 쓰기 동작을 수행하는 메모리가 사용되고, 1st 디인터리빙의 경우 상기 RF버퍼_0(120)과 RF버퍼_1(150)의 데이터를 순차적으로 읽어 Trch버퍼(180)의 쓰기 동작을 수행하기 위한 메모리가 사용된다.
다시 말해서, 2nd 디인터리빙과 1st 디인터리빙을 수행함에 따라 적어도 3개의 메모리들을 사용한다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, 이동통신시스템에서 두 단계의 디인터리빙을 동시에 수행하는 장치 및 방법을 제공한다.
본 발명은 이동통신시스템에서 최소 개수의 메모리를 사용하여 디인터리빙을 수행하는 장치 및 방법을 제공한다.
상기와 같은 목적들을 달성하기 위한 본 발명의 실시예는; 이동통신시스템에서 디인터리빙을 수행하는 방법에 있어서, 제2단계 디인터리빙의 쓰기 주소에 저장될 데이터 심볼을 제1단계 디인터리빙의 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소에 저장하는 과정과, 상기 저장되어 있는 데이터 심볼을 제1단계 디인터리빙 읽기 주소에 따라 읽어 두 단계의 디인터리빙을 동시에 수행하는 과정을 포함하는 것을 특징으로 한다.
상기와 같은 목적들을 달성하기 위한 본 발명의 다른 실시예는; 이동통신시스템에서 디인터리빙을 수행하는 장치에 있어서, 순차적으로 입력되는 해당 물리 채널의 데이터 심볼들에 대하여 제2단계 디인터리빙의 쓰기 주소에 제1단계 디인터리빙의 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소를 인가하는 어드레스 발생기와, 상기 어드레스 발생기에 제어에 따라 상기 데이터 심볼들을 제1단계 디인터리빙의 쓰기 주소에 따라 저장하는 메모리를 포함함을 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 후술되는 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
표준에 따라 이동통신시스템에서 데이터는 하기에 정의되어 있는 코딩 및 다중화 과정을 거쳐 통신을 수행한다.
- 각각의 트랜스포트 블록에 순환 리던던시 체크(CRC) 부가
- 트랜스포트 블록의 연결/ 코드 블록 분할
- 채널 코딩
- 무선 프레임 등화
- 레이트 매칭
- 불연속 전송(DTX) 표시 비트의 삽입
- 인터리빙(두 단계의 인터리빙)
- 무선 프레임 분할
- 다수의 트랜스포트 채널들의 다중화
- 물리 채널 분할
- 물리 채널들의 매핑
이와 관련하여 본 발명은 인터리빙 과정과 관련된 것으로, 특히 수신기에서 상기 인터리빙에 대응하여 디인터리빙을 수행하는 방법을 보다 효과적으로 수행하 는 장치 및 방법을 제안하고자 한다. 즉, 본 발명에서는 종래 기술 도 2와 도 3에 설명한 2nd & 1st 디인터리빙의 연산 특성을 이용하여 물리 채널 단위인 10ms동안 각 물리 채널의 데이터 심볼들을 저장하는 메모리들(9728x12x2 크기의 메모리와 4800x12x2 크기의 메모리)를 사용하지 않고, 2nd 디인터리빙과 1st 디인터리빙을 동시에 수행하는 장치 및 방법을 제안하고자 한다.
도 4는 본 발명에 따라 두 단계의 디인터리빙을 수행하는 수신기의 구조를 도시한 도면이다.
상기 도 4를 참조하면, 스위치(400)는 적어도 2개 이상의 무선 신호들을 수신하고, 상기 무선 채널들 각각의 확산 코드(Spread Factor)를 확인하여 제1물리 채널(Physical Channel 0)과 제 2물리 채널(Physical Channel 1)로 구별한다. 여기서, 상기 물리 채널들의 슬롯 포맷은 논리 계층(L1)에 의해 데이터 심볼의 수(N_DATA0, N_DATA1), 송신전력제어심볼의 수(N_TPC0, N_TPC1), 전송포맷조합식별심볼의 수(N_TFCI0, N_TFCI1)와 같은 값들을 레지스터를 통해 부여 받고, 상기 정보들을 이용하여 역매핑 신호(PH_DEMAP_SEL)신호를 생성하면서 물리채널 디매핑(Demapping)을 수행한다.
역확산기(403)는 확산 코드가 작은 상기 제1물리 채널(PhCH 0)을 수신하고, 인가되는 제1물리 채널 역매핑신호(PH_DEMAP_SEL0)를 이용하여 상기 채널이 제1물리 채널임을 확인한다. 제1전송포맷조합 식별자 버퍼(TFCI(Transport Format Combination Indicator)_Buffer0, 410, 이하 'TFCI_버퍼0'라 칭함)는 상기 제1물리 채널의 전송포맷조합 식별정보(TFCI)를 데이터 심볼들과 구별하여 저장한다. 역확 산기(406)는 확산 코드가 큰 상기 제2물리 채널(PhCH 1)을 수신하고, 인기되는 제2물리 채널 역매핑신호(PH_DEMAP_SEL1)를 이용하여 상기 채널이 제2물리 채널임을 확인한다. 제2전송포맷조합 식별자 버퍼(TFCI_버퍼1, 140))는 상기 제2물리 채널의 전송포맷조합 식별정보(TFCI)를 데이터 심볼들과 구별하여 저장한다. 확산기(470)는 제1물리 채널의 데이터 심볼들과, 제2물리 채널의 데이터 심볼들을 인가되는 코드화된 합성 트랜스포트 채널 선택신호(CCTrch_SEL)에 따라 트랜스포트채널 버퍼(180)로 전달한다.
TrCH_버퍼(480)는 2nd 디인터리빙의 쓰기 주소를 생성하는 경우, 1st 디인터리빙의 읽기 주소를 고려하면서 쓰기 동작을 수행한다. 즉, 2nd& 1st 어드레스 발생기(490)로부터 인가되는 초기 오프셋(FDINT_OFFSET)정보에 따라 상기 제1 물리 채널 또는 제2 물리 채널의 데이터 심볼들을 수신하여 저장하는 것이 아니라, Trch버퍼(480)의 쓰기 주소를 생성하여 생성된 쓰기 주소에 해당 데이터 심볼을 저장한다. 이때, 상기 2nd& 1st 어드레스 발생기(490)는 상위 계층으로부터 수신되는 TTI 정보를 이용하여 1st 디인터리버의 쓰기 주소를 생성한다.
다시 말해서, 상기 2nd& 1st 어드레스 발생기(490)는 상위 계층으로부터 전달된 TTI를 확인하고, 상기 2nd 디인터리빙 쓰기 주소에 상기 TTI정보에 대응하는 값을 곱하여 1st 디인터리빙 쓰기 주소를 생성한다. 상기 1st 디인터리빙의 쓰기 주소값이 TrCH 버퍼(480)의 쓰기 주소이다. 결과적으로, TrCH 버퍼(480)는 2nd & 1st 어드레스 발생기로부터 인가되는 제어 신호에 따라 1st 디인터리버 쓰기 주소 생성시, 2nd 디인터리버의 쓰기 주소를 참고하게 되어 연산 중간에 따른 데이터를 메모리에 따로 저장하지 않고, 1st 디인터리빙과 2nd 디인터리빙을 동시에 수행할 수 있게 된다.
따라서, 10ms 단위의 물리 채널의 데이터를 별도의 메모리에 저장할 필요 없이 2nd 디인터리빙과 1st 디인터리빙을 동시에 수행할 수 있다. 이때, 상기 TrCH버퍼(490)는 2nd 디인터리빙과 1st 디인터리빙을 완료한 트랜스포트 채널에 대응하는 영역에 데이터를 저장한다. 즉, 해당 트랜스포트 채널의 수에 매핑된 데이터를 저장하고 있다.
도 5는 본 발명에 따라 2nd 디인터리버와 1st 디인터리빙의 주소 생성을 도시한 도면이다. 여기서, 임의의 물리 채널의 데이터 심볼들이 60이라고 가정한다.
상기 도 5를 참조하면, 물리 채널의 데이터가 60이라고 가정하는 경우, 2nd 디인터리빙의 쓰기 주소는 Write Address = {0, 30, 20, 50, 10, 40, .....} 과 같이 생성되게 된다. 또한, 2nd 디인터리빙시 읽기 주소는 Read Address = {0, 1, 2, 3, 4, 5.....}와 같이 순서대로 읽혀 나가기 때문에 몇 번째로 데이터를 읽게 되는지 알 수 있게 된다.
그리고 1st 디인터리빙의 경우는, TTI마다 1st 디인터리빙의 쓰기 주소가 달라진다. 이때, TTI = 40ms 인 경우 쓰기 주소는 Write Address = {0, 4, 8, 12, 16, ..., 2, 6, 10, 4, ...., 1, 5, 9, 13, ...., 3, 7, 11, 15,.....} 와 같이 생성된다. 또한, TTI = 20ms 인 경우 쓰기 주소는 Write Address = {0, 2, 4, 6, 8, 10, 12, 14, 16, ..., 1, 3, 5, 7, 9, 11, 13, 15, 17,....} 와 같이 생성된다.
일 예로, 상기 TTI = 40ms 인 경우 첫 번째 데이터가 입력되면, 2nd 디인터 리버의 쓰기 주소 0번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소에 4배를 한 주소가 상기 첫 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼((480)의 쓰기주소가 된다. 즉, 상기 첫 번째 데이터에 따른 Trch버퍼((480)의 쓰기 주소는 0(a 선)번이다. 두 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 30번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 30에 4배를 한 주소가 상기 두 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소 120(b선)이 생성된다. 세 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 20번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 20에 4배를 한 쓰기 주소 80(c 선)이 상기 세 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다. 네 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 50번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 50에 4배를 한 쓰기 주소 200(도시하지 않음)이 상기 네 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다. 다섯 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 10번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 10에 4배를 한 쓰기 주소 40(d 선)이 상기 다섯 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다.
다른 예로, 상기 TTI = 20ms 인 경우 첫 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 0번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소에 2배를 한 주소가 상기 첫 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기주소가 된다. 즉, 상기 첫 번째 데이터에 따른 Trch버퍼((480)의 쓰기 주소는 0(a 선)번이다. 또한, 두 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 30번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 30에 2배를 한 주소가 상기 두 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소 60(b 선)이 생성된다. 세 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 20번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 20에 2배를 한 쓰기 주소 40(c 선)이 상기 세 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다. 네 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 50번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 50에 2배를 한 쓰기 주소 100이 상기 네 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다. 다섯 번째 데이터가 입력되면, 2nd 디인터리버의 쓰기 주소 10번이 생성이 되고, 상기 2nd 디인터리빙의 쓰기 주소 10에 2배를 한 쓰기 주소 20(b 선)이 상기 다섯 번째 데이터에 대응하는 1st 디인터리빙의 쓰기 주소, 즉 Trch버퍼(480)의 쓰기 주소가 된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발 명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
상기 전술한 바와 같이 본 발명은 2nd 디인터리빙과 1st 디인터리빙을 수행함에 있어서, 물리 채널에 대응하는 데이터를 저장하는 별도의 메모리들이 필요하지 않다. 즉, 기존에 데이터를 저장하는 공간이었던 무선 버퍼들(9728x12x2, 4800x12x2 크기의 메모리)를 줄일 수 있는 효과가 있다. 따라서, 상기 무선 버퍼들 사용에 따른 약 30만 게이트를 줄이는 효과를 가진다.

Claims (8)

  1. 이동통신시스템에서 디인터리빙을 수행하는 방법에 있어서,
    제2단계 디인터리빙의 쓰기 주소에 저장될 데이터 심볼을 제1단계 디인터리빙의 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소에 저장하는 과정과,
    상기 저장되어 있는 데이터 심볼을 제1단계 디인터리빙 읽기 주소에 따라 읽어 두 단계의 디인터리빙을 동시에 수행하는 과정을 포함하는 특징으로 하는 디인터리빙을 수행하는 방법.
  2. 제 1항에 있어서,
    상기 제1단계 디인터리빙의 쓰기 주소는 트랜스포트 채널의 쓰기 주소와 동일함을 특징으로 하는 디인터리빙을 수행하는 방법.
  3. 제 1항에 있어서,
    제2단계 디인터리빙의 쓰기 주소는 상기 제1단계 디인터리빙의 읽기 주소를 고려하여 생성된 주소임을 특징으로 하는 디인터리빙을 수행하는 방법.
  4. 제 1항에 있어서,
    제2단계 디인터리빙의 쓰기 주소에 저장될 데이터 심볼은 상기 제1단계 디인터리빙의 전송시간구간에 따라 상이한 제1단계 디인터리빙의 쓰기 주소에 저장됨을 특징으로 하는 디인터리빙을 수행하는 방법.
  5. 이동통신시스템에서 디인터리빙을 수행하는 장치에 있어서,
    순차적으로 입력되는 해당 물리 채널의 데이터 심볼들에 대하여 제2단계 디인터리빙의 쓰기 주소에 제1단계 디인터리빙의 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소를 인가하는 어드레스 발생기와,
    상기 어드레스 발생기에 제어에 따라 상기 데이터 심볼들을 제1단계 디인터리빙의 쓰기 주소에 따라 저장하는 메모리를 포함함을 특징으로 하는 디인터리빙을 수행하는 장치.
  6. 제 5항에 있어서,
    상기 어드레스 발생기는 제1단계 디인터리빙의 쓰기 주소에 제2단계 디인터리빙의 쓰기 동작을 수행함으로 동시에 두 단계 디인터리빙을 수행하도록 쓰기 주소를 제공함을 특징으로 하는 디인터리빙을 수행하는 장치.
  7. 제 5항에 있어서,
    상기 메모리는 상기 저장되어 있는 데이터 심볼 각각을 제1단계 디인터리빙 읽기 주소에 따라 읽는 메모리임을 특징으로 하는 디인터리빙을 수행하는 장치.
  8. 제 5항에 있어서,
    상기 어드레스 발생기는 제1인터리빙의 전송시간구간에 따라 상이한 제1단계 디인터리빙 쓰기 주소를 생성함을 특징으로 하는 디인터리빙을 수행하는 장치.
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