JP5088110B2 - 受信回路 - Google Patents

Description

本発明は受信回路に関し、特に送信側においてフレーム毎のデータサイズを均等にするデータマッチング処理が施されたデータを受信する受信回路に関する。

携帯電話等の携帯機器に搭載される半導体装置は、機器の小型化を実現するために小型であることが要求される。半導体装置の小型化を実現するためには、回路規模を小さくする必要がある。そこで、携帯機器に搭載される半導体装置の１つである受信回路において用いられるデインタリーブ装置にかかる回路規模を縮小する技術が特許文献１に開示されている。

図２５に、特許文献１に記載のデインタリーブ装置２００の構成を示す。ラジオフレームバッファ２１１は、外部（例えば、デインタリーブ装置２００の前段に配置され、ラジオフレーム結合前にデインタリーブを行うデインタリーバ等）から入力されたラジオフレームが格納されるメモリである。ラジオフレーム結合部２１２は、ラジオフレームバッファ２１１に格納されたラジオフレームを結合してＴＴＩフレームの組み立てを行う機能部であり、組み立てたＴＴＩフレームをＴＴＩフレームバッファ２１３に格納する。なお、従来のデインタリーブ装置と異なり、ここではＰビットの付加は行わない。

デインタリーブ部２１４は、デインタリーブ処理を行うＴＴＩフレームに対し挿入すべきＰビット数をＰビット情報テーブル２１５から読み出し、さらに置換則テーブル２１６から置換則を読み出し、後述する処理手順に従ってＴＴＩフレームの各ビットに対するビット置換を行う。置換後のＴＴＩフレームは、デインタリーブ装置２００の外部に出力される。具体的な出力先は、デインタリーブ後のＴＴＩフレームに対してデコード処理を行うためのデコードブロックである。

この特許文献１に記載の方法では、ラジオフレーム結合をおこなった後のデータをＴＴＩバッファに格納している。その後、デインタリーブ部２１４によりデインタリーブ処理を行い、この後段に逆レートマッチング処理を行う構成となっている。このとき、特許文献１に記載の方法では、ＴＴＩフレームバッファ２１１にＰビットの付加を行わないことでＴＴＩフレームバッファ２１１の容量を削減している。
特開２００６−１４０００号公報

しかしながら、３ＧＰＰの規定に従いデータを受信した場合、受信データは、送信機側で行われるレートマッチング処理に伴い復号化の対象外のデータを含む。そこで、３ＧＰＰ規格では、受信機側で送信機側で行われるレートマッチング処理とは逆の処理となる逆レートマッチング処理を行う。逆レートマッチング前のデータは、符号化前の最大ビット数（全ＴｒＣＨの合計）の６．６倍になる可能性がある。符号化後、すなわち、レートマッチング前のデータサイズに対しては、最大約２倍（符号化率＝１／３の場合）になる場合があることを示している。上述のとおり、従来のＴＴＩフレームバッファは逆レートマッチング前のデータを格納する必要があるため、復号器の入力として本来必要なサイズの約２倍の容量が必要となり、回路規模が大きくなる問題がある。

本発明の一態様は、１フレーム分の受信データを格納するフレームメモリと、前記フレームメモリから前記受信データを読み出し、送信側で行われた前記受信データに対するレートマッチング処理とは逆の処理となる逆レートマッチング処理によって符号化前データを生成する逆レートマッチング回路と、前記符号化前データを格納するＴＴＩメモリと、を有する受信回路である。

本発明にかかる受信回路によれば、逆レートマッチング回路により逆レートマッチング処理が行われた後の受信データがＴＴＩメモリに格納される。つまり、ＴＴＩメモリには、その後に行われる復号処理に用いられるデータのみが格納される。そのため、ＴＴＩメモリは、復号処理に用いられるデータを格納できるだけの容量が確保されていれば良い。

本発明によれば、復号前データを格納するＴＴＩメモリの容量を削減することができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、データサイズ調整処理（レートマッチング）を行う復号回路に適用したものである。

実施の形態１
図１は、本発明の実施の形態１にかかる受信装置を示す図である。ここでは、下りのチャネル（基地局から端末方向の通信チャネル）のデータ送信手順を例にとって説明する。データは、トランスポートチャネル（ＴｒＣＨ）と呼ばれる処理単位で扱われる。このトランスポートチャネルは、３ＧＰＰ ＴＳ２５．２１２に記載の手順に従って最終的には物理チャネル（ＰｈＣＨ）と呼ばれるチャネルにマッピングされ、拡散処理を経て無線伝送路に送出される。ここで、物理チャネルは、トランスポートチャネルを分割したデータ含むものである。物理チャネルは、無線フレームと呼ばれる単位（以下、場合に応じて単にフレーム単位と称す）を１つの処理単位として扱われる。物理チャネルの１フレームに含まれるデータ数は、３ＧＰＰ ＴＳ２５．２１２において半固定的に決められている。一方、トランスポートチャネルのデータ数は、任意である。

受信装置１００は、フレーム単位でデータを受信し、フレーム単位でレートマッチング処理を行い、その後無線フレームを結合して復号前データとなるトランスポートチャネルを生成する。受信装置１００は、第２逆インタリーバ１１、フレームメモリ１２、逆レートマッチング回路１３、第１逆インタリーバ１４、無線フレーム結合回路１５、ＴＴＩメモリ１６、及び復号器１７を有する。

受信装置１００において受信されたデータは第２逆インタリーブするために記憶され、第２逆インタリーバ１１に受信データＩＮとして入力される。第２逆インタリーバ１１は、専用のアドレス発生器を使用して、受信データＩＮを逆インタリーブする。フレームメモリ１２は、１フレーム分のデータを格納する。逆レートマッチング回路１３は、第２逆インタリーブ１１が逆インタリーブしたデータに対し、逆レートマッチング処理を行う。この逆レートマッチング処理は、送信機側において行われるレートマッチング処理の逆処理である。レートマッチング処理とは、送信データに対してデータの付加又は削除を行うことで送信データのサイズを無線フレーム単位に合わせる処理をいう。逆レートマッチングの処理の詳細については後述する。逆レートマッチング処理されたフレームデータは、第１逆インタリーバ１４により、逆インタリーブされる。そして、第１インタリーバ１４により逆インタリーブされたフレームデータは、無線フレーム結合部１５にて他のフレームデータと結合され、ＴＴＩメモリ１６に保存される。なお、ＴＴＩメモリ１６には、１トランスポートチャネル分のデータが符号化前データとして保存される。復号器１７は、ＴＴＩメモリ１６に記憶された１トランスポートチャネル分の符号化前データを取り出し復号して出力する。

本実施の形態においては、ＴＴＩメモリサイズ削減のため、ＴＴＩメモリ１６にデータを格納する前に逆レートマッチングを行う。ＴＴＩメモリ１６には、逆レートマッチング後のデータが格納されるため、ＴＴＩメモリ１６のサイズを小さくすることができる。このため、本実施の形態においては、１フレーム毎に逆レートマッチング処理を行う構成とする。

図２は、送信側のレートマッチング処理によるデータ量の増加と受信側の逆レートマッチング処理によるデータ量の減少とを示す概念図である。左図に示すように、送信機側ではレートマッチング処理によりデータ量が約２倍に増加する。一方、右図に示すように、受信機側で逆レートマッチング処理を行うことによりレートマッチング処理によって増加したデータが削除され、データ量は約１／２に減少する。従来のＴＴＩメモリには、入力データに加え、レートマッチング処理によって増加したデータを全て記憶する必要があるため、実際に復号するデータの約２倍の容量が必要となる。しかし、本来復号器の入力となるデータは、逆レートマッチング後のデータサイズ分があれば良い。ＴＴＩメモリに受信データを格納した後に、逆レートマッチング処理を行う場合、ＴＴＩメモリが符号化に用いられない不要なメモリサイズを持つことになり、ＴＴＩメモリの容量の増加につながる。そこで、本実施の形態においては、逆レートマッチング回路１３にて逆レートマッチング処理を行い、繰り返しデータ積算処理などにより、ＴＴＩメモリ１６に記憶されるデータは、本来必要な復号化前データのみとなる。具体的には、３８４ｋｂｐｓのパケットデータを受信する場合に、従来は最大で５９ｋｗのＴＴＩメモリを要していたが、本実施の形態においては、これを３０ｋｗに削減することができる。

ここで、レートマッチング処理の入力となるトランスポートチャネルのデータは、送信データにＣＲＣが付加され、ＴｒＢｋ（トランスポートブロック）の連結／符号化ブロックの分割処理がなされ、さらに、チャネル符号化されたものである。全てのＴｒＢｋは連続的に接続されるが、所定のサイズを超えると符号化ブロックに分割される。符号化ブロックのサイズは、チャネル符号化に使用する符号化方法の符号化率に基づき定まる。ここで、符号化率の違いによるデータサイズの違いについて説明しておく。

図３は、符号化率が１／２の場合と符号化率１／３の場合のデータサイズ増分の比較を示す図である。図３は、データサイズ増分の比較を示す図である。チャネル符号化では、トランスポートチャネルのタイプにより、符号化方法、符号化率が異なる。このとき、レートマッチング後のデータサイズの最大値を考える場合、符号化率が支配的となる。例えば、符号化率を１／２とすると、図３左図に示すようにマッチングレート前のデータは約２倍となる。これに対し、図３右図の符号化率１／３の例では、レートマッチング前のデータは、符号化前の約３倍となる。即ち、レートマッチング前後でのデータサイズが約２倍となる。これは、逆レートマッチング前後でデータサイズが１／２になる場合に相当し、ＴＴＩメモリの削減量が約１／２になることになる。

次に、送信器側で行われるレートマッチング処理について説明する。なお、以下では、レートマッチング処理について説明するが、逆レートマッチング処理は、受信機側において行われる処理であって、レートマッチング処理の逆の処理をすることになる。物理チャネルは無線フレームと呼ばれる単位を１つの処理単位とする。物理チャネルの１フレームのデータ数は、３ＧＰＰ ＴＳ２５．２１２において半固定的に決められている。一方、トランスポートチャネルのサイズは任意であるため、トランスポートチャネルが物理チャネルの１無線フレームのビット数と必ずしも一致しない。レートマッチングは、このトランスポートチャネルのデータ数と無線フレームのデータ数の差異を解消するための処理である。なお、他に、ＤＴＸ（Discontinuous Transmission）と呼ばれる無送信データの挿入などがあり、レートマッチングは、これらと併用される。

レートマッチング処理には、トランスポートチャネルのデータ数と無線フレームのデータ数との大きさによって、データの間引き処理とデータの繰り返し挿入処理の２つの方法がある。

まず、トランスポートチャネルのデータ数＞無線フレームのデータ数であった場合に行われるデータの間引き処理（パンクチャ処理）について説明する。図４は、データ間引き処理を説明するための図である。データ間引き処理では、図４の上段に示すパンクチャ処理前のデータのＮ個のデータに対して所定のデータ間隔でデータの間引きを行い、図４の下段に示すパンクチャ処理後のデータを生成する。図４に示す例では、４つ毎に配置されるデータ（例えば、データｄ_３、ｄ_７など）のデータを間引くことでＮ個のデータをＰ個のデータに削減する。送信機側でこのパンクチャ処理が行われた場合、受信機側で行われる逆レートマッチング処理においてデータが間引かれた箇所に対するデータの繰り返し挿入処理が行われる。

図５は、レートマッチングにおけるデータ間引き処理を示すフローチャートである。ｅは、データ列において間引き対象となるデータ位置を示す変数である。ｅ_ｉｎｔは、変数ｅの初期値であり、ｅ_ｐｌｕｓは、変数ｅの増分であり、ｅ_{ｍｉｎｕｓ}は変数ｅの減少分を示す。ｅ_ｉｎｔ、ｅ_{ｍｉｎｕｓ}、ｅ_ｐｌｕｓは、受信機側に送信され、受信機側の逆レートマッチング処理において用いられる。なお、ｅ_ｉｎｔ、ｅ_{ｍｉｎｕｓ}、ｅ_ｐｌｕｓは、逆レートマッチング回路１３で扱う受信データとは異なる経路で受信機側に与えられる。

図５に示すように、データ間引き処理では、まず、変数ｅの初期化を行う（ステップＳ１０１）。次に、変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする（ステップＳ１０２）。次いでこのデクリメントした変数ｅが０以下であるか否かを判定する（ステップＳ１０３）。ステップＳ１０３において変数ｅの値が０以下である場合は（ステップＳ１０３：Ｙｅｓ）、データ間引き処理を実行する（ステップＳ１０４）。そして、変数ｅをｅ_ｐｌｕｓによってインクリメントし、次のサイクルの変数ｅとする（ステップＳ１０５）。そして、全ての受信データに対して間引き処理判断がなされたか否かを判断し、未だ処理していない受信データがある場合はステップＳ１０２に戻る（ステップＳ１０６：Ｎｏ）。ステップＳ１０６において、全ての受信データに対して間引き処理判断がなされている場合は、処理を終了する（ステップＳ１０６：Ｙｅｓ）一方、ステップＳ１０３において変数ｅの値が０より大きい場合は（ステップＳ１０３：Ｎｏ）、データの間引きは行わずステップＳ１０６の処理を行う。

次に、トランスポートチャネルのデータ数＜無線フレームのデータ数であった場合に行われるデータの繰り返し挿入処理（リピテイション処理）について説明する。図６は、レートマッチング処理によって繰り返し挿入がおこなれるデータの例を示す図である。図７は、レートマッチングにおける繰り返し挿入処理を示すフローチャートである。データの繰り返し挿入処理では、図６の上段に示すデータ数Ｎのデータに対して挿入データを繰り返し挿入し、図６の下段に示すデータ数Ｐとなるデータを生成する。本例においては、ｄ_０、ｄ_１、ｄ_２、ｄ_２、ｄ_３、ｄ_４、ｄ_５、ｄ_５、ｄ_６・・・のように、ｄ_２、ｄ_５が挿入されている。

図７に示すように、データ繰り返し挿入処理は、まず、変数ｅを初期化する（ステップＳ２０１）。次に、変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする（ステップＳ２０２）。次いでこのデクリメントした変数ｅが０以下であるか否かを判定する（ステップＳ２０３）。ステップＳ１０３において変数ｅの値が０以下である場合は（ステップＳ２０３：Ｙｅｓ）、データ挿入処理を実行する（ステップＳ２０４）。そして、変数ｅをｅ_ｐｌｕｓによってインクリメントし、次のサイクルの変数ｅとし（ステップＳ２０５）、再度ステップＳ２０３に戻る。そして、再度行うステップＳ２０３の判断によって変数ｅの値が０よりも大きければ（ステップＳ２０３：Ｎｏ）ステップＳ２０６に進む。ステップＳ２０６では、全ての受信データに対して間引き処理判断がなされたか否かを判断し、未だ処理していない受信データがある場合はステップＳ２０２に戻る（ステップＳ２０６：Ｎｏ）。ステップＳ２０６において、全ての受信データに対して間引き処理判断がなされている場合は、処理を終了する（ステップＳ２０６：Ｙｅｓ）

上記説明では、簡単のため、１トランスポートチャネルを物理チャネルにマッピングする例について説明したが、１つのトランスポートチャネルは、複数に分割され、複数の無線フレームによって伝送することもできる。分割数は、１、２、４、８のいずれかである。また、複数のトランスポートチャネルを１つの無線フレームに多重して伝送することも可能である。１つのトランスポートチャネルが伝送される期間をＴＴＩ（Transmission Time Interval）という。例えば、あるトランスポートチャネルが２無線フレームで伝送される場合、そのトランスポートチャネルのＴＴＩは、２フレームとなる。

複数のトランスポートチャネルを多重して無線フレームにマッピングする場合は、各トランスポートチャネルのデータをそれぞれ１フレーム分のデータに分割したものを多重化したときのデータ数になる。ただし、レートマッチング処理自体は、トランスポートチャネル単位で行われる。

また、上記説明では、送信機側において行われるレートマッチング処理について説明したが、本実施の形態にかかる逆レートマッチング回路１３は、上記処理とは逆の処理を行う。具体的には、送信機側においてデータ間引き処理されたデータを受信した場合、逆レートマッチング回路１３では、上記データ間引き処理のフローを基本フローとして間引かれたデータ部分にパンクチャデータを書き込む処理が行われる。パンクチャデータは、中間的な値（例えば０）である。以下では、逆レートマッチング回路１３において行われる送信側のデータ間引き処理フローに沿った処理を受信側データ挿入処理と称す。一方、送信機側においてデータ繰り返し挿入処理されたデータを受信した場合、逆レートマッチング回路１３では、上記データ繰り返し挿入処理のフローを基本フローとして挿入されたデータの間引き処理が行われる。以下では、逆レートマッチング回路１３において行われる送信側のデータ繰り返し挿入処理フローに沿った処理を受信側データ削除処理と称す。

また、本実施の形態における逆レートマッチング処理は、無線フレームの結合が行われる前に行うため、フレーム単位での処理となる。そこで、本実施の形態における逆レートマッチング回路１３では、フレーム単位で逆レートマッチング処理を行う。そのため、逆レートマッチング回路１３において行われる受信側データ挿入処理及び受信側データ削除処理は、上記データ間引き処理及びデータ繰り返し挿入処理とは異なる動作となる。以下では、本実施の形態において行われる逆レートマッチング処理について説明する。

図８及び図９は、本実施の形態における逆レートマッチング処理を示すフローチャートである。本実施の形態では、１フレーム毎に逆レートマッチングを行うにあたり、処理対象となるトランスポートチャネルのＴＴＩのうち、何番目のフレームの処理であるかを逆レートマッチング回路１３が認識する必要がある。その手段として、フレーム番号を利用する。フレーム番号は、逆レートマッチング処理実施前までに上位レイヤより通知される。なお、フレーム番号は、前段処理部を経由して通知されても良い。

本実施の形態においては、第１逆インタリーブ処理の列入れ替えパターンを示す第１逆インタリーブパターン（例えば、ｃｐａｔ（ｘ））を用いて処理中のフレームを認識する。ｃｐａｔ（ｘ）は、第１インタリーブの列入れ替えパターンを示すものであり、トランスポートチャネルのＴＴＩ数によって以下のように定められている。
１）ＴＴＩ＝１フレーム
ｃｐａｔ（ｘ）＝{０}
２）ＴＴＩ＝２フレーム
ｃｐａｔ（ｘ）＝{０，１}
３）ＴＴＩ＝４フレーム
ｃｐａｔ（ｘ）＝{０，２，１，３}
４）ＴＴＩ＝８フレーム
ｃｐａｔ（ｘ）＝{０，４，２，６，１，５，３，７}

本実施の形態では、第１逆インタリーバ１４が逆レートマッチング回路１３の後段にあるため、第１逆インタリーバ１４が行う逆インタリーブ処理の順序に従って逆レートマッチング処理を行う必要がある。従って、以下に説明するフローでは、ｃｐａｔ（ｘ）の値に基づき処理するフレームを判断するフローを含む。具体的には、ｃｐａｔ（ｘ）におけるｘにフレームの入力順序を示すカウンタ値ｆｃを代入して得られるｃｐａｔ（ｆｃ）の値（以下、処理判断フレーム番号と称す）と処理中のフレーム番号とに基づき、処理中フレームが処理すべきものか否かを判断する。例えば、ｃｐａｔ（ｆｃ）は、ＴＴＩフレーム数が４であって、カウンタ値ｆｃが０であった場合、処理判断フレーム番号として０を示す。また、カウンタ値ｆｃが１であった場合、処理判断フレーム番号として２を示す。この判断処理フレーム番号に基づき、例えば、判断処理フレーム番号が２であって、かつ、そのとき入力されているフレームの番号が２であれば、そのフレームに対して逆レートマッチング処理を行う。なお、フレーム番号は、トランスポートチャネルにおけるフレームの位置を示すものであって、フレームの入力順序ではない。

まず、図８を参照して受信側データ挿入処理について説明する。図８に示すように、受信側データ挿入処理では、まず、処理に用いる各パラメータの初期化を行う（ステップＳ３０１）。具体的には、変数ｅにｅｉｎｉをセットし、フレームカウンタｆｃに０をセットし、フレームメモリ読み出しアドレスｒｐにフレームメモリ１２の読み出し開始アドレスＲ_ｉをセットし、ＴＴＩメモリ１６に対する書き込みアドレスｗｐにＴＴＩメモリ１６の書き込み開始アドレスＷ_ｉをセットする。

次に、変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする（ステップＳ３０２）。その変数ｅが０以下であるか否かを判断する（ステップＳ３０３）。ステップ３において変数ｅが０以下であった場合（ステップＳ３０３：Ｙｅｓ）、ＴＴＩメモリ１６のｗｐ番地にパンクチャデータを書き込む（ステップＳ３０４）。次のステップＳ３０５では、ＴＴＩメモリ１６の書き込みアドレスｗｐを更新する（例えば、ｗｐ←ｗｐ＋１）。そして、変数ｅをｅ_ｐｌｕｓによってインクリメントする（ステップＳ３０６）。

一方、ステップＳ３０３で、変数ｅが０より大きいの値であった場合、処理中のフレームが現在処理すべきフレームか否かを判断する（ステップＳ３０８）。具体的には、ｃｐａｔ（ｆｃ）において示される値と、現在処理中のフレームが示すフレーム番号ｆｎをＴＴＩフレーム数Ｆで除して得られる値とが一致しているか否かを判断する。ステップＳ３１０で２つの値が一致していると判断された場合（ステップＳ３０８：Ｙｅｓ）、フレームメモリ１２の読み出しアドレスｒｐ番地からデータを読み出す（ステップＳ３０９）。次いで、フレームメモリ１２の読み出しアドレスを更新する（例えば、ｒｐ＝ｒｐ＋１）（ステップＳ３１０）。そして、ＴＴＩメモリ１６のｗｐ番地にフレームメモリ１２から読み出したデータを書き込む（ステップＳ３１１）。ステップＳ３０８で２つの値が一致していない判断された場合（ステップＳ３０８：Ｎｏ）、ステップＳ３０９〜３１１を実行することなく、次のステップに進む。次のステップＳ３１２では、ＴＴＩメモリ１６の書き込みアドレスｗｐを更新する（例えば、ｗｐ←ｗｐ＋１）。そして、フレームカウンタｆｃの更新を行う（ステップＳ３１３）。この更新は、例えば現在のカウンタ値ｆｃに１を加え、ｆｃ＋１をＴＴＩフレーム数Ｆで除して得られる剰余値を次のカウンタ値ｆｃとする処理である。

ステップＳ３０６及びステップＳ３１３の後、処理していたフレームに含まれる全てのデータ対して上記処理が終了していれば（ステップＳ３０７：Ｙｅｓ）処理を終了し、終了していなければステップＳ３０２からの処理を繰り返す（ステップＳ３０７：Ｎｏ）。

次に、図９Ａ〜Ｃを参照して受信側データ削除処理について説明する。図９Ａ〜Ｃに示すように、まず、処理に用いる各パラメータの初期化を行う（ステップＳ４０１）。具体的には、ｅを初期値ｅ_ｉｎｔにセットし、フレームカウンタｆｃに０をセットし、フレームメモリ１２の読み出しアドレスｒｐにフレームメモリ１２の読み出し開始アドレスＲｉをセットし、ＴＴＩメモリ１６の書き込みアドレスｗｐにＴＴＩメモリ１６の書き込み開始アドレスＷｉをセットし、１つ前のエラーカウンタの状態を示すｅｐｒｅｖに０をセットし、繰り返しデータ処理においてＴＴＩメモリ１６に値を書き込んだことを示すフラグｗｆｌａｇに０をセットする。フラグｗｆｌａｇは１である場合に書き込みがあったことを示し、０であった場合に書き込みがないことを示す。

次に、変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする（ステップＳ４０２）。そして、その変数ｅが０以下であるか否かを判定する（ステップＳ４０３）。変数ｅの値０以下であれば、処理中のフレームが現在処理すべきフレームか否かを判断する（ステップＳ４０４）。この処理は、上記ステップＳ３０８の処理に相当する処理である。ステップＳ４０４において２つの値が一致していると判断された場合（ステップＳ４０４：Ｙｅｓ）は、フレームメモリ１２の読み出しアドレスｒｐ番地からデータを読み出す（ステップＳ４０５）。次いで、フレームメモリ１２の読み出しアドレスを更新する（例えば、ｒｐ＝ｒｐ＋１）（ステップＳ４０６）。そして、ｆｃ＝０かつｅｐｒｅｖ＝０であるか否かを判定する（ステップＳ４０７）。ステップＳ４０７においてｆｃ＝０かつｅｐｒｅｖ＝０であった場合は、ＴＴＩメモリ１６のｗｐ番地にフレームメモリから読み出したデータｄを書き込む（ステップＳ４０８）。一方、ｆｃ＝０かつｅｐｒｅｖ＝０ではない場合、ＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理でデータが書き込まれているか否かを判定する（ステップＳ４０９）。ステップＳ４０９において書き込まれていると判断された場合（ステップＳ４０９：Ｙｅｓ）、ＴＴＩメモリのｗｐ番地からデータｇを読み出し、フレームメモリ１６から読み出したデータｄにｇを加算（ｄ←ｄ＋ｇ）する（ステップＳ４１０）。そして、ＴＴＩメモリ１６のｗｐ番地にｄを書き込む（ステップＳ４１１）。なお、ステップＳ４０９においてデータが書き込まれていないと判断された場合（ステップＳ４０９：Ｙｅｓ）は、ステップＳ４０８に進む。ステップＳ４０８又はステップＳ４１１の後、フラグｗｆｌａｇに１をセットする（ステップＳ４１２）。

そして、１つ前のエラーカウンタの状態を示すｅｐｒｅｖに１をセットする（ステップＳ４１３）。次に、カウンタ値ｆｃを更新する（ステップＳ４１４）。ステップＳ４１４におけるカウンタ値の更新は上記したステップＳ３１３に相当する処理である。そして、変数ｅをｅ_ｐｌｕｓによってインクリメントし（ステップＳ４１５）、ステップＳ４０３に戻る。なお、ステップＳ４０４において２つの値が一致していない判断された場合（ステップＳ４０４：Ｎｏ）は、ステップＳ４０５〜ステップＳ４１２の処理は行わずステップＳ４１３の処理を実行する。

一方、ステップＳ４０３で変数ｅが０よりも大きい値であった場合、１つ前のエラーカウンタの状態を示すｅｐｒｅｖに０を設定する（ステップＳ４１６）。続いて、フラグｗｆｌａｇが１であるかを判断する（ステップＳ４１７）。このとき、フラグｗｆｌａｇが１で書き込みがあることを示している場合は、ＴＴＩメモリ１６の書き込みアドレスｗｐを更新（例えば、ｗｐ←ｗｐ＋１）する（ステップＳ４１８）。その後、フラグｗｆｌａｇを０に戻す（ステップＳ４１９）。ステップＳ４１７においてフラグｗｆｌａｇが０であると判断した場合、ステップＳ４１８及びステップＳ４１９の処理は行わずに、次のステップに進む。続くステップでは、処理中のフレームが現在処理すべきフレームか否かを判断する（ステップＳ４２０）。この処理は、上記ステップＳ３０８の処理に相当する処理である。そして、ステップＳ４２０において現在処理中のフレームが処理すべきフレームであると判断された場合（ステップＳ４２０：Ｙｅｓ）、フレームメモリ１２のｒｐ番地からデータｄを読み出す（ステップＳ４２１）。続いて、フレームメモリ１２の読み出しアドレスｒｐを更新（例えば、ｒｐ←ｒｐ＋１）する（ステップＳ４２２）。その後、ＴＴＩメモリ１６のｗｐ番地にフレームメモリから読み出したデータｄを書き込む（ステップＳ４２３）。なお、ステップＳ４２０において現在処理中のフレームが処理対象のフレームと異なると判断された場合は、ステップＳ４２１〜ステップＳ４２３の処理は行わずにステップＳ４２４の処理に進む。ステップＳ４２４では、ＴＴＩメモリ１６のアドレスｗｐを更新（ｗｐ←ｗｐ＋１）する。その後、カウンタ値ｆｃを更新する（ステップＳ４２５）。ステップＳ４２５におけるカウンタ値の更新は上記したステップＳ３１３に相当する処理である。ステップＳ４２５の後、処理していたフレームに含まれる全てのデータ対して上記処理が終了していれば（ステップＳ４２６：Ｙｅｓ）処理を終了し、終了していなければステップＳ４０２からの処理を繰り返す（ステップＳ４２６：Ｎｏ）。

ここで、本実施の形態における第１逆インタリーブ処理について説明する。本実施の形態における第１逆インタリーブ処理は、逆レートマッチング処理中の処理フレーム判定処理において、処理中のフレーム番号に対して第１逆インタリーブにおける行列の列入れ替えパターンを適用することによって実現している。図８における、ステップＳ３０８、図９におけるステップＳ４０４、Ｓ４２０がそのタイミングである。

レートマッチング後のデータが、例えばフレーム１〜フレーム４に分割されていた場合を例に具体例を説明する。レートマッチング後のデータｄ（０，０）、ｄ（１，０）、ｄ（２，０）、ｄ（３，０）・・・のデータは、それぞれ、ｄ（０，０）がフレーム１へ、ｄ（１，０）がフレーム２へ、ｄ（２，０）がフレーム３へ、ｄ（４，０）がフレーム４へというように振り分けられる。第１逆インタリーブ処理は、例えばフレーム２とフレーム３とを入れ替えることで行う。受信側の逆レートマッチングにおいては、フレーム１、４は、フレーム１、４として、入れ替えたフレーム２は、フレーム３、フレーム３はフレーム２として処理をする。

また、無線フレーム結合処理は、一連の処理実行後にＴＴＩメモリに書き込む際の書き込み開始アドレスを制御することによって行われる。処理対象となるトランスポートチャネルについて、ＴＴＩフレーム数回処理を行い、当該トランスポートチャネルの逆レートマッチングの処理を完了する。

上記説明より、本実施の形態にかかる受信回路１００は、ＴＴＩメモリ１６に受信データを書き込む前に、受信データに対する逆レートマッチング処理を行う。これにより、送信機側で行われるレートマッチング処理によって付加されるデータをＴＴＩメモリ１６へのデータの書き込み前に取り除くことができる。従って、ＴＴＩメモリ１６は、送信機側で行われるレートマッチング処理によるデータの増加を考慮することなく、復号器１７に入力される復号化前のデータを記憶できるだけの容量を有していれば良い。つまり、本実施の形態にかかる受信回路１００は、従来の受信回路に比べＴＴＩメモリ１６の容量を削減し、ＴＴＩメモリ１６にかかる回路面積を縮小することができる。

また、本実施の形態にかかる受信回路１００では、フレーム単位で逆レートマッチング処理を行う。しかしながら、本実施の形態では、第１逆インタリーバが逆レートマッチング回路１３の後段に配置されるため、フレームメモリ１２に格納されているデータを単純に逆レートマッチング処理した場合、ＴＴＩメモリ１６に格納されるデータの順序を誤ってしまう問題がある。そこで、本実施の形態における逆レートマッチング回路１３は、処理フレームのフレーム番号を認識し、後続の第１逆インタリーブ処理に準じた順序で受信データの逆レートマッチング処理を行う。より具体的には、処理中のフレームのフレーム番号と第１逆インタリーブの順序を示すインタリーブパターンｃｐａｔ（ｘ）とに基づき、現在処理中のフレームは第１逆インタリーバ１４の処理対象となっているフレームか否かを判断する（ステップＳ３０８、Ｓ４０４、Ｓ４２０）。そして、処理中のフレームが第１逆インタリーバ１４の処理対象となっている場合にのみフレームメモリ１２から読み出したデータｄのＴＴＩメモリ１６に対する書き込みを行う。逆レートマッチング回路１３がこのような手順による処理を行うことで、第１逆インタリーブ処理を行う第１逆インタリーバ１４は、既存の回路から特に構成を変更する必要がない。つまり、本実施の形態の逆レートマッチング回路１３を用いることで、他の回路の再設計が必要なくなり、受信回路１００の設計期間を短縮することができる。

実施の形態２
実施の形態２では、実施の形態１における逆レートマッチング処理における受信側データ削除処理の別の例を示すものである。以下の説明では、実施の形態１と同じの処理については、図９Ａ〜Ｃにおける符号と同じ符号を付して説明を省略する。実施の形態２では、上述の基本動作に加え、繰り返しデータの積算の際（例えば、図９におけるステップＳ４１０）、一時格納レジスタｄｔｍｐを使用する構成とすることで、繰り返しデータ積算時の処理時間を短縮することができる。こうすることで、繰り返しデータが１フレーム中で複数回繰り返されるとき、メモリ読み書き回数を削減することができる。

図１０Ａ〜Ｃは、実施の形態２にかかる受信側データ削除処理を示すフローチャートである。図１０Ａ〜Ｃに示すように、まず、ステップＳ４０１〜Ｓ４０７の処理を行う。そして、ステップＳ４０７ｆｃ＝０かつｅｐｒｅｖ＝０が成立した場合、一時格納レジスタｄｔｍｐにデータｄを格納する（ステップＳ５０１）。つまり、このステップＳ５０１では、実施の形態１のステップＳ４０８においてＴＴＩメモリ１６に書き込むべきデータｄを一時格納レジスタｄｔｍｐに格納する。

一方、ステップＳ４０７において条件が成立しない場合、１つ前の処理データが繰り返しデータであったかを判定する（ステップＳ５０４）。ステップＳ５０４において、１つ前のデータが繰り返しデータであると判断された場合（ステップＳ５０４：Ｙｅｓ）、すでに一時格納レジスタｄｔｍｐに格納された値にさらにステップＳ４０５でフレームメモリ１２から読み出したデータｄを加算して一時格納レジスタｄｔｍｐに格納する（ステップＳ５０５）。また、ステップＳ５０４において、１つ前のデータが繰り返しデータではないと判断された場合（ステップＳ５０４：Ｎｏ）、ＴＴＩメモリ１６のｗｐ番地からデータｇを読み出す（ステップＳ５０６）。そして、ステップＳ４０５においてフレームメモリ１２から読み出したデータｄにデータｇを加算して一時格納レジスタｄｔｍｐに格納する（ステップＳ５０７）。

また、ステップＳ４０４において、現在処理中のフレームが処理すべきフレームではないと判断された場合（ステップＳ４０４：Ｎｏ）、現在のフレームが先頭フレーム（（ｆｎ ｍｏｄ Ｆ）＝０）かつ１つ前のエラーカウンタの状態を示すｅｐｒｅｖ＝０か否かを判断する（ステップＳ５０２）。ステップＳ５０２において、条件を満たす場合（ステップＳ５０２：Ｙｅｓ）、一時格納レジスタｄｔｍｐに０をセットして初期化する（ステップＳ５０３）。一方、ステップＳ５０２において、条件を満たさない場合（ステップＳ５０２：Ｎｏ）、ステップＳ４１３に進む。なお、ステップＳ５０１、Ｓ５０３、Ｓ５０５、Ｓ５０７が完了した場合もステップＳ４１３に進む。そして、ステップＳ４１３に続いてステップＳ４１４及びステップＳ４１４を実行し、再度ステップＳ４０３に戻る。

上記説明は変数ｅが０以下の値であった場合の処理であるが、ステップＳ４０３において変数ｅが０より大きい値であった場合（ステップＳ４０３：Ｎｏ）、ステップＳ５０８に進む。ステップＳ５０８では、１つ前のエラーカウンタの状態を示すｅｐｒｅｖが１であるか判定する。ステップＳ５０８において、ｅｐｒｅｖが１で繰り返しデータ処理が行われていると判断した場合（ステップＳ５０８：Ｙｅｓ）、ＴＴＩメモリ１６のｗｐ番地に一時格納レジスタｄｔｍｐに格納された値を書き込む（ステップＳ５０９）。そして、ＴＴＩメモリ１６の読み出しアドレスを更新（ｗｐ＝ｗｐ＋１）する（ステップＳ５１０）。その後、１つ前のエラーカウンタの状態を示すｅｐｒｅｖを０に更新する（ステップＳ５１１）。そして、処理をステップＳ４２０に進める。一方、ステップＳ５０８でｅｐｒｅｖが１ではないと判断された場合（ステップＳ５０８：Ｎｏ）もステップＳ４２１に進む。

ステップＳ４２０以降の処理はステップＳ４２１〜Ｓ４２６であって、ステップＳ４２６において、処理していたフレームに含まれる全てのデータ対して上記処理が終了していると判断された場合（ステップＳ４２６：Ｙｅｓ）処理を終了し、終了してないと判断された場合ステップＳ４０２からの処理を繰り返す（ステップＳ４２６：Ｎｏ）。

実施の形態１における受信側データ削除処理においては、ステップＳ４０７〜Ｓ４１１の繰り返しデータ積算処理において、１サイクル毎にＴＴＩメモリ１６にアクセスしなければならない。しかし、実施の形態２では、逆レートマッチング回路１３が一時格納レジスタｄｔｍｐを有する。そして、一時格納レジスタｄｔｍｐを用い、繰り返しデータ積算処理（ステップＳ４０６、Ｓ５０１、Ｓ５０４〜Ｓ５０７）において用いられる値を一時的に格納する。より具体的には、繰り返しデータ積算処理が完了するまで、フレームメモリ１２から読み出したデータｄとＴＴＩメモリ１６から読み出したデータｇとを用いた積算結果を一時格納レジスタｄｔｍｐに格納する。また、繰り返しデータ積算処理が終わった後に一時格納レジスタｄｔｍｐに格納された値をＴＴＩメモリ１６に書き込む（ステップ５０９）。これにより、実施の形態２にかかる逆レートマッチング回路１３は、繰り返しデータ積算処理時にＴＴＩメモリ１６にアクセスする回数を実施の形態１にかかる逆レートマッチング回路１３よりも減らすことができる。つまり、繰り返しデータが１フレーム中で複数回繰り返し挿入される場合にＴＴＩメモリ１６に対して参照を行う回数を削減することができる。これに伴い、実施の形態２にかかるフローでは、繰り返しデータを複数回挿入する場合における処理時間を短縮とメモリ読み書き回数の削減とを実現することができる。

実施の形態３
実施の形態３では、実施の形態１における逆レートマッチング処理における受信側データ挿入処理の別の例を示すものである。実施の形態３における受信側データ挿入処理では、先頭フレームにおいてのみパンクチャデータの書き込みを行う。図１１は、当該受信側データ挿入処理の手順を示すフローチャートである。なお、実施の形態３においても、図８に示す処理と同じ処理については、図８と同じ符号を付して説明を省略する。

図１１に示すように、実施の形態では図８に示すフローに対してステップＳ６０１が追加されている。ステップＳ６０１は、ステップＳ３０３とステップＳ３０４との間で行われる。ステップＳ６０１は、処理中のフレームがＴＴＩの先頭フレームか否かを判定する。つまり、ステップＳ３０４におけるパンクチャデータの書き込みの前に処理フレームが先頭フレームか否かを判断する。このとき、処理中のフレームが先頭フレームであった場合（ステップＳ６０１：Ｙｅｓ）、ステップＳ３０４の処理に進み、ＴＴＩメモリ１６のｗｐ番地にパンクチャデータを書き込む。一方、処理中のフレームが先頭フレームでなかった場合（ステップＳ６０１：Ｎｏ）、ステップＳ３０４の処理は行わない。つまり、ＴＴＩメモリ１６に対するパンクチャデータの書き込みは行わない。

上記説明より、実施の形態３にかかる受信側データ挿入処理では、送信側でデータ間引き処理が行われる場合の逆レートマッチング処理において、間引かれたデータに相当するデータを挿入する処理をＴＴＩメモリ１６に書き込むフレームのうち先頭のフレーム処理でのみパンクチャデータ挿入を行う。これによって、ＴＴＩメモリ１６へのアクセス回数を減らすことができる。つまり、実施の形態３のデータ間引き処理を逆レートマッチング回路１３が行うことで受信回路１００の消費電力を削減することができる。

実施の形態４
実施の形態４にかかる受信回路１００のブロック図を図１２に示す。図１２に示すように、実施の形態４は、逆レートマッチング回路１３と第１逆インタリーバ１４との間に正規化回路１８を有する。正規化回路１８は、逆レートマッチング処理において行なわれる正規化処理に関する処理を行う。つまり、正規化回路１８は、逆レートマッチング回路１３とデータを送受信しながら動作する。実施の形態４においても、実施の形態１〜３と同じブロック及び同じ処理に対しては実施の形態１〜３と同じ符号を付して説明を省略する。実施の形態４においては、フレーム毎に処理を行うため、フレームメモリ１２には、正規化前のデータ、又はフレーム内で正規化された値が格納されることになる。トランスポートチャネルは複数のフレームのデータで構成されることがあり、この場合は、後段処理での性能劣化を生じさせないために、フレーム間のデータのレベルを合わせ込む正規化処理を行う必要がある。

実施の形態１の基本構成に正規化処理を追加することも可能であるが、ここでは、実施の形態２、３に正規化処理を追加した場合について説明する。以下で実施の形態４における正規化処理について説明する。

本実施の形態では、正規化処理の説明のため、データ形式を下記のように定義する。
データ＝ＭＮＴ×２^−ｅｘｐ
ＭＮＴ：仮数
ｅｘｐ：指数

上記データ形式では、指数値が小さいほどデータの絶対値が大きくなる。このとき、実施の形態４の正規化処理は、各フレームの指数値を同じにし、それに応じて仮数部ＭＮＴの値を操作するようにすることでフレーム間の正規化を行うものである。より具体的には、正規化処理は、指数値の小さい値、すなわち絶対値が大きくなる値を基準として正規化を行う。正規化処理の一例を以下に示す。

データｄ_１が(１)式であって、データｄ_２が（２）式で示される場合、データｄ_１を正規化したデータｄ_１'は（３）式で表される。なお、（１）〜（３）式においてｘは指数であって、ｍは仮数である。

ただし、この定義は、正規化処理の説明のために定義するものであって、他のデータ表現方法による正規化についても同様に本変形例を適用することができる。

次に実施の形態４において受信側データ挿入処理を行う場合における正規化処理の手順を示すフローチャートを図１３Ａ、Ｂに示す。図１３Ａ、Ｂに示すように、正規化処理にかかる処理は、ステップＳ３０３において変数ｅが０よりも大きいと判断された場合（ステップＳ３０３：Ｎｏ）に行われる。また、正規化処理にかかる処理としては、ステップＳ７０１〜Ｓ７０３が追加される。ステップＳ７０１は、ステップＳ３１０とステップＳ３１１との間に行われる。ステップＳ７０１は処理中のフレームがＴＴＩの先頭フレームであるか否かを判断する。ステップＳ７０２は第１の正規化処理（以下、正規化処理１と称す）を行うステップである。ステップＳ７０２は、ステップＳ７０１において処理中のフレームがＴＴＩの先頭フレームではないと判断された場合（ステップＳ７０１：Ｎｏ）に行われる。また、ステップＳ７０２が完了すると処理はステップＳ３１２に進む。一方、ステップＳ７０１において処理中のフレームがＴＴＩの先頭フレームではであると判断された場合（ステップＳ７０１：Ｙｅｓ）、ステップＳ３１１が実行される。ステップＳ７０３は、ステップＳ３０８において処理中のフレームが現在処理すべきフレームではないと判断された場合（ステップＳ３０８：Ｎｏ）に行われる。ステップＳ７０３は、第２の正規化処理（以下、正規化処理２と称す）を行うステップである。ステップＳ７０３の処理が完了すると処理はステップＳ３１２に進む。

次に、正規化処理１、２について説明する。図１４は、正規化処理１の処理方法を示すフローチャートである。図１４に示すように、正規化処理１では、まず現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値より大きいか否かを判定する（ステップＳ８０１）。ステップＳ８０１において現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値よりも大きいと判断された場合（ステップＳ８０１：Ｙｅｓ）、フレームメモリ１２から読み出したデータを前フレームメモリまでの基準指数値にて正規化する（ステップＳ８０２）。そして、正規化後にデータをＴＴＩメモリ１６のｗｐ番地に書き込む（ステップＳ８０３）。一方、ステップＳ８０１で現フレームのデータの指数値の最小値が前フレームまでのデータの指数値の最小値以下であると判断された場合（ステップＳ８０１：Ｎｏ）、フレームメモリ１２から読み出した値を、そのままＴＴＩメモリ１６のｗｐ番地に書き込む（ステップＳ８０４）。

図１５は、正規化処理２の処理方法を示すフローチャートである。図１５に示すように、正規化処理２では、まず、現フレームのデータの指数値の最小値が前フレームまでのデータの指数値の最小値よりも小さいか否か判定する（ステップＳ９０１）。現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値よりも小さいと判断された場合（ステップＳ９０１：Ｙｅｓ）、ＴＴＩメモリ１６のｗｐ番地からデータを読み出す（ステップＳ９０２）。そして、読み出したデータを現フレームの基準指数値により正規化する（ステップＳ９０３）。その後、正規化後のデータをＴＴＩメモリ１６のｗｐ番地に書き込む（ステップＳ９０４）。一方、ステップＳ９０１にて、現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値以上であると判断された場合（ステップＳ９０１：Ｎｏ）はそのまま処理を終了する。

次に、受信側データ削除処理における正規化処理について説明する。図１６Ａ〜Ｄは、実施の形態４にかかる受信側データ削除処理の場合の処理方法を示すフローチャートである。図１６Ａ〜Ｄのうち正規化処理に伴い追加された処理は、図１６Ｂに示すステップＳ１００１〜Ｓ１００４及び図１６Ｄに示すステップＳ１００５〜Ｓ１００７である。

ステップＳ１００１は、ステップＳ５０４において１つ前の処理データが繰り返しデータであった場合（ステップＳ５０４：Ｙｅｓ）に行われる第３の正規化処理（以下、正規化処理３と称す）である。正規化処理３についての詳細は後述する。ステップＳ１００１において正規化処理３が完了するとステップＳ１００２の処理を行う。ステップＳ１００２では、正規化後のフレームメモリ１２から読み出したデータｄ'を一時格納レジスタｄｔｍｐに格納する。ステップＳ１００２が完了するとステップＳ４１３に進む。一方、ステップＳ５０４において１つ前の処理データが繰り返しデータではなかった場合（ステップＳ５０４：Ｎｏ）に第４の正規化処理（以下、正規化処理４と称す）が行われる（ステップ１００３）。なお、正規化処理４の詳細については後述する。正規化処理４は、ステップＳ５０６によってＴＴＩメモリ１６からデータｇを読み出した後に行われる。正規化処理４が完了すると、正規化後のＴＴＩメモリ１６から読み出したデータｇ'と正規化後のフレームメモリ１２から読み出したデータｄ'とを加算して一時格納レジスタｄｔｍｐに格納する（ステップＳ１００４）。ステップＳ１００４が完了するとステップＳ４１３に進む。ステップＳ１００２及びＳ１００４の処理より分かるように、実施の形態４では、繰り返しデータの積算時においても正規化したデータを演算に用いる。

ステップＳ１００５は、ステップＳ４２２とステップＳ４２３との間に行われる。ステップＳ１００５は処理中のフレームがＴＴＩの先頭フレームであるか否かを判断する。ステップＳ１００６は正規化処理１であって、図１４において示した処理を行う。ステップＳ１００６は、ステップＳ１００５において処理中のフレームがＴＴＩの先頭フレームではないと判断された場合（ステップＳ１００５：Ｎｏ）に行われる。また、ステップＳ１００６が完了すると処理はステップＳ４２４に進む。ステップＳ１００７は、ステップＳ４２０において処理中のフレームが現在処理すべきフレームではないと判断された場合（ステップＳ４２０：Ｎｏ）に行われる。ステップＳ１００７は、正規化処理２であって、図１５に示した処理を行う。ステップＳ１００７の処理が完了すると処理はステップＳ４２４に進む。ステップＳ１００６で行なわれる正規化処理１及びステップＳ１００７で行なわれる正規化処理２は、繰り返しデータではないデータに対して行なわれる正規化処理である。

ここで、正規化処理３の正規化手順について説明する。図１７は、正規化処理３の正規化手順を示すフローチャートである。図１７に示すように、正規化処理３では、まず、現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値より大きいか否かを判定する（ステップＳ１１０１）。現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値より大きい場合（ステップＳ１１０１：Ｙｅｓ）、フレームメモリ１２から読み出したデータｄを前フレームメモリまでの基準指数値にて正規化して正規化されたデータｄ'を生成する（ステップＳ１１０２）。この正規化後のデータｄ'はその後の処理においてデータｄとして扱われる。一方、ステップＳ１１０１において現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値以下であると判断された場合（ステップＳ１１０１：Ｎｏ）、フレームメモリ１２から読み出したデータｄに対する正規化は行わない（ステップＳ１１０３）。

図１８は、正規化処理４の正規化手順を示すフローチャートである。図１８に示すように、正規化処理４では、まず、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さいか否か判定する（ステップＳ１２０１）。現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さい場合（ステップＳ１２０１：Ｙｅｓ）、ＴＴＩメモリ１６から読み出したデータｇを現フレームの基準指数値にて正規化して正規化後のデータｇ'を生成する（ステップＳ１２０２）。このとき、フレームメモリ２３から読み出したデータｄについては、何もしない（ステップＳ１２０３）。一方、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値以上である場合（ステップＳ１２０１：Ｎｏ）、フレームメモリ１２から読み出したデータｄを現フレームの基準指数値にて正規化して、正規化後のデータｄ'を生成する（ステップＳ１２０４）。このとき、ＴＴＩメモリ１６から読み出したデータｇについては何もしない（ステップＳ１２０５）。

上記説明より、実施の形態４では、正規化回路１８が、ステップＳ８０１、Ｓ９０１、Ｓ１１０１、Ｓ１２０１において前フレームの指数値の最小値を参照することで、フレーム単位での逆レートマッチング処理を行う場合の正規化処理を行っている。また、実施の形態４における逆レートマッチング回路１３及び正規化処理回路１８は、逆レートマッチング処理に用いるデータのそれぞれに対して正規化処理を行う。このような処理を行うことで、実施の形態４では、フレーム間のデータのレベルを揃える正規化処理が可能である。そして正規化処理を行うことで、逆レートマッチング回路１３の後段に接続される回路の処理における性能劣化を防止することができる。

実施の形態５
実施の形態５では、ＴＴＩメモリ１６が複数のメモリあるいは複数のバンクにより構成される。ＴＴＩメモリ１６をこのような構成とすることで、例えば２つのデータを同時に書き込み又は読み出すことが可能になる。以下の説明では、ＴＴＩメモリ１６が複数のバンクによって構成されている場合を例に実施の形態５にかかる逆レートマッチング処理を説明する。なお、実施の形態５は、実施の形態４における逆レートマッチング処理を、複数のバンクを有するＴＴＩメモリ１６に対して行うものである。そのため、実施の形態５では、ＴＴＩメモリ１６の構成に応じて実施の形態４の逆レートマッチング処理とは異なるフローを有する。以下の説明では、実施の形態１〜４における手順と同じ手順を用いるフローについては同じ符号を付して説明を省略する。

図１９Ａ、Ｂは、実施の形態５にかかる受信側データ挿入処理の方法を示すフローチャートである。図１９Ａ、Ｂに示すように、実施の形態５では、上記実施の形態とは異なるステップＳ１３０１〜Ｓ１３０６の処理を有する。

ステップＳ１３０１は、パラメータの初期化が完了する（ステップＳ３０１）と行われる処理である。ステップＳ１３０１は、前回の処理においてＴＴＩメモリ１６からデータを読み出したか否かを判断する。ステップＳ１３０１において前回処理時にＴＴＩメモリ１６からデータを読み出したと判断された場合（ステップＳ１３０１：Ｙｅｓ）、第５の正規化処理（以下、正規化処理５と称す）が行われる（ステップＳ１３０２）。そして、正規化処理５が完了するとステップＳ３０２において変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする。正規化処理５は、今まで処理したフレームのデータと現フレームのデータとのデータの大きさに応じてＴＴＩメモリ１６に格納されているデータに対して正規化処理を行う。この正規化処理５についての詳細は後述する。一方、ステップＳ１３０１において前回処理時にＴＴＩメモリ１６からデータを読み出ていない判断された場合（ステップＳ１３０１：Ｎｏ）、正規化処理５は行わずステップＳ３０２に進む。

また、ステップＳ１３０３は、ステップＳ３０８において、処理中のフレームが現在の処理対象ではないと判断された場合（ステップＳ３０８：Ｎｏ）に行われる。ステップＳ１３０３では、ＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理データか書き込まれているか否かを判断する。ステップＳ１３０３において、ＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理データか書き込まれていると判断された場合（ステップＳ１３０３：Ｙｅｓ）、ステップ１３０４が実行される。ステップＳ１３０４は、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さいか否かを判断する。ステップＳ１３０４において、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さいと判断された場合（ステップＳ１３０４：Ｙｅｓ）、ステップ１３０５に進む。ステップＳ１３０５では、ＴＴＩメモリ１６のｗｐ番地からデータｇを読み出す。そして、ステップ１３０５が完了すると、処理はステップＳ３１３へと続く。なお、ステップＳ１３０３においてＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理データか書き込まれていないと判断された場合（ステップＳ１３０３：Ｎｏ）及びステップＳ１３０４において現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値以上であると判断された場合（ステップＳ１３０４：Ｎｏ）は、ステップＳ１３０６を実行する。ステップＳ１３０６では、ＴＴＩメモリ１６の読み出しアドレスｗｐを更新（例えば、ｗｐ＝ｗｐ＋１）する。そして、ステップＳ１３０６が完了すると、処理はステップＳ３１３へと続く。

図２０は、正規化処理５の手順を示すフローチャートである。図２０に示すように、正規化処理５は、まず現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値より大きいか否かを判定する（ステップＳ１４０１）。ステップＳ１４０１において現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値より大きいと判断された場合（ステップＳ１４０１：Ｙｅｓ）、ステップＳ１４０２に進む。ステップＳ１４０２は、ＴＴＩメモリ１６から読み出したデータｇを前フレームメモリまでの基準指数値にて正規化して正規化後のデータｇ'を生成する。そして、ＴＴＩメモリ１６のｗｐ番地に正規化後のデータｇ'を書き込む（ステップＳ１４０４）。一方、ステップＳ１４０１において現フレームデータの指数値の最小値が前フレームまでのデータの指数値の最小値以下であると判断された場合（ステップＳ１４０１：Ｎｏ）、ステップＳ１４０２の処理は行わずにステップＳ１４０４に進む。ステップＳ１４０３を経てステップＳ１４０４を実行する場合、ＴＴＩメモリ１６に書き込むデータは正規化処理されていないデータｇである。続いて、ＴＴＩメモリ１６の書き込みアドレスｗｐを更新する（ｗｐ←ｗｐ＋１）。

つまり、実施の形態５における受信側データ挿入処理は、フレームのデータに対する処理を開始する前に、今まで処理したフレームのデータと現フレームのデータとのデータの大きさに応じてＴＴＩメモリ１６に格納されているデータに対して正規化処理を行う（ステップＳ１３０１、Ｓ１３０２）。ここで、正規化処理１において行われる現フレームのデータに対する正規化処理と、正規化処理５において行われるＴＴＩメモリ１６上のデータに対する正規化処理とでは、アクセスを行うＴＴＩメモリ１６上のアドレスが異なる。そのため、実施の形態５では、これらの処理をそれぞれ正規化処理１と正規化処理５におけるＴＴＩメモリ１６に対するアクセスを同時に行うことができる。また、実施の形態５における受信側データ削除処理は、実施の形態４における正規化処理２に替えてステップＳ１３０３〜Ｓ１３０６を有する。これらステップのうちステップＳ１３０５でＴＴＩメモリ１６から読み出されたデータｇは、正規化処理５においてＴＴＩメモリ１６に買い戻される。したがって、ステップＳ１３０５において読み出したデータｇも正規化処理１によるＴＴＩメモリ１６に対するアクセスと同時にＴＴＩメモリ１６に書き戻すことができる。以上のことより、実施の形態５における受信データ挿入処理は、正規化処理５及び正規化処理１において行なわれるＴＴＩメモリ１６へのアクセスを１サイクルで同時に行うことで、レートマッチング処理及び正規化処理の高速化を実現することができる。

図２１Ａ〜Ｄは、実施の形態５にかかる受信側データ削除処理の方法を示すフローチャートである。図２１Ａ、Ｂに示すように、実施の形態５では、上記実施の形態とは異なるステップＳ１５０１〜Ｓ１５０９の処理を有する。

ステップＳ１５０１は、パラメータの初期化が完了する（ステップＳ４０１）と行われる処理である。ステップＳ１５０１は、前回の処理においてＴＴＩメモリ１６からデータを読み出したか否かを判断する。ステップＳ１５０１において前回処理時にＴＴＩメモリ１６からデータを読み出したと判断された場合（ステップＳ１５０１：Ｙｅｓ）、第５の正規化処理５が行われる（ステップＳ１５０２）。そして、正規化処理５が完了するとステップＳ３０２において変数ｅをｅ_{ｍｉｎｕｓ}によってデクリメントする。正規化処理５は、上述した正規化処理５と同じ処理である。そのため、ここでは正規化処理５の説明は省略する。一方、ステップＳ１５０１において前回処理時にＴＴＩメモリ１６からデータを読み出ていない判断された場合（ステップＳ１５０１：Ｎｏ）、正規化処理５は行わずステップＳ４０２に進む。

ステップＳ１５０３は、ステップＳ５０２に替えて設けられるステップである。ステップＳ１５０３では、現在の処理フレームのフレーム番号が０番であり、第１逆インタリーブパターンｃｐａｔ（ｆｃ）の処理対象フレーム番号が０番であり、１つ前のエラーカウンタの状態を示すｅｐｒｅｖが０であるか否かを判断する。ステップＳ１５０３において、条件を満たす場合（ステップＳ１５０３：Ｙｅｓ）、ステップＳ１５０４が行なわれる。ステップＳ１５０４はステップＳ５０３の処理に相当する処理であって、一時格納レジスタｄｔｍｐを０で初期化する。一方、ステップＳ１５０３において、条件を満たさなかった場合（ステップＳ１５０４：Ｎｏ）、ステップＳ１５０５が行なわれる。ステップＳ１５０５では、ＴＴＩメモリ１６のｗｐ番地からデータｇを読み出す。この読み出しによって、正規化処理４の前に行なわれていたＴＴＩメモリへのアクセス（ステップＳ５０６）を避けることができる。

また、ステップＳ１５０６は、ステップＳ４２０において、処理中のフレームが現在の処理対象ではないと判断された場合（ステップＳ４２０：Ｎｏ）に行われる。ステップＳ１５０６では、ＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理データか書き込まれているか否かを判断する。ステップＳ１５０６において、ＴＴＩメモリ１６のｗｐ番地に前フレームまでの処理データか書き込まれていると判断された場合（ステップＳ１５０６：Ｙｅｓ）、ステップＳ１５０７が実行される。ステップＳ１５０７は、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さいか否かを判断する。ステップＳ１５０７において、現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値よりも小さいと判断された場合（ステップＳ１５０７：Ｙｅｓ）、ステップＳ１５０８に進む。ステップＳ１５０８では、ＴＴＩメモリ１６のｗｐ番地からデータｇを読み出す。そして、ステップＳ１５０８が完了すると、処理はステップＳ４２５へと続く。なお、ステップＳ１５０６においてＴＴＩメモリ１６のｗｐ番に前フレームまでの処理データか書き込まれていないと判断された場合（ステップＳ１５０６：Ｎｏ）及びステップＳ１５０７において現フレームのデータの指数値の最小値が、前フレームまでのデータの指数値の最小値以上である判断された場合（ステップＳ１５０７：Ｎｏ）は、ステップＳ１５０９を実行する。ステップＳ１５０９では、ＴＴＩメモリ１６の読み出しアドレスｗｐを更新（例えば、ｗｐ＝ｗｐ＋１）する。そして、ステップＳ１５０９が完了すると、処理はステップＳ４２５へと続く。

上記手順の説明より、受信側データ削除処理においても、受信側データ挿入処理における正規化処理５（ステップＳ１３０１、Ｓ１３０２）とステップＳ１３０３〜１３０６に相当する正規化処理５（ステップＳ１５０１、Ｓ１５０２）とステップＳ１５０６〜１５０９を有する。そのため、受信側データ処理においてもＴＴＩメモリ１６に対するアクセスを正規化処理１と正規化処理５で同時に行うことができる。また、受信側データ削除処理では、ステップＳ１５０３〜Ｓ１５０５によって、ＴＴＩメモリ１６へのアクセス回数を抑制することができる。

ＴＴＩメモリ１６として、一般的なメモリ（例えばシングルポートメモリ）を使用した場合、逆レートマッチング処理の１データ処理中において、ＴＴＩメモリに格納されている正規化対象データに対するアクセスが読み出し、書き込みの２回発生する。また、フレームメモリから読み出したデータの書き込みも発生する場合もある。そのため、１データの処理にかかる時間が２サイクル以上となる場合がある。そのため、ＴＴＩメモリとして、シングルポートメモリを使用する場合の処理時間、及び消費電力の増大を招く問題がある。また、同時アクセス可能なデュアルポートメモリを使用する場合は、同時アクセスは可能であるもののＬＳＩ面積が増大する問題がある。

これに対して、実施の形態５では、ＴＴＩメモリを複数のバンクで構成する。こうすることで、ＴＴＩメモリからの読み出し書き込み動作と、フレームメモリから読み出したデータの書き込みの競合をなくすことができ、１データ処理につき、１サイクルで処理することができる。

上記説明より、実施の形態５ではＴＴＩメモリ１６を複数のバンクを有する構成とすることで、異なるＴＴＩメモリ１６のアドレスに対して同時に複数のデータの書き込み又は読み出しを行うことができる。そして、このようなＴＴＩメモリ１６の構成に応じて、逆レートマッチング処理におけるＴＴＩメモリ１６へのアクセスタイミングを上記フローに沿ったタイミングとすることで、ＴＴＩメモリ１６へのアクセス回数を減らすことが可能である。ＴＴＩメモリ１６へのアクセス回数を減少させることで、処理の高速化及び消費電力の低減が可能である。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、逆レートマッチング回路１３は、ＴＴＩメモリ１６の前段に配置されていれば良く、第１インタリーバ１４の後段に配置される構成とすることも可能である。上述の実施の形態では、ハードウェアの構成として説明したが、これに限定されるものではなく、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、記録媒体に記録して提供することも可能であり、また、インターネットその他の伝送媒体を介して伝送することにより提供することも可能である。

実施の形態１にかかる受信回路のブロック図である。 送信機側のレートマッチング処理によって増加するデータ量と、受信機側の逆レートマッチング処理によって減少するデータ量の関係を示す図である。 符号化率１／３の場合と符号化率１／２の場合におけるデータサイズ増分の比較を示す図である。 送信機側のレートマッチング処理によるデータ間引き処理の例を示す図である。 送信機側のレートマッチング処理におけるデータ間引き処理を示すフローチャートである。 受信機側のレートマッチング処理によるデータ繰り返し挿入処理の例を示す図である。 送信機側のレートマッチング処理におけるデータ繰り返し挿入処理を示すフローチャートである。 実施の形態１にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 実施の形態１にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態１にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態１にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 実施の形態２にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 実施の形態２にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 実施の形態２にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 実施の形態３にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 実施の形態４にかかる受信回路のブロック図である。 実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 同じく、実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 実施の形態４における正規化処理１の処理を示すフローチャートである。 実施の形態４における正規化処理２の処理を示すフローチャートである。 実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態４にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 実施の形態４における正規化処理３の処理を示すフローチャートである。 実施の形態４における正規化処理４の処理を示すフローチャートである。 実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 同じく、実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ挿入処理の処理を示すフローチャートである。 実施の形態５における正規化処理５の処理を示すフローチャートである。 実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 同じく、実施の形態５にかかる逆レートマッチング回路において行なわれる受信側データ削除処理の処理を示すフローチャートである。 特許文献１に記載のデインタリーブ装置２００の構成を示す図である。

符号の説明

１００ 受信回路
１１ 第２逆インタリーバ
１２ フレームメモリ
１３ 逆レートマッチング回路
１４ 第１逆インタリーバ
１５ 無線フレーム結合回路
１６ ＴＴＩメモリ
１７ 復号器
１８ 正規化回路
ｄｔｍｐ 一時格納レジスタ

Claims (7)

1. １フレーム分の受信データを格納するフレームメモリと、
   前記フレームメモリから前記受信データを読み出し、送信機側で行われた前記受信データに対するレートマッチング処理とは逆の処理となる逆レートマッチング処理によって符号化前データを生成する逆レートマッチング回路と、
   前記符号化前データを格納するＴＴＩメモリと、を有し、
   前記逆レートマッチング回路は、送信機側でデータ間引き処理が行なわれた前記受信データを受信した場合、ＴＴＩの先頭フレームに対してのみ前記データ間引き処理において間引かれたデータを補完するパンクチャデータの前記ＴＴＩメモリへの書き込みを行う受信回路。
2. 前記受信回路は、前記逆レートマッチング回路と前記ＴＴＩメモリとの間に行列の入れ替えパターンを示す第１逆インタリーブパターンに従って前記ＴＴＩメモリにデータを格納する第１逆インタリーバを有し、
   前記逆レートマッチング回路は、前記第１逆インタリーブパターンと処理中のデータのフレーム番号とに基づき前記処理中のデータに対して前記逆レートマッチング処理を行うか否かを決定する請求項１に記載の受信回路。
3. 前記逆レートマッチング回路は、送信機側でデータ繰り返し挿入処理が行なわれた前記受信データを受信した場合に前記受信データから繰り返しデータを取り除く受信側データ削除処理において繰り返しデータの積算処理結果を格納する一時格納レジスタを有する請求項１又は２に記載の受信回路。
4. 前記受信回路は、前記逆レートマッチング回路の後段に、前記受信データに含まれるデータをフレーム間で正規化する正規化回路を有する請求項１乃至３のいずれか１項に記載の受信回路。
5. 前記ＴＴＩメモリは、同時アクセスが可能な複数のバンク又は複数のメモリを有する請求項１乃至４のいずれか１項に記載の受信回路。
6. 前記受信回路は、前記逆レートマッチング回路から出力されるデータを順次結合してＴＴＩフレームを構成し、前記ＴＴＩフレームを前記符号化前データとして前記ＴＴＩメモリに格納する無線フレーム結合回路を有する請求項１乃至５のいずれか１項に記載の受信回路。
7. 前記受信回路は、前記ＴＴＩメモリに格納された前記符号化前データを復号する復号器を有する請求項１乃至６のいずれか１項に記載の受信回路。

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