CN101490994B - 符号率硬件加速器 - Google Patents

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Abstract

一种硬件加速器，该硬件加速器包括：第一缓冲器、第二缓冲器、一个或多个地址发生器、转译只读存储器(ROM)、循环冗余校验(CRC)发生器、卷积编码器和控制器。第一缓冲器和第二缓冲器存储信息比特。一个或多个地址发生器生成用于访问第一缓冲器、第二缓冲器和共享存储器体系(SMA)的地址。转译ROM用于生成已转译的用于访问第一缓冲器和第二缓冲器的地址。控制器设置用于CRC发生器、卷积编码器和地址发生器的参数，并通过操作信息比特和处理后比特执行用于信息比特的信道处理(例如重排序、块编码、奇偶校验结尾、删余、卷积编码和交织)的预定的控制命令序列，同时在第一缓冲器、第二缓冲器、SMA、CRC发生器和卷积编码器之间移动信息比特。

Description

符号率硬件加速器
技术领域
本发明涉及无线通信系统。更具体地，本发明涉及一种用于无线通信的符号率硬件加速器。
背景技术
用于第二代(2G)无线通信系统的无线发送/接收单元(WTRU)典型地包括用于信号处理和符号率处理的数字信号处理器(DSP)。2G的WTRU通常具有控制处理器(例如，高级RISC集团(ARM))，以进行层1(L1)控制和协议栈处理。
图1是用于2G系统的传统WTRU 100(例如，全球移动通信系统(GSM)、通用分组无线业务(GPRS)和增强数据率GSM演进(EDGE))的框图。WTRU 100包括：信道处理单元110、脉冲生成和调制单元120、发射机130和天线140。信道处理单元110包括：块编码单元112、卷积编码器114、重排序和分割单元116和交织器118。脉冲生成和调制单元120包括：加密单元122、脉冲发生器124和调制器126。图1仅示出WTRU 100的发射端，但是WTRU 100还包括与发射端对应的接收端的组件。
首先由块编码单元112(例如，循环冗余校验(CRC)单元)来处理信息比特111。由块编码单元112向信息比特111添加奇偶校验位。然后，由卷积编码器114处理具有奇偶校验位113的信息比特。卷积编码器114对于比特113执行卷积编码，以生成经编码的比特115。由重排序和分割单元116对经编码的比特115进行重排序和分割。然后，由交织器118对经重排序和分割的比特117进行交织。由加密单元122来加密经交织的比特119。将经加密的比特123发送至脉冲发生器124。脉冲发生器124从经加密的比特123中生成脉冲125。脉冲发生器124还执行脉冲多路复用。然后，由调制器126处理脉冲125。然后，由发射机130通过天线140发送经调制的符号127。
图2(取自第三代合作伙伴计划(3GPP)技术标准(TS)45.003部分2.1)示出在GSM、GPRS和EDGE中对于多个信道的信息比特的处理。在2G系统中支持多个信道。图2示出对于增强型全速率语音业务信道(TCH/EFS)、全速率语音业务信道(TCH/FS)、半速率语音业务信道(TCH/HS)、数据业务信道和分组数据业务信道(PDTCH)的信息比特的处理。
参照图1和图2，对于TCH/FS的信息比特的处理被用作示例性实例来说明。全速率或增强型全速率的语音编码器(未示出)将数据块序列发送至信道处理单元。在TCH/FS或TCH/EFS的情况下，一个数据块对应于一个语音帧。每一块包含260个信息比特，其包括182个1级比特(保护比特)和78个2级比特(不保护比特)。由块编码单元处理每一个块中的260个比特。前面50个1级比特由用于错误检测的三(3)个奇偶校验位保护。1级输入比特和奇偶校验位被重排序，并且四(4)个结尾比特被附加至末尾。块编码单元输出包括三个奇偶校验位和四个结尾比特的267个比特。通过卷积编码器以1/2码率卷积编码来对267个比特的1级比特进行编码。卷积编码器输出456个比特经编码比特。由重排序和分割单元来重排序和分割该456个经编码的比特。重排序和分割单元输出8个比特块。然后，由交织器对8个比特块进行块对角交织。重排序和交织是基于预定表来执行的。
在市场中，同时支持2G和第三代(3G)服务的双模WTRU已经逐渐被广泛使用，对于2G和3G处理需要共享物理资源，以降低成本和节省功率。随着数据速率的增加，调制技术和接收机算法变得更加复杂，DSP必须支持的处理需求继续增加。DSP支持的其他功能(例如语音编解码)也变得更加复杂。简单地增加DSP的频率以支持增加的功能将出现其他问题，包括更高的功率浪费，存储器子系统逐渐增加的需求。
对于这种问题的潜在解决方案是将一些处理从DSP卸载到硬件加速器中。传统的硬件加速器是由DSP控制的，通常使用直接存储器存取(DMA)技术或编程I/O以将数据输入至加速器，寄存器写入以启动加速器和使用DMA技术或编程I/O以存取加速器的结果。传统的硬件加速器典型地是“硬布线的”，以执行特定的功能，所以从DSP将功能移向硬件加速器将导致灵活性的丢失(与在DSP上运行软件相比)并且如果出现功能需求上的变化则主要硬件需求的改变。
发明内容
本发明涉及一种用于无线通信的符号率硬件加速器。在从DSP(或控制处理器)卸载符号率功能的同时，保持调节改变或新信道类型的灵活性。该硬件加速器包括：第一缓冲器、第二缓冲器、一个或多个地址发生器、转译只读存储器(ROM)、CRC发生器、卷积编码器、其它潜在操作单元、共享存储器体系(SMA)接口(由DSP和/或控制处理器可访问)和控制器。SMA接口提供了从共享存储器填充第一缓冲器，从第一缓冲器或第二缓冲器发送结果至共享存储器的手段。该接口还提供加速器将解释的命令资源。第一缓冲器和第二缓冲器存储信息比特。一个或多个地址发生器生成用于访问第一缓冲器和第二缓冲器的地址。转译ROM用于生成已转译的用于访问第一缓冲器和第二缓冲器的地址。控制器设置用于CRC发生器、卷积编码器和地址发生器的参数，并通过操作信息比特和处理后比特执行用于信息比特的信道处理的预定的控制命令序列，同时在第一缓冲器、第二缓冲器、共享存储器、CRC发生器和卷积编码器之间移动信息比特和处理后的信息比特。该信道处理包括以下中的至少一种：第一重排序、块编码、第二重排序、奇偶校验结尾、删余、卷积编码和交织。
附图说明
根据优选实施例的以下描述，通过示例并且结合附图将对本发明有更详细的理解，其中：
图1是用于2G系统的传统WTRU的框图；
图2示出在GSM、GPRS和EDGE中对于多个信道的信息比特的传统处理；
图3示出根据本发明的由硬件加速器执行的示例性数据处理流程；
图4示出根据本发明的硬件加速器和SMA；以及
图5示出根据本发明的示例性对角交织模式。
具体实施方式
当下文引用时，术语“WTRU”包括但不限于用户设备(UE)、固定或移动基站、寻呼机、蜂窝电话、个人数字助理(PDA)、计算机或能够在无线环境中运行的任何其它类型装置。当下文引用时，术语“基站”包括但不限于Node-B、站点控制器、接入点(AP)或能够在无线环境中运行的任何其它类型接口装置。
本发明根据需要可以以任一类型的无线通信系统来实现。通过实例，本发明可以以GSM、EDGE、GPRS系统中任一类型或任一其它类型的无线通信系统来实现。
根据本发明，传统的用于信道处理(即，用于发送处理和/或接收处理的符号速率处理)的通用DSP被专门被设计用以在WTRU或基站中执行信道处理的硬件加速器所替代。用于不同类型信道的信道处理流程(在图2中示出其中的一部分)是类似的，但是在每一信道处理步骤中特定的参数是不同的(即，对于不同的信道类型，用于块编码、传统编码、重排序和交织的参数不同)，以及其中这些参数的执行顺序不同。
根据本发明，对于如图2所示的信道类型的信道处理流程提取一个操作流程。图3示出由根据本发明的硬件加速器执行的示例性数据处理流程。由硬件加速器执行的典型信道处理过程300包括：选择重排序302、选择块编码304、重排序306、奇偶校验结尾308、删余310、卷积编码312和交织314。执行选择重排序，以在比特流中重排序某部分比特。选择块编码是关于某部分比特执行的块编码。根据信道类型可执行选择重排序和普通重排序两者。奇偶校验结尾是通过块编码将奇偶校验比特添加至比特块。执行删余以为了速率匹配而从比特流去除某些比特。执行卷积编码，用于错误检测和校正。执行交织过程，以防止脉冲错误。应注意的是，可以为不同类型的信道不同地限定在图3中所示的处理。还注意的是，图3简单起见仅示出发送处理，但是本发明同样应用于接收处理。根据本发明，为了每一信道类型定义具有不同参数的一系列命令，并通过硬件加速器执行这一系列命令。
图4示出根据本发明的硬件加速器400和SMA 420。硬件加速器400包括：控制器402、地址发生器404、转译只读存储器(ROM)406、第一缓冲器408、第二缓冲器410、CRC发生器412、卷积编码器414、卷积解码器416(即，维特比(Viterbi)解码器)和命令寄存器418。应理解的是，硬件加速器400可包括用以执行信道处理所必须的附加操作单元。硬件加速器400执行为每一信道类型定义的特定比特序列的操作。硬件加速器400根据控制字操作比特流(即，比特字段)，以执行特定功能。控制字包括在处于SMA 420中的控制块中。从SMA 420检索控制字，并在由控制器402转译控制字之前将其存储在命令寄存器418中。
由硬件加速器400执行的典型操作包括：从SMA 420将数据块复制到第一缓冲器408中；从第一缓冲器408将数据移至第二缓冲器410，同时执行第一操作；从第二缓冲器410将数据移至第一缓冲器408，同时执行第二操作；重复在第一缓冲器408和第二缓冲器410直接的数据移动，同时根据需要对数据执行多次操作；然后，将如上步骤得到的数据从最后缓冲器(第一缓冲器408或第二缓冲器410)移向SMA 420。
该操作需要很简单的硬件结构，并且硬件加速器400对于每比特处理1个或2个块。通过软件控制该控制序列，并为每一信道类型进行预定义。在触发硬件加速器之前，仅需要更新SMA指针。控制器402保存控制序列。
硬件加速器400首先设置用于CRC发生器412、卷积编码器414、维特比(Viterbi)解码器416和地址发生器404的参数。然后，硬件加速器400重复以下至少一种命令N次，所述命令包括：
1)Copy：将数据从第一缓冲器408移向第二缓冲器410，或从第二缓冲器410移向第一缓冲器408；
2)Copy_translate_src：使用经由转译ROM 406生成的地址从一个缓冲器(第一缓冲器408或第二缓冲器410)检索数据，并使用线性地址将检索到的数据放置到另一个缓冲器(第一缓冲器408或第二缓冲器410)；
3)Copy_translate_dst：使用线性地址从一个缓冲器(第一缓冲器408或第二缓冲器410)检索数据，并使用经由转译ROM 406生成的地址将检索到的数据放置到另一个缓冲器(第一缓冲器408或第二缓冲器410)；
4)Generate_CRC：将数据从第一缓冲器408和第二缓冲器410中的一者移向CRC发生器412；
5)Generate_CRC_translate：使用由转译ROM 406生成的地址将数据从第一缓冲器408和第二缓冲器410中的一者移向CRC发生器412；
6)Conv_Encode_XXXXXX：通过使用模式“XXXXXX”的卷积编码器414从第一缓冲器408和第二缓冲器410中的一者移动数据，以确定在移动过程中包括哪种卷积编码器结构；
7)From_CRC：将数据从CRC发生器412移向第一缓冲器408和第二缓冲器410中的一者；
8)To_SMA：将数据从第一缓冲器408和第二缓冲器410中的一者移向SMA 420；以及
9)From_SMA：将数据从SMA 420移向第一缓冲器408和第二缓冲器410中的一者。
以下说明用以执行TCH/FS的信道处理的示例性控制序列。在图2中示出了用于TCH/FS的处理流程。假设，已经将数据(即一个语音帧的260比特)从共享存储器移向第一缓冲器408。用于选择块编码的控制序列(即，选择CRC编码)如下：
1)设置CRC参数；
2)清空地址计数器；以及
3)Rpt 50；生成CRC；
通过“设置CRC参数”命令设置CRC参数。通过“清空地址计数器”命令初始化地址计数器(线性地址计数器)。然后，通过“Rpt 50；生成CRC”命令将前50个比特从第一缓冲器408移向CRC发生器412，将经过计算的CRC留在CRC发生器中。
一种用于重排序和奇偶校验结尾处理的控制序列如下：
1)设置Indx_Base以标记转译ROM的“Rearrange_insert_CRC_3.1.2.1”；
2)清空地址计数器；以及
3)Rpt 189；Copy_translate。
如上所述，从前50个1级比特生成三(3)个奇偶校验比特，并对182个1级比特和三个奇偶校验比特重排序，并将四(4)个奇偶校验比特附加至结尾。上述三个命令用于对1级比特和校验比特重排序，并且附加结尾比特。将索引基础设置为预定值(即，如在3GPP TS 45.003v7.10中的3.1.2.1部分中指定的)。通过“清空地址计数器”命令再次初始化地址计数器。通过“Rpt 189；Copy_translate”命令，使用经由转译ROM 406生成的地址将189个比特(信息比特、奇偶校验比特和结尾比特)从第一缓冲器408移向第二缓冲器410。
一种用于卷积编码的控制序列如下：
1)设置Conv_encode参数；
2)清空地址计数器；
3)Rpt 189；Leng 2；conv_encode_000011；以及
4)Rpt 78；Copy。
通过“设置Conv_encode参数”命令设置卷积编码的参数。通过“清空地址计数器”命令初始化地址计数器。通过使用卷积编码的模式“000011”的卷积编码器414将189个1级比特从第二缓冲器410移动。将经编码的输出放置在第一缓冲器408中。通过“Rpt 78；Copy”命令将78个2级比特从第二缓冲器410移向第一缓冲器408(由于它们不通过编码来保护)。
一种用于重排序和分割的控制序列如下：
1)设置Indx_Base以标记转译ROM的“Interleave_3.1.3_Tbl_1_P169”；
2)清空地址计数器；以及
3)Rpt 456；Copy_translate。
根据预定规则(即，基于预定表)对456个经编码比特进行重排序和分割。将索引基础设置为预定值(即，如在3GPP TS 45.003v.7.10的表1中指定)。通过“清空地址计数器”命令初始化地址计数器。使用经由转译ROM406得到的地址将456个编码比特从第一缓冲器408移向第二缓冲器410，以实现重排序和分割。然后，将第二缓冲器410中重排序和分割的比特移向SMA。
上述处理需要大约16个控制块字、大约908个ROM字和大约1151个时钟周期。在52MHz，1500个时钟周期等于28.85us，仅是一个GSM时隙的5％。根据本发明，能够大大节省成本和功率。
优选地，硬件加速器400使用6个SMA资源(即，共享存储器的6个不同区域)，用以存储最多六(6)个用以交织的不同信道的被重排序和分割的比特。该交织处理可以是对角交织。
图5示出根据本发明的示例性对角交织模式。按列(概念地或物理地)在SMA中写入从每一信道被重排序和分割的比特，并按行(概念地或物理地)从SMA读取比特来生成脉冲，从而执行对角交织。每一列表示从一个信道的被重排序和分割的比特。在SMA的不同区域存储对于最多6个不同信道的被重排序和分割的比特。来自每一信道的一帧数据具有一共456比特。每一行表示脉冲。每一脉冲包括114比特。在一个信道中的比特被22个脉冲交织。如图5所示，有四(4)个不同的交织模式：{12，24，24，24，24，6}、{6，24，24，24，12}、{24，24，24，24，18}和{18，24，24，24，24}。这四个模式中的每个包括最多来自6个不同信道的比特。应注意的是，在图5中示出的模式是示例性的，并且根据本发明也可以选择任一其他模式实现。图5中所示的对角交织可通过单独的硬件加速器来实现。
可以以基于线性反馈移位寄存器(LFSR)的流与脉冲数据XOR的形式提供低级别加密，并通过前端根升余弦(RRC)滤波器从发送(Tx)芯片接收符号。
实施例
1.一种用于对无线发射和接收的信息比特执行信道处理的硬件加速器，该硬件加速器与共享存储器通信。
2.如实施例1所述的硬件加速器，该硬件加速器包括：用于存储信息比特和处理后的信息比特的第一缓冲器和第二缓冲器。
3.如实施例2所述的硬件加速器，该硬件加速器包括：用于生成访问第一缓冲器和第二缓冲器的地址的至少一个地址发生器。
4.如实施例2-3中任一所述的硬件加速器，该硬件加速器包括：用于生成访问第一缓冲器和第二缓冲器的已转译的地址的转译ROM。
5.如实施例1-4中任一所述的硬件加速器，该硬件加速器包括：用于访问共享存储器的接口。
6.如实施例1-5中任一所述的硬件加速器，该硬件加速器包括：用于对信息比特和处理后的信息比特中的一者执行块编码以生成奇偶校验比特的CRC发生器。
7.如实施例1-6中任一所述的硬件加速器，该硬件加速器包括：用于对信息比特和处理后的信息比特中的一者执行卷积编码的卷积编码器。
8.如实施例7所述的硬件加速器，该硬件加速器包括：控制器，该控制器被配置为生成控制信号以设置用于CRC发生器、卷积编码器和地址发生器的参数，并通过操作信息比特和处理后的信息比特来执行用于信息比特的信道处理的预定的控制命令序列，同时在第一缓冲器、第二缓冲器、共享存储器、CRC发生器和卷积编码器之间移动信息比特和处理后的信息比特。
9.如实施例8所述的硬件加速器，其中该控制器被配置为设置多个信道中每一信道的参数，并执行针对所述多个信道的预定的控制命令序列。
10.如实施例1-9中任一所述的硬件加速器，其中所述信道处理包括以下处理中的至少一种：第一重排序、块编码、第二重排序、奇偶校验结尾、删余、卷积编码和交织。
11.如实施例8-10中任一所述的硬件加速器，其中该控制器被配置为基于控制字来执行预定的控制命令序列。
12.如实施例11所述的硬件加速器，其中所述控制字包括在控制块中。
13.如实施例11-12中任一所述的硬件加速器，其中所述控制字是从共享存储器中检索的。
14.如实施例8-13中任一所述的硬件加速器，其中所述控制器被配置为在执行比特操作的同时，在第一缓冲器和第二缓冲器之间移动数据。
15.如实施例8-14中任一所述的硬件加速器，其中所述控制器被配置为使用经由转译ROM生成的地址从第一缓冲器和第二缓冲器中的一者检索数据，并将检索到的数据放置到另一个缓冲器。
16.如实施例8-15中任一所述的硬件加速器，其中所述控制器被配置为从第一缓冲器和第二缓冲器中的一者检索数据，并使用经由转译ROM生成的地址将检索到的数据放置到另一个缓冲器。
17.如实施例8-16中任一所述的硬件加速器，其中所述控制器被配置为将数据从第一缓冲器和第二缓冲器中的一者移向CRC发生器。
18.如实施例8-17中任一所述的硬件加速器，其中所述控制器被配置为使用经由转译ROM生成的地址将数据从第一缓冲器和第二缓冲器中的一者移向CRC发生器。
19.如实施例8-18中任一所述的硬件加速器，其中所述控制器被配置为通过卷积编码器从第一缓冲器和第二缓冲器中的一者移动数据。
20.如实施例8-19中任一所述的硬件加速器，其中所述控制器被配置为将数据从CRC发生器移向第一缓冲器和第二缓冲器中的一者。
21.如实施例8-20中任一所述的硬件加速器，其中所述控制器被配置为将数据从第一缓冲器和第二缓冲器中的一者移向共享存储器。
22.如实施例8-21中任一所述的硬件加速器，其中所述控制器被配置为将数据从共享存储器移向第一缓冲器和第二缓冲器中的一者。
23.如实施例8-22中任一所述的硬件加速器，其中所述控制器被配置为使用六(6)个SMA资源以存储最多来自六(6)个不同信道的处理后的信息比特。
24.如实施例23所述的硬件加速器，其中所述控制器被配置为执行对角交织。
25.如实施例23所述的硬件加速器，其中使用单独的硬件加速器来执行对角交织。
26.一种在无线通信装置中使用硬件加速器执行信道处理的方法。
27.如实施例26所述的方法，该方法包括：接收信息比特。
28.如实施例27所述的方法，该方法包括：使用硬件加速器对所述信息比特执行信道处理，该硬件加速器执行用于信道处理的预定序列命令，同时在第一缓冲器、第二缓冲器、共享存储器、CRC发生器和卷积编码器之间移动信息比特和处理后的信息比特。
29.如实施例28所述的方法，其中设置多个信道中每一信道的参数，并执行针对所述多个信道的预定的控制命令序列。
30.如实施例28-29中任一所述的方法，其中所述信道处理包括以下处理中的至少一种：第一重排序、块编码、第二重排序、奇偶校验结尾、删余、卷积编码和交织。
31.如实施例28-30中任一所述的方法，其中所述硬件加速器被配置为使用六(6)个SMA资源以存储最多来自六(6)个不同信道的处理后的信息比特。
32.如实施例31所述的方法，其中该交织为对角交织。
33.如实施例32所述的方法，其中使用单独的硬件加速器来执行所述对角交织。
34.如实施例28-33中任一所述的方法，其中基于控制字来执行预定的控制命令序列。
35.如实施例34所述的方法，其中所述控制字包括在控制块中。
36.如实施例34-35中任一所述的方法，其中所述控制字是从共享存储器中检索的。
37.如实施例28-36中任一所述的方法，其中所述硬件加速器被配置为在执行比特操作的同时，在第一缓冲器和第二缓冲器之间移动数据。
38.如实施例28-37中任一所述的方法，其中所述硬件加速器被配置为使用经由转译ROM生成的地址从第一缓冲器和第二缓冲器中的一者检索数据，并将检索到的数据放置到另一个缓冲器。
39.如实施例28-38中任一所述的方法，其中所述硬件加速器被配置为从第一缓冲器和第二缓冲器中的一者检索数据，并使用经由转译ROM生成的地址将检索到的数据放置到另一个缓冲器。
40.如实施例28-39中任一所述的方法，其中所述硬件加速器被配置为将数据从第一缓冲器和第二缓冲器中的一者移向CRC发生器。
41.如实施例28-40中任一所述的方法，其中所述硬件加速器被配置为使用经由转译ROM生成的地址将数据从第一缓冲器和第二缓冲器中的一者移向CRC发生器。
42.如实施例28-41中任一所述的方法，其中所述硬件加速器被配置为通过卷积编码器从第一缓冲器和第二缓冲器中的一者移动数据。
43.如实施例28-42中任一所述的方法，其中所述硬件加速器被配置为将数据从CRC发生器移向第一缓冲器和第二缓冲器中的一者。
44.如实施例28-43中任一所述的方法，其中所述硬件加速器被配置为将数据从第一缓冲器和第二缓冲器中的一者移向共享存储器。
45.如实施例28-44中任一所述的方法，其中所述硬件加速器被配置为将数据从共享存储器移向第一缓冲器和第二缓冲器中的一者。
虽然本发明的特征和元素在优选的实施方式中以特定的结合进行了描述，但每个特征或元素可以在没有所述优选实施方式的其他特征和元素的情况下单独使用，或在与或不与本发明的其他特征和元素结合的各种情况下使用。本发明提供的方法或流程图可以在由通用计算机或处理器执行的计算机程序、软件或固件中实施，其中所述计算机程序、软件或固件是以有形的方式包含在计算机可读存储介质中的。关于计算机可读存储介质的实例包括只读存储器(ROM)、随机存取存储器(RAM)、寄存器、缓冲存储器、半导体存储设备、内部硬盘和可移动磁盘之类的磁介质、磁光介质以及CD-ROM碟片和数字通用光盘(DVD)之类的光介质。
举例来说，恰当的处理器包括：通用处理器、专用处理器、常规处理器、数字信号处理器(DSP)、多个微处理器、与DSP核心相关联的一个或多个微处理器、控制器、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)电路、任何一种集成电路(IC)和/或状态机。
与软件相关联的处理器可以用于实现一个射频收发机，以便在无线发射接收单元(WTRU)、用户设备、终端、基站、无线网络控制器或是任何主机计算机中加以使用。WTRU可以与采用硬件和/或软件形式实施的模块结合使用，例如相机、摄像机模块、可视电话、扬声器电话、振动设备、扬声器、麦克风、电视收发机、免提耳机、键盘、蓝牙
Figure G2007800267951D00141
模块、调频(FM)无线单元、液晶显示器(LCD)显示单元、有机发光二极管(OLED)显示单元、数字音乐播放器、媒体播放器、视频游戏机模块、因特网浏览器和/或任何无线局域网(WLAN)模块。

Claims (28)

1.一种用于对无线发射和接收的信息比特执行信道处理的硬件加速器，该硬件加速器与共享存储器通信，该硬件加速器包括：
用于存储信息比特和处理后的信息比特的第一缓冲器和第二缓冲器；
用于生成访问所述第一缓冲器和所述第二缓冲器的地址的至少一个地址发生器；
用于生成访问所述第一缓冲器和所述第二缓冲器的已转译的地址的转译只读存储器(ROM)；
用于访问所述共享存储器的接口；
用于对所述信息比特和所述处理后的信息比特中的一者执行块编码以生成奇偶校验比特的循环冗余校验CRC发生器；
用于对所述信息比特和所述处理后的信息比特中的一者执行卷积编码的卷积编码器；以及
控制器，该控制器被配置为生成控制信号从而为所述CRC发生器、所述卷积编码器和所述地址发生器设置参数，并通过操作所述信息比特和所述处理后的信息比特来执行用于所述信息比特的信道处理的预定的控制命令序列，同时在所述第一缓冲器和所述第二缓冲器之间来回移动所述信息比特和所述处理后的信息比特。
2.根据权利要求1所述的硬件加速器，其中所述控制器被配置为设置多个信道中每一信道的参数，并执行针对所述多个信道的所述预定的控制命令序列。
3.根据权利要求1所述的硬件加速器，其中所述信道处理包括下列中的至少一种：第一重排序、块编码、第二重排序、奇偶校验结尾、删余、卷积编码和交织。
4.根据权利要求1所述的硬件加速器，其中所述控制器被配置为使用经由所述转译ROM生成的地址从所述第一缓冲器和所述第二缓冲器中的一者检索数据，并将所检索到的数据放置到另一个缓冲器。
5.根据权利要求1所述的硬件加速器，其中所述控制器被配置为从所述第一缓冲器和所述第二缓冲器中的一者检索数据，并使用经由所述转译ROM生成的地址将所检索到的数据放置到另一个缓冲器。
6.根据权利要求1所述的硬件加速器，其中所述控制器被配置为将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述CRC发生器。
7.根据权利要求1所述的硬件加速器，其中所述控制器被配置为使用经由所述转译ROM生成的地址将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述CRC发生器。
8.根据权利要求1所述的硬件加速器，其中所述控制器被配置为通过所述卷积编码器从所述第一缓冲器和所述第二缓冲器中的一者移动数据。
9.根据权利要求1所述的硬件加速器，其中所述控制器被配置为将数据从所述CRC发生器移向所述第一缓冲器和所述第二缓冲器中的一者。
10.根据权利要求1所述的硬件加速器，其中所述控制器被配置为将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述共享存储器。
11.根据权利要求1所述的硬件加速器，其中所述控制器被配置为将数据从所述共享存储器移向所述第一缓冲器和所述第二缓冲器中的一者。
12.根据权利要求1所述的硬件加速器，其中所述控制器被配置为使用六(6)个SMA资源以存储最多来自六(6)个不同信道的所述处理后的信息比特。
13.根据权利要求12所述的硬件加速器，其中所述控制器被配置为执行对角交织。
14.根据权利要求13所述的硬件加速器，其中使用单独的硬件加速器来执行所述对角交织。
15.一种在无线通信装置中使用如权利要求1-14中任一项权利要求所述的硬件加速器执行信道处理的方法，该方法包括：
接收信息比特；以及
使用硬件加速器对所述信息比特执行信道处理，该硬件加速器执行用于信道处理的预定命令序列，同时在第一缓冲器和第二缓冲器之间来回移动所述信息比特和处理后的信息比特。
16.根据权利要求15所述的方法，其中针对多个信道中每一个设置参数，并针对所述多个信道执行所述预定的控制命令序列。
17.根据权利要求15所述的方法，其中所述信道处理包括以下处理中的至少一种：第一重排序、块编码、第二重排序、奇偶校验结尾、删余、卷积编码和交织。
18.根据权利要求17所述的方法，其中所述硬件加速器被配置为使用六(6)个SMA资源以存储最多来自六(6)个不同信道的所述处理后的信息比特。
19.根据权利要求18所述的方法，其中所述交织为对角交织。
20.根据权利要求19所述的方法，其中使用单独的硬件加速器来执行所述对角交织。
21.根据权利要求15所述的方法，其中所述硬件加速器被配置为使用经由转译只读存储器(ROM)生成的地址从所述第一缓冲器和所述第二缓冲器中的一者检索数据，并将所检索到的数据放置到另一个缓冲器。
22.根据权利要求15所述的方法，其中所述硬件加速器被配置为从所述第一缓冲器和所述第二缓冲器中的一者检索数据，并使用经由转译只读存储器(ROM)生成的地址将所检索到的数据放置到另一个缓冲器。
23.根据权利要求15所述的方法，其中所述硬件加速器被配置为将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述CRC发生器。
24.根据权利要求15所述的方法，其中所述硬件加速器被配置为使用经由转译只读存储器(ROM)生成的地址将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述CRC发生器。
25.根据权利要求15所述的方法，其中所述硬件加速器被配置为通过所述卷积编码器从所述第一缓冲器和所述第二缓冲器中的一者移动数据。
26.根据权利要求15所述的方法，其中所述硬件加速器被配置为将数据从所述CRC发生器移向所述第一缓冲器和所述第二缓冲器中的一者。
27.根据权利要求15所述的方法，其中所述硬件加速器被配置为将数据从所述第一缓冲器和所述第二缓冲器中的一者移向所述共享存储器。
28.根据权利要求15所述的方法，其中所述硬件加速器被配置为将数据从所述共享存储器移向所述第一缓冲器和所述第二缓冲器中的一者。
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