KR20090054935A - 수신 회로 - Google Patents

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엔이씨 일렉트로닉스 가부시키가이샤
닛본 덴끼 가부시끼가이샤
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Abstract

일 프레임의 수신된 데이터를 저장하는 프레임 메모리, 프레임 메모리로부터 수신된 데이터를 판독하고, 송신단에서 상기 수신된 데이터에 대하여 수행된 레이트 정합과 반대 방법으로 디-레이트 정합을 수행함으로써, 인코딩 전 데이터를 생성하는 디-레이트 정합 회로, 인코딩 전 데이터를 저장하는 TTI 메모리를 포함하는 수신 회로가 개시된다.
Figure P1020080118387
수신 회로, TTI 메모리, 디-레이트 정합 회로, 프레임 메모리, 무선 프레임 결합기

Description

수신 회로{RECEIVING CIRCUIT}
본 발명은 수신 회로에 관한 것이고, 보다 상세하게는, 각 프레임의 데이터 사이즈를 균등하게 하는 데이터 정합이 송신단에서 수행되는, 데이터를 수신하는 수신 회로에 관한 것이다.
셀룰러 폰과 같은 휴대 장치가 장착되는 반도체 장치는 소형 반도체를 달성하기 위해서 작을 것이 요구된다. 소형 반도체 장치를 달성하기 위해서, 회로 크기를 감소시키는 것이 필수적이다. 이러한 견지에서, 휴대용 장치에 장착되는 반도체 장치들 중 하나인, 수신 회로에서 사용되는 디-인터리빙 장치의 회로 크기를 감소시키는 기술이 미심사 일본 특허 출원 공개 공보 제 2006-14000에 개시된다.
도 22는 미심사 일본 특허 출원 공개 공보 제 2006-14000에 설명된 디-인터리빙 장치 (200) 의 구성을 도시한다. 무선 프레임 버퍼 (211) 는 외부로부터 입력된 무선 프레임을 저장하기 위한 메모리이다 (예를 들어, 디-인터리빙 장치 (200) 의 전 단계에 위치되고 무선 프레임 결합 이전에 디-인터리빙을 수행하는 디-인터리버). 무선 프레임 결합기 (212) 는 TTI 프레임을 형성하기 위해서 무선 프레임 버퍼 (211) 에 저장된 무선 프레임들을 결합하고, 이 형성된 TTI 프레임을 TTI 프레임 버퍼 (213) 로 저장하는 기능부이다. P-비트의 부가는 이번에는 수행되지 않는데, 이것이 지금까지 사용된 디-인터리빙과 상이한 점이다.
디-인터리버 (214) 는 P-비트 정보 테이블 (215) 로부터 디-인터리빙될 TTI 프레임으로 삽입되는 P-비트들의 수를 판독하고 교체 규칙 테이블 (216) 로부터 교체 규칙을 더 판독한 후, TTI 프레임의 각각의 비트에 대한 비트 교체를 수행한다. 교체 후의 TTI 프레임은 디-인터리빙 장치 (200) 의 외부로 출력된다. 특히, 이것은 디-인터리빙된 TTI 프레임을 디코딩하기 위해서 디코딩 블록으로 출력된다.
미심사 일본 특허 출원 공개 공보 제 2006-14000 호에 개시된 기술에서, 무선 프레임 결합 후의 데이터는 TTI 버퍼에 저장된다. 그 후, 디+인터리버 (214) 에 의해 디-인터리빙이 수행된 후, 후속 단계에서 디-레이트 정합 (de-rate matching) 이 수행된다. 미심사 일본 특허 출원 공개 공보 제 2006-14000 호에 개시된 기술은, 이번에는 P-비트를 TTI 프레임 버퍼 (213) 에 부가하지 않음으로써 TTI 프레임 버퍼 (213) 의 용량을 감소시킨다.
그러나, 본 발명자들은 다음 문제점을 발견했다. 3GPP 사양들에 따라서 데이터가 수신된다면, 수신된 데이터는, 송신단에서 수행된 레이트 정합 때문에 디코딩될 데이터를 제외한 데이터를 포함한다. 이와 같이, 송신단에서 수행된 레이트 정합에 상반되는 처리인 디-레이트 정합이 3GPP 사양들의 수신단에서 수행된다. 디-레이트 정합 이전의 데이터는 어쩌면 인코딩 전 최대 비트 수 (모든 TrCH의 합계) 의 6.6배가 된다. 따라서, 이것은 레이트 정합 전인, (인코딩 레이트 = 1/3의 경우) 인코딩 후 데이터가 최대 약 2배가 된다. 상술된 바와 같이 관련 기술의 TTI 프레임 버퍼는 디-레이트 정합 이전의 데이터를 저장할 필요가 있기 때문에, 디코더의 입력으로서 필수 사이즈의 용량이 약 2배를 요구하므로 회로 크기를 증가시킨다.
본 발명의 실시 형태의 제 1 예시적인 양태는 일 프레임의 수신된 데이터를 저장하는 프레임 메모리, 프레임 메모리로부터 수신된 데이터를 판독하고, 송신단에서 상기 수신된 데이터에 대하여 수행된 레이트 정합과 반대 방법으로 디-레이트 정합을 수행함으로써, 인코딩 전 데이터를 생성하는 디-레이트 정합 회로, 인코딩 전 데이터를 저장하는 TTI 메모리를 포함하는 수신 회로이다.
본 발명의 예시적 실시 형태에 따른 수신 회로에서, 디-레이트 정합 회로에 의해 디-레이트 정합이 수행된 후 수신된 데이터가 TTI 메모리에 저장된다. 이 와 같이, TTI 메모리는 후속 디코딩에 사용될 데이터만을 저장한다. 따라서, TTI 메모리는 오직, 디코딩에 사용될 데이터를 저장하기에 충분한 용량을 구비할 것이 요구된다.
본 발명의 실시 형태에 따라서, TTI 메모리의 용량을 감소시켜 디코딩되지 않은 데이터를 저장하는 것이 가능하다.
상기 대표적 양태 및 다른 대표적 양태, 이점, 및 특징들은 첨부된 도면들과 연결하여 일정한 대표적인 실시 형태들인 다음 설명으로부터 더욱 명확해질 것이다.
제 1 내지 제 5 예시적 실시 형태는 당업자에 의해 바람직하게 결합될 수 있다. 이하, 본 발명의 예시적 실시 형태를 도면을 참고로하여 상세하게 설명한다. 다음 예시적 실시 형태에서, 본 발명은 데이터 사이즈 조정 (레이트 정합) 을 수행하는 디코딩 회로에 적용된다.
[제 1 예시적 실시 형태]
도 1은 본 발명의 제 1 예시적 실시 형태에 따른 수신 회로 (100) 를 도시하는 도이다. 다운 채널 (기지국에서 단말기 방향으로의 통신 채널) 에서의 데이터 송신 절차가 이하 예로서 설명된다. 데이터는 전송 채널 (TrCH) 이라 불리는 유닛에서 처리된다. 결국, 전송 채널은 3GPP TS25.212에서 설명된 절차에 따라서 물리 채널 (PhCH) 이라 불리는 채널로 매핑되고, 확산 후 무선 송신 채널로 출력된다. 물리 채널은 전송 채널을 분할함으로써 얻어진 데이터를 포함한다. 물리 채널은 (이하, 어떤 경우에서는 간단하게 프레임 유닛이라 지칭하는) 무선 프레임이라 불리는 유닛에서 처리된다. 물리 채널의 일 프레임 내에 포함된 데이터의 수는 3GPP TS25.212에서 반고정 (semi-fixed) 이다. 반면에, 전송 채널 내 데이터의 수는 임의적이다.
수신 회로 (100) 는 프레임들의 유닛들에서 데이터를 수신하고, 프레임들의 유닛들에서 레이트 정합을 수행한 후, 무선 프레임들을 결합하여 전송 채널을 생성하는데, 이는 디코딩되지 않은 데이터이다. 수신 회로 (100) 는 제 2 디-인터리버 (11), 프레임 메모리 (12), 디-레이트 정합 회로 (13), 제 1 디-인터리버 (14), 무선 프레임 결합기 (15), TTI 메모리 (16), 및 디코더 (17) 를 포함한다.
수신 회로 (100) 에서 수신된 데이터는 제 2 디-인터리빙을 위해 저장되고 수신된 데이터 (IN) 로서 제 2 디-인터리버 (11) 로 입력된다. 제 2 디-인터리버 (11) 은 전용 어드레스 생성기를 이용하여 수신된 데이터 (IN) 를 디-인터리빙한다. 프레임 메모리 (12) 는 일 프레임의 데이터를 저장한다. 디-레이트 정합 회로 (13) 는 제 2 디-인터리버 (11) 에 의해 디-인터리빙된 데이터에 대하여 디-레이트 정합을 수행한다. 디-레이트 정합은 송신단에서 수행된 레이트 정합과 상반되는 처리이다. 레이트 정합은 송신 데이터에 데이터를 부가하거나 송신 데이터로부터 데이터를 삭제하여 송신 데이터의 사이즈를 무선 프레임 유닛과 정합시키는 처리이다. 디-레이트 정합은 이후 상세하게 설명한다. 디-레이트 정합 후의 프레임 데이터는 이후 제 1 디-인터리버 (14) 에 의해 디-인터리빙된다. 제 1 디-인터리버 (14) 에 의해 디-인터리빙된 프레임 데이터는 무선 프레 임 결합기 (15) 에 의해 다른 프레임 데이터와 결합되고 TTI 메모리 (16) 로 저장된다. TTI 메모리 (16) 에서, 일 전송 채널의 데이터는 디코딩 전 데이터로서 저장된다. 디코더 (17) 는 TTI 메모리 (16) 에 저장된 일 전송 채널의 디코딩 전의 데이터를 복구하고, 이것을 디코딩하고 이 디코딩된 데이터를 출력한다.
이 예시적 실시 형태에서, 디-레이트 정합은 TTI 메모리 사이즈를 감소시키기 위하여 데이터를 TTI 메모리 (16) 로 저장하기 전에 수행된다. 디-레이트 정합 후의 데이터가 TTI 메모리 (16) 로 저장되기 때문에, TTI 메모리 (16) 의 사이즈를 감소시키는 것이 가능하다. 이와 같이, 디-레이트 정합은 이 예시적인 실시 형태의 각각의 프레임에 대하여 수행된다.
도 2는 송신단에서의 레이트 정합에 의한 데이터량의 증가와 수신단에서의 디-레이트 정합에 의한 데이터량의 감소를 도시하는 개념도이다. 도 2의 왼쪽 부분에 도시된 바와 같이, 데이터량은 송신단에서의 레이트 정합에 의해 약 2배 까지 증가한다. 반면에, 도 2의 오른쪽 부분에 도시된 바와 같이, 수신단에서의 디-레이트 정합의 결과로서, 레이트-정합에 의해 증가된 데이터가 삭제되어, 데이터량이 약 1/2까지 감소한다. 관련 기술의 TTI 메모리가 입력 데이터 외에도 레이트-정합에 의해 증가된 데이터를 저장할 필요가 있기 때문에, 실제로 디코딩될 데이터의 약 2배의 용량을 가질 것이 요구된다. 그러나, 디코더로 입력될 데이터는 디-레이트 정합 후의 데이터 뿐이다. 수신된 데이터가 TTI 메모리로 저장된 후 디-레이트 정합이 수행된다면, TTI 메모리는 디코딩을 위해 사용되지 않은 불필요한 메모리 사이즈를 갖는데, 이는 TTI 메모리의 용량을 증가시킨다. 이 것을 방지하기 위해서, 예시적인 실시 형태에 따라서, 디-레이트 정합 회로 (13) 에서 디-레이트 정합이 수행되어, TTI 메모리 (16) 로 저장된 데이터는 반복 데이터 통합 등의 결과로서 필수적인 인코딩되지 않은 데이터이다. 특히, 384 kbps 패킷 데이터를 수신하는 경우, 최대 59 kw의 TTI 메모리가 관련 기술에서 요구되더라도, 이 예시적 실시 형태에서 30 kw로 감소된다.
레이트 정합에 대한 입력으로서 전송 채널의 데이터은 송신 데이터로 CRC를 부가하고, 전송 블록 (TrBk) 커플링 및 인코딩 블록 분할을 수행하고, 채널 인코딩을 더 수행한다. 모든 TrBk가 연속적으로 커플링되지 않더라도, 규정된 사이즈를 초과할 때 인코딩 블록들로 분할된다. 인코딩 블록의 사이즈는 채널 인코딩을 위해 사용된 인코딩 방법의 인코딩 레이트에 기초하여 결정된다. 인코딩 레이트의 차로 인한 데이터 사이즈의 차를 아래에 설명한다.
도 3은 1/3의 인코딩 레이트와 1/2의 인코딩 레이트 사이의 데이터 사이즈의 증가를 비교하여 도시하는 도이다. 채널 인코딩에서, 인코딩 방법 및 인코딩 레이트는 전송 채널의 유형에 의해 상이하다. 레이터 정합 후 데이터 사이즈의 최대값을 고려할 때, 인코딩 레이트가 우세하다. 예를 들어, 인코딩 레이트가 1/2이면, 레이트 정합 전의 데이터는 도 3의 왼쪽 부분에 도시된 바와 같이 약 2배이다. 반면에, 인코딩 레이트가 1/3이면, 레이트 정합 전 데이터는 도 3의 오른쪽 부분에 도시된 바와 같이 인코딩 전의 데이터의 약 3배이다. 이와 같이, 레이트 정합 후의 데이터 사이즈는 레이트 정합 전 그것의 약 2배이다. 이것은, 디-레이트 정합 후의 데이터 사이즈가 디-레이트 정합 전의 그것의 1/2인 경우 에 해당하는데, TTI 메모리의 용량이 약 1/2로 감소된다는 것을 의미한다.
이하, 송신단에서 수행된 레이트 정합을 설명한다. 레이트 정합을 아래에 설명하지만, 디-레이트 정합은 수신단에서 수행되는 처리로, 레이트 정합과 상반된다. 물리 채널의 처리 유닛은 무선 프레임이라 지칭되는 유닛이다. 물리 채널의 일 프레임 내의 데이터의 수는 3GPP TS25.212에서 반고정이다. 반면에, 전송 채널의 사이즈는 임의적이므로, 전송 채널은 물리 채널의 일 무선 프레임의 비트들의 수에 필수적으로 대응하지 않는다. 전송 채널에서의 데이터의 수와 무선 프레임에서의 데이터의 수 사이의 차를 제거하기 위해서 레이트 정합이 처리된다. 또한, 비연속적 송신 (DTX) 이라 불리는 데이터의 삽입 등도 수행되고, 이러한 처리와 결합하여 레이트 정합이 수행된다.
레이트 정합을 위해, 전송 채널에서의 데이터의 수와 무선 프레임에서의 데이터의 수 사이의 사이즈의 관계에 의존하는, 데이터 삭제 및 데이터 반복 삽입, 2가지 방법이 있다.
먼저, "전송 채널에서의 데이터의 수 > 무선 프레임에서의 데이터의 수"인 경우에 수행되는 데이터 삭제 (펑처링) 처리를 이하 설명한다. 도 4는 데이터 삭제 처리를 설명하기 위한 도이다. 데이터 삭제 처리 시, 규정된 데이터 인터벌에서 도 4의 윗 부분에 도시된 펑처링 처리 전 N개의 데이터로부터 데이터가 제거되어, 도 4의 아랫 부분에 도시된 펑처링 후의 데이터가 생성된다. 도 4의 예에서, 4 피스의 데이터 (예를 들어, 데이터 d3, d7 등) 마다 제거되어 N개의 데이 터에서 P개의 데이터로 데이터가 감소된다. 이러한 펑처링이 송신단에서 수행된다면, 수신단에서의 디-레이트 정합 시, 데이터가 삭제되는 부분으로의 데이터 삽입이 반복적으로 수행된다.
도 5는 레이트 정합 시 데이터 제거 처리를 도시하는 흐름도이다. 도 5에서, "e"는 데이터 로우 (row) 에서 제거될 데이터의 위치를 나타내는 파라미터이다. "eini"는 파라미터 e의 초기값이고, "eplus"는 파라미터 e에서의 증가량이고, "eminus"는 파라미터 e의 감소량이다. "eini", "eminus", 및 "eplus"는 수신단으로 송신되어 수신단에서 디-레이트 정합을 위해 사용된다. "eini", "eminus", 및 "eplus"는 디-레이트 정합 회로 (13) 에서 처리될 수신 데이터로부터 상이한 경로를 통해 수신단으로 송신된다.
도 5를 참고하면, 데이터 제거 처리 시, 먼저, 파라미터 e가 초기화된다 (S101). 다음으로, 파라미터 e는 "eminus" 만큼 감소된다 (S102). 그러면, 감소된 파라미터 e가 0 이하인지 여부를 결정한다 (S103). 파라미터 e의 값이 단계 S103 에서 0 이하라면 (S103에서 예), 데이터 삭제가 실행된다 (S104). 또한, 파라미터 e가 "eplus"만큼 증가되어 다음 사이클을 위한 파라미터 e를 생성한다 (S105). 그 후, 모든 수신된 데이터에 대하여 데이터 제거가 수행될지에 대한 결정이 결정되고, 처리되지 않은 데이터가 남아있다면, 프로세스는 단계 S102로 리턴한다 (S106에서 아니오). 모든 수신된 데이터에 대한 데이터 제거에 관한 결정이 S106에서 결정된다면, 프로세스는 종료한다 (S106에서 예). 반면에, 파라미터 e의 값이 단계 S103에서 0보다 크다면 (S103에서 아니오), 데이터 제거를 수행하지 않고 프로세스는 S106으로 진행한다.
다음으로, "전송 채널에서의 데이터의 수 < 무선 프레임에서의 데이터의 수"의 경우에 수행되는 데이터 반복 삽입 (repetitive insertion) 처리를 이하 설명한다. 도 6은 레이트 정합에 의해 반복적 삽입 처리가 수행되는 데이터의 예를 도시하는 도이다. 도 7은 레이터 정합 시 데이터 반복 삽입 처리를 도시하는 흐름도이다. 데이터 반복 삽입 처리 시, 삽입 데이터는 도 6 윗부분에 도시된 N개의 데이터 로 반복적으로 삽입되어, 도 6 아랫 부분에 도시된 P개의 데이터가 생성된다. 이 예에서, d2 및 d5는, d0, d1, d2, d2, d3, d4, d5, d5, d6 등과 같이 반복적으로 삽입된다.
도 7을 참고하면, 데이터 반복 삽입 처리 시, 먼저 파라미터 e가 초기화된다 (S201). 다음으로, 파라미터 e는 "emimus"만큼 감소한다 (S202). 그런 다음, 감소 파라미터 e가 0 이하인지 여부가 결정된다 (S203). 파라미터 e의 값이 단계 S203에서 0 이하라면 (S203에서 예), 데이터 삽입이 실행된다 (S204). 또한, 파라미터 e는 "eplus" 만큼 증가되어 다음 사이클을 위한 파라미터 e를 생성하고 (S205), 프로세스는 단계 S203로 리턴한다. 그런 다음, 파라미터 e의 값이 단계 S203에서 다시 수행된 결정의 결과 0보다 크다면 (S203에서 아니오), 프로세스는 단계 S206로 진행한다. 모든 수신된 데이터에 대한 데이터 반복 삽입에 관 한 결정이 S206에서 결정되고, 처리되지 않은 데이터가 남아있다면, 프로세스는 단계 S202로 리턴한다 (S206에서 아니오). 모든 수신된 데이터에 대한 데이터 반복 삽입에 관한 결정이 S206에서 결정된다면, 프로세스는 종료한다 (S206에서 예).
단순함을 위해 일 전송 채널이 물리 채널 내로 매핑되는 경우를 상술하였지만, 일 전송 채널은 복수의 피스들로 분할 될 수도 있고 복수의 무선 프레임들에 의해 송신될 수도 있다. 분할 갯수는 1, 2, 4, 또는 8이다. 또한, 복수의 전송 채널들이 하나의 무선 프레임으로 멀티플렉싱되고 송신될 수도 있다. 하나의 전송 채널이 송신되는 동안의 기간을 TTI (Transmission Time Interval; 송신 시간 구간) 라 지칭된다. 예를 들어서, 전송 채널이 2개의 무선 프레임들에 의해 송신된다면, 전송 채널의 TTI는 2개의 프레임이다.
복수의 전송 채널이 멀티플렉싱되고 무선 프레임으로 매핑되는 경우에서, 각각의 전송 채널의 데이터가 일 프레임의 데이터로 분할되고 멀티플렉싱되는 때의 데이터의 수이다. 그러나, 전송 채널들의 유닛들에서 레이트 정합이 수행된다.
송신 단에서 수행된 레이트 정합 처리가 앞서 설명되었지만, 예시적 실시 형태에 따른 디-레이트 정합 회로 (13) 는 상술된 프로세싱과 상반되는 처리를 수행한다. 특히, 송신 단에서 데이터 삭제가 수행되는 데이터를 수신한다면, 디-레이트 정합 회로 (13) 는 기본 플로우로서 상술된 데이터 제거 처리 플로우에 기초하여 펑처링 데이터를 삭제된 데이터 부분에 기록하기 위한 처리를 수행한다. 펑처링 데이터는 중간값을 갖는다 (예를 들어, 0). 송신단에서의 데이터 삭제 처리 플로우에 다른 디-레이트 정합 회로 (13) 에서 수행된 처리를 이하 수신단 데 이터 삽입 처리라 지칭한다. 반면에, 송신단에서 데이터 반복 삽입이 수행되는 데이터가 수신된다면, 디-레이트 정합 회로 (13) 는 기본 플로우로서 상술된 데이터 반복 삽입 처리 플로우에 기초하여 삽입된 데이터를 제거하기 위한 처리를 수행한다. 이하, 송신단에서의 데이터 반복 삽입 프로세스 플로우에 따른 디-레이트 정합 회로 (13) 에서 수행된 처리를 수신단 데이터 삭제 처리라 지칭한다.
이 예시적 실시 형태에서의 디-레이트 정합 처리가 무선 프레임들의 결합 전에 수행되었기 때문에, 프레임들의 유닛들에서 이것이 처리된다. 이와 같이, 예시적 실시 형탱에 따른 디-레이트 정합 회로 (13) 는 프레임들의 유닛들에서 디-레이트 정합을 수행한다. 따라서, 디-레이트 정합 회로 (13) 에서 수행된 수신단 데이터 삽입 및 수신단 데이터 삭제는 상술된 데이터 삭제 및 데이터 반복 삽입과는 상이한 동작이다. 본 발명의 예시적 실시 형태에서 수행된 디-레이트 정합 회로를 이하 설명한다.
도 8 및 도 9는 예시적 실시 형태에 따른 디-레이트 정합 처리를 도시하는 흐름도이다. 이 예시적 실시 형태에서, 각각의 프레임 상에서 디-레이트 정합을 수행할 때, 디-레이트 정합 회로 (13) 는 처리될 전송 채널의 TTI 내에서 몇 개의 프레임이 처리되었는지 식별할 필요가 있다. 프레임 번호는 그 목적을 위한 수단으로서 이용된다. 프레임 번호는, 디-레이트 정합이 실행되기 전 보다 높은 레벨의 계층으로부터 통보된다. 프레임 번호는 이전 단계에서의 처리 섹션을 통해 통보될 수도 있다.
예시적인 실시 형태에서, 처리될 프레임은 제 1 디-인터리빙의 로우 교환 패 턴을 나타내는 제 1 디-인터리빙 패턴 (예를 들어, cpat(x)) 의 사용으로 식별된다. cpat(x)는 제 1 디-인터리빙의 로우 교환 패턴을 나타내고, 전송 채널의 TTI의 수에 따라서 다음과 같이 열거된다.
(1) TTI=1 프레임; cpat(x)={0}
(2) TTI=2 프레임; cpat(x)={0, 1}
(3) TTI=4 프레임; cpat(x)={0, 2, 1, 3}
(4) TTI=8 프레임; cpat(x)={0, 4, 2, 6, 1, 5, 3, 7}
이 예시적 실시 형태에서, 제 1 디-인터리버 (14) 가 디-레이트 정합 회로 (13) 의 후속 단계에 위치되기 때문에, 제 1 디-인터리버 (14) 에 의해 수행될 디-인터리빙의 시퀀스에 따라서 디-레이트 정합을 수행할 것이 필요하다. 따라서, 이하 설명될 처리 플로우는 cpat(x)의 값에 기초하여 처리될 프레임을 결정하기 위한 플로우를 포함한다. 특히, 프로세스는, 처리될 프레임이 cpat(x) 에서 x로의 프레임의 입력 순서와 처리될 프레임 번호를 나타내는 카운터값 fc를 대체함으로써 얻어진 cpat(fc) 의 값 (이하, 처리 결정 프레임 번호라 지칭한다) 에 기초하여 처리되어야 하는 프레임인지 여부를 결정한다. 예를 들어, TTI 프레임들의 번호가 4이고 카운터 값 fc가 0일 때, 처리 결정 프레임 번호 cpat(fc)는 0이다. 또한, 카운터 값 fc가 1일 때, 처리 결정 프레임 번호 cpat(fc)는 2이다. 처리 결정 프레임 번호에 기초하여, 처리 결정 프레임 번호가 2이고 입력될 프레임의 프레임 번호가 2이면, 예를 들어, 디-레이트 정합이 그 프레임에서 수행된다. 프레임 번호는 전송 채널에서의 프레임의 위치를 나타내는 것이지 프레임의 입력 순서를 나타내는 것이 아니다.
수신단 데이터 삽입 처리를 이하 도 8을 참고로하여 설명한다. 도 8을 참고하면, 수신단 데이터 삽입 처리 시, 처리를 위해 사용될 각각의 파라미터가 먼저 초기화된다 (S301). 특히, 파라미터 e는 eini로 설정되고, 프레임 카운터 fc는 0으로 설정되고, 프레임 메모리 (12) 의 판독 어드레스 rp는 프레임 메모리 (12) 의 판독 개시 어드레스 Ri로 설정되고, TTI 메모리 (16) 의 기록 어드레스 wp는 TTI 메모리 (16) 의 기록 개시 어드래스 Wi로 설정된다.
다음으로, 파라미터 e는 "eminus" 만큼 감소된다 (S302). 그러면, 감소된 파라미터 e가 0 이하인지 여부를 결정한다 (S303). 파라미터 e가 단계 S303에서 0 이라면, 펑처링 데이터는 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S304). 다음 단계 S305에서, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1). 그런 다음, 파라미터 e는 "eplus"만큼 증가한다 (S306).
반면에, 파라미터 e가 단계 S303에서 0보다 크다면 (S303에서 아니오), 처리될 프레임이 현재 처리될 프레임인지 여부를 결정한다 (S308). 특히, cpat(fc) 에 의해 표시된 값과, 처리될 프레임으로 표시된 프레임 번호 fn을 TTI 프레임들의 수 F로 분할함으로서 얻어진 값이 정합하는지 여부를 결정한다. 단계 S308에서 2개의 값이 정합하는 것으로 결정된다면 (S308에서 예), 데이터는 프레임 메모리 (12) 의 판독 어드레스 rp로부터 판독된다 (S309). 그런 다음, 프레임 메모리 (12) 의 판독 어드레스 rp가 업데이트된다 (예를 들어, rp ← rp+1; S310). 또한, 프레임 메모리 (12) 로부터 판독된 데이터는 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S311). 반면에, 단계 S308에서, 2개의 값들이 정합하지 않는다고 판단된다면 (S308에서 아니오), 프로세스는 단계들 (S309 내지 S311) 을 스킵하고 다음 단계로 진행한다. 다음 단계 S312에서, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (wp ← wp+1). 그런 다음, 프레임 카운터 fc가 업데이트된다(S313). 업데이트 시, 현재 카운터 값 fc에 1을 더하고 (fc+1) 을 TTI 프레임들의 수 F로 나눔으로써 얻어진 값이 다음 카운터 값 fc로 설정된다.
단계들 (S306 및 S313) 이후, 상기 처리가 처리될 프레임에 포함된 모든 데이터에 대하여 수행되었다면 (S307에서 예), 프로세스는 종료한다. 그렇지 않은 경우 (S307에서 아니오), 프로세스는 단계 S302로부터 처리를 반복한다.
수신단 데이터 삭제 처리는 도 9A 내지 도 9C를 참고로하여 이하 설명한다. 도 9A 내지 도 9C를 참고하면, 처리를 위해 사용될 각각의 파라미터를 먼저 초기화한다 (S401). 특히, 파라미터 e를 eini로 설정하고, 프레임 카운터 fc를 0으로 설정하고, 프레임 메모리 (12) 의 판독 어드레스 rp를 프레임 메모리 (12) 의 판독 개시 어드레스 Ri로 설정하고, TTI 메모리 (16) 의 기록 어드레스 wp를 TTI 메모리 (16) 의 기록 개시 어드레스 Wi로 설정한다. 또한, 이전의 에러 카운터 상태를 나타내는 eprev를 0으로 설정하고, 반복 데이터 처리 시 TTI 메모리 (16) 에 값이 기록되는 것을 나타내는 플래그 wflag를 0으로 설정한다. 플래그 wflag가 1이면 기록이 수행되고 있음을 나타내고, 플래그 wflag가 0이면 기록이 수행되지 않음을 나타낸다.
다음으로, 파라미터 e는 "eminus"만큼 감소된다 (S402). 그런 다음, 감소 파라미터 e가 0 이하인지 여부를 결정한다 (S403). 파라미터 e가 0 이하라면, 처리될 프레임은 현재 프리될 프레임인지 여부를 더 결정한다 (S404). 이 처리는 상술된 단계 S308의 처리와 대응한다. 단계 S404에서, 2개의 값이 정합한다고 결정된다면(S404에서 예), 데이터 d는 프레임 메모리 (12) 의 판독 어드레스 rp로부터 판독된다 (S405). 그런 다음, 프레임 메모리 (12) 의 판독 어드레스 rp가 업데이트된다 (예를 들어, rp←rp+1)(S406). 그 후, fc=0 및 eprev=0을 만족하는지 여부를 결정한다 (S407). 단계 S407에서, fc=0 및 eprev=0이 만족된다고 결정된다면, 프레임 메모리 (12) 로부터 판독된 데이터 d를 TTI 메모리 (16) 의 어드레스 wp로 기록한다 (S408). 반면에, fc=0 및 eprev=0이 만족되지 않는다고 결정된다면, 이전 프레임까지의 처리에 의해 TTI 메모리 (16) 의 어드레스 wp로 데이터가 기록되었는지 여부를 더 결정한다 (S409). 단계 S409에서, 데이터가 기록되었다고 결정된다면 (S409에서 예), 데이터 g는 TTI 메모리 (16) 의 어드레스 wp로부터 판독되고 프레임 메모리 (12) 로부터 판독된 데이터 d에 부가된다 (d←d+g)(S410). 그런 다음, 데이터 d는 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S411). 반면에, 단계 S409에서, 데이터가 기록되지 않았음을 결정된다 면 (S409에서 아니오), 프로세스는 단계 S408로 진행한다. 단계 S408 또는 단계 S410 이후, 플레그 wflag는 1로 설정된다 (S412).
그 후, 이전 에러 카운터 상태를 나타내는 eprev를 1로 설정한다 (S413). 그런 다음, 카운터 값 fc가 업데이트 된다 (S414). 단계 S414에서의 카운터 값의 업데이팅은 상술된 단계 S313의 처리에 대응한다. 그런 다음, 파라미터 e는 "eplus" 만큼 증가되고 (S415), 프로세스는 단계 S403으로 리턴한다. 반면에, 단계 S404에서, 2개의 값들이 정합하지 않는다고 결정된다면 (S404에서 아니오), 프로세스는 단계 S405 내지 S412를 스킵하고 단계 S413의 처리를 실행하기 위해 진행한다.
반면에, 파라미터 e가 단계 S403에서 0 보다 크다면, 이전 에러 카운터 상태를 나타내는 eprev는 0으로 설정된다 (S416). 그런 다음, 플래그 wflag가 1인지 여부가 결정된다 (S417). 플래그 wflag가 기록이 수행되고 있음을 나타내는 1인 경우, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (wp ← wp+1)(S418). 그 후, 플래그 wflag는 0으로 다시 설정된다 (S419). 반면에, S417에서 플레그 wflag가 0이라고 결정된다면, 프로세스는 단계들 (S418 및 S419) 을 스킵하고 다음 단계로 진행한다. 다음 단계 S420에서, 처리될 프레임이 현재 처리될 프레임인지 여부가 결정된다 (S420). 이 처리는 전술한 단계 S308의 처리에 대응한다. 단계 S420에서, 처리되고 있는 프레임이 처리될 프레임인지 결정된다면 (S420에서 예), 프레임 메모리 (12) 의 어드레스 rp로부터 데이 터 d가 판독된다 (S421). 그런 다음, 프레임 메모리 (12) 의 판독 어드레스 rp가 업데이트된다 (예를 들어, rp ← rp+1)(S422). 그 후, 프레임 메모리 (12) 로부터 판독된 데이터 d가 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S423). 반면, 단계 S420에서, 처리되는 프레임이 처리될 프레임과 상이하다는 것이 결정된다면, 프로세스는 단계 S421에서 단계 S423으로 스킵하고 단계 S424의 처리로 진행한다. 단계 S424에서, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1). 그런 다음, 프레임 카운터 fc가 업데이트된다 (S425). 단계 S425의 카운터 값의 업데이트는 전술한 단계 S313의 처리와 대응한다. 단계 S425 이후, 상기 처리가, 처리되는 프레임에 포함된 모든 데이터에 대하여 수행되었다면 (S426에서 예), 프로세스는 종료한다. 그렇지 않다면 (S426에서 아니오), 프로세스는 단계 S402부터 처리를 반복한다.
이 예시적 실시 형태에 따른 제 1 디-인터리빙 처리를 후술한다. 예시적 실시 형태에 따른 제 1 디-인터리빙 처리는, 디-레이트 정합 동안 처리 프레임 결정 처리에서 처리되는 프레임 번호에 제 1 디-인터리빙의 로우 교환 패턴을 적용함으로써 구현된다. 이것은 도 8의 단계 S308의 타이밍과 도 9의 단계 S404 및 단계 S420의 타이밍에서 실행된다.
이하, 실례로서 레이트 정합 이후의 데이터를 프레임 1 내지 프레임 4로 분할하는 경우를 이용하여 구체예를 설명한다. 레이트 정합 이후의 데이터 d(0,0), d(1,0), d(2,0), d(3,0) 등은 각각 프레임 1, 프레임 2, 프레임 3, 프레임 4 등으로 각각 할당된다. 제 1 디-인터리빙은 예를 들어 프레임 2 및 프레임 3 을 서로 교환함으로써 수행된다. 수신단에서의 디-레이트 정합 시, 프레임들 (1 및 4) 은 프레임들 (1 및 4) 로서 처리되는데, 교환된 프레임 (2) 는 프레임 (3) 으로서 처리되고, 교환된 프레임 (3) 은 프레임 (2) 로서 처리된다.
무선 프레임 조합 처리는, 일련의 처리를 실행한 후 TTI 메모리로 데이터를 기록할 때의 기록 개시 어드레스를 제어함으로써 수행된다. 처리 목표로서 전송 채널에 관하여, TTI 프레임에서 여러 차례 처리가 수행되어 전송 채널의 디-레이트 정합이 완료된다.
전술한 바와 같이, 예시적인 실시 형태에 따른 수신 회로 (100) 는 수신된 데이터를 TTI 메모리 (16) 로 기록하기 전에 수신된 데이터에 대한 디-레이트 정합을 수행한다. 이것에 의해, 데이터가 TTI 메모리 (16) 에 기록되기 전에 송신단에서 수행된 레이트 정합에 의해 부가된 데이터를 제거하는 것이 가능하다. 그러므로, 송신단에서 수행된 레이트 정합으로 인한 데이터의 증가를 감안하지 않고, TTI 메모리 (16) 만이 디코더 (17) 로 입력될 코딩되지 않은 데이터를 저장하기에 충분한 용량을 구비할 필요가 있다. 이와 같이, 본 발명의 예시적인 실시 형태에 따른 수신 회로 (100) 는 관련 기술에 따른 수신 회로와 비교하여 TTI 메모리 (16) 의 용량을 감소시킬 수 있고 이것에 의해 TTI 메모리 (16) 의 회로 면적을 최소화한다.
또한, 예시적 실시 형태에 따른 수신 회로 (100) 는 프레임들의 유닛들에서 디-레이트 정합을 수행한다. 그러나, 제 1 디-인터리버 (14) 가 이 예시적 실시 형태의 디-레이트 정합 회로 (13) 의 다음 단계에 위치되기 때문에, 디-레이트 정합이 프레임 메모리 (12) 에 저장된 데이터에 대하여 간단히 수행된다면, TTI 메모리 (16) 에 저장될 데이터의 시퀀스는 부정확하게 된다. 이점에 비추어, 예시적인 실시 형태에 따른 디-레이트 정합 회로 (13) 는 처리 프레임의 프레임 번호를 식별하고 후속하는 제 2 디-인터리빙에 따라서 순서대로 수신된 데이터의 디-레이트 정합을 수행한다. 특히, 디-레이트 정합 회로 (13) 는, 처리될 프레임이 처리될 프레임의 프레임 번호와 제 1 디-인터리빙의 순서를 나타내는 인터리빙 패턴 cpat(x) 에 기초하여 제 1 디-인터리버 (14) 에 의해 처리될 프레임인지 여부를 결정한다 (단계 S308, S404, 및 S420). 처리될 프레임이 제 1 디-인터리버 (14) 에 의해 처리될 프레임이라고 결정될 때에만, 디-레이트 정합 회로 (13) 는 프레임 메모리 (12) 로부터 판독된 데이터 d를 TTI 메모리 (16) 에 기록한다. 디-레이트 정합 회로 (13) 가 이 방법으로 처리를 수행하기 때문에, 제 1 디-인터리빙을 수행할 제 1 디-인터리버 (14) 는 기존 회로에 대한 어떤 특별한 변경 없이 준비될 수 있다. 이와 같이, 예시적인 실시 형태에 따른 디-레이트 정합 회로 (13) 의 사용은 다른 회로를 재설계할 필요성을 제거하여, 수신 회로 (100) 의 설계 기간을 감소시킨다.
[제 2 예시적 실시 형태]
제 1 예시적 실시 형태에 따른 디-레이트 정합 시의 수신단 데이터 삭제 처리의 다른 예를 본 발명의 제 2 예시적 실시 형태로서 이하 설명한다. 다음 설명에서, 제 1 예시적 실시 형태와 동일한 처리를 도 9A 내지 도 9C에 동일한 참조 부호들로 나타내었고 반복적으로 설명하지 않는다. 제 2 예시적 실시 형태에 서, 임시 저장 레지스터 dtmp는 반복적 데이터 통합 (예를 들어, 도 9A의 단계 S410) 을 위해 사용되고, 앞서 설명된 기본 동작이외에, 이것에 의해 반복 데이터 통합의 처리 시간을 감소시킨다. 이것은, 반복 데이터가 일 프레임에서 여러번 반복될 때 메모리 판독 및 기록의 횟수를 감소시킨다.
도 10A 내지 도 10C는 본 발명의 제 2 예시적 실시 형태에 따른 수신단 데이터 삭제 처리를 도시하는 흐름도이다. 도 10A 내지 도 10C를 참고하면, 단계 S401 내지 S407의 처리가 먼저 수행된다. 그런 다음, 단계 S407에서 fc=0 및 eprev=0의 조건이 만족된다면, 데이터 d가 임시 저장 레지스터 dtmp로 저장된다 (S501). 이와 같이, 제 1 실시 형태의 단계 S408의 TTI 메모리 (16) 에 기록된 데이터 d가 이 예시적 실시 형태의 단계 S501에서 임시 저장 레지스 dtmp로 저장된다.
반면에, 단계 S407에서 fc=0 및 eprev=0의 조건이 만족되지 않는다면, 이전 처리 데이터가 반복 데이터인지 여부가 결정된다 (S504). 단계 S504에서, 이전 데이터가 반복 데이터인지 (S504에서 예) 가 결정된다면, 단계 S405에서 프레임 메모리 (12) 로 부터 판독된 데이터 d는 임시 저장 레지스터 dtmp에 저장된 값에 더해지고, 더해진 결과는 임시 저장 레지스터 dtmp에 저장된다 (S505). 반면에, 단계 S504에서, 이전 데이터가 반복 데이터가 아니라고 결정된다면 (S504에서 아니오), 데이터 g가 TTI 메모리 (16) 의 어드레스 wp로부터 판독된다 (S506). 그런 다음, 단계 S405에서, 데이터 g가 프레임 메모리 (12) 로부터 판독된 데이터 d에 더해지고, 이 더해진 결과가 임시 저장 레지스터 dtmp에 저장된다 (S507).
또한, 단계 S404에서, 처리된 프레임이 처리될 프레임이 아니라고 결정된다면 (S404에서 아니오), 현재 프레임이 헤드 프레임이고 ((fn mod F)=0) 이전 에러 카운터 상태를 나타내는 eprev가 0인지 여부가 결정된다 (S502). 이 조건이 만족된다면 (S502에서 예), 임시 저장 레지스터 dtmp가 초기화되는 0으로 설정된다 (S503). 반면에, 단계 S502에서 조건이 만족되지 않는다면 (S502에서 아니오), 이 처리는 단계 S413로 진행한다. 이 처리는 또한, 단계들 (S501, S503, S505, 및 S507) 이 완료될 때 단계 S413로 진행한다. 단계 S413를 수행한 후, 이 처리는 또한, 단계들 S414 및 S415을 수행하고, 그런 다음 단계 S403로 리턴한다.
상술된 처리는, 단계 S403에서 변수 e가 0 이하인 경우에 수행된다. 반면에, 단계 S403에서 변수 e가 0보다 크다면 (S403에서 아니오), 처리는 단계 S508로 진행한다. 단계 S508에서, 이전 에러 카운터 상태를 나타내는 eprev가 1인지 여부가 결정된다. eprev가 반복 데이터 처리가 수행되는 것을 나타내는 1이라고 결정된다면 (S508에서 예), 임시 저장 레지스터 dtmp에 저장된 값이 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S509). 그런 다음, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1)(S510). 그 후, 이전 에러카운터 상태를 나타내는 eprev가 0으로 업데이트된다 (S511). 그런 다음, 처리는 단계 S420로 진행한다. eprev가 1이 아니라는 것이 단계 S508에서 결정된다면 (S508에서 아니오), 처리는 또한 단계 S420로 진행한다.
단계 S420 이후의 처리는 단계들 S421 내지 S426이고, 상기 처리가 처리될 프레임들에 포함된 모든 데이터에 대하여 수행되었다는 것 (S426에서 예) 이 단계 S426에서 결정된다면, 처리는 종료된다. 상기 처리가 처리될 프레임들에 포함된 모든 데이터에 대하여 수행되지 않았다고 결정된다면 (단계 S426에서 아니오), 처리는 단계 S402로부터 처리를 반복한다.
제 1 예시적 실시 형태에 따른 수신단 데이터 삭제 처리 시, 단계들 S407 내지 S411의 반복적 데이터 통합 시 각각의 사이클에서 TTI 메모리 (16) 에 액세스하는 것은 필수적이다. 반면에, 제 2 예시적 실시 형태에서는, 디-레이트 정합 회로 (13) 는 임시 저장 레지스터 dtmp를 포함한다. 임시 저장 레지스터 dtmp는 반복적 데이터 통합을 위해 서용된 값을 임시적으로 저장한다 (단계 S406, S501, S504 내지 507). 특히, 프레임 메모리 (12) 로부터 판독된 데이터 (d) 와 TTI 메모리 (16) 로부터 판독된 데이터 (g) 를 이용한 통합 결과가 반복적 데이터 통합이 종료할 때까지 임시 저장 레지스터 dtmp에 임시적으로 저장된다. 또한, 임시 저장 레지스터 dtmp에 저장된 값이 반복적 데이터 통합이 종료한 후에 TTI 메모리 (16) 에 기록된다 (S509). 제 2 예시적 실시 형태에 따른 디-레이트 정합 회로 (13) 에 의해, 제 1 예시적 실시 형태에 따른 디-레이트 정합 회로 (13) 와 비교하여 반복적 데이터 통합 시 TTI 메모리 (16) 에 액세스하는 횟수를 감소시킨다. 바꾸어 말하면, 일 프레임에 복수회 반복적 데이터를 삽일할 때 TTI 메모리 (16) 에 관련된 횟수를 감소시키는 것이 가능한다. 따라서, 제 2 예시적 실시 형태에 따른 프로세스 플로우는 복수회 반복적 데이터를 삽입할 때의 처리 횟수를 단축시키고 메모리 판독 및 기록 횟수를 감소시킬 수 있다.
[제 3 예시적 실시 형태]
이하, 제 1 예시적 실시 형태에 따른 디-레이트 정합 시의 수신단 데이터 삽입 처리의 다른 예를 본 발명의 제 3 예시적 실시 형태로서 설명한다. 제 3 예시적 실시 형태에 따른 수신단 데이터 삽입 처리 시, 펑처링 데이터 (puncture data) 가 헤드 프레임에만 기록된다. 도 11은 이러한 수신단 데이터 삭제 처리의 과정을 도시하는 흐름도이다. 제 3 예시적 실시 형태에서 또한, 도 8에 도시된 처리와 동일한 처리를 도 8과 동일한 참조 부호들로 나타내었고 반복적으로 도시하지 않았다.
도 11을 참고하면, 이 예시적 실시 형태에서, 단계 S601는 도 8에 도시된 프로세스 흐름에 삽입된다. 단계 S601는 단계 S303와 단계 S304 사이에서 수행된다. 단계 S601에서, 처리될 프레임이 TTI의 헤드 프레임인지 여부가 결정된다. 이와 같이, 처리 프레임이, 펑처링 데이터가 단계 S304에 기록되기 전의 헤드 프레임인지 여부가 결정된다. 처리될 프레임이 헤드 프레임이라면 (S601에서 예), 프로세스는 S304로 진행하고 펑처링 데이터를 TTI 메모리 (16) 의 어드레스 wp 에 기록한다. 반면에, 처리될 프레임이 헤드 프레임이 아니라면 (S601에서 아니오), 단계 S304의 처리는 수행되지 않는다. 이와 같이, 펑처링 데이터가 TTI 메모리 (16) 에 기록되지 않는다.
전술된 바와 같이, 제 3 예시적 실시 형태에 따른 수신단 데이터 삽입 처리 시, 삭제된 데이터에 대응하는 데이터를 삽입하는 처리 (펑처링 데이터 삽입) 는, 데이터 삭제가 송신단에서 수행될 때의 디-레이트 정합 시 TTI 메모리 (16) 에 기록될 프레임의 헤드 프레임에서만 수행된다. 이것은 TTI 메모리 (16) 에 액스 스할 횟수를 감소시킨다. 디-레이트 정합 회로 (13) 에서 제 3 예시적 실시 형태에 따른 데이터 삭제 처리를 수행함으로써, 수신 회로 (100) 의 전력 소비를 감소시키는 것이 가능하다.
[제 4 예시적 실시 형태]
도 12는 본 발명의 예시적 실시 형태에 따른 수신 회로 (100) 의 블록도를 도시한다. 도 12를 참고하면, 제 4 예시적 실시 형태에 따른 수신 회로 (100) 는 디-레이트 정합 회로 (13) 와 제 1 디-인터리버 (14) 사이의 정규화기 (18) 를 포함한다. 정규화기 (18) 는 디-레이트 정합 시 수행되는 정규화와 관련된 처리를 수행한다. 이와 같이, 정규화기 (18) 는 디-레이트 정합 회로 (13) 로 송신 데이터 및 수신 데이터에 의해 동작한다. 또한, 제 4 예시적 실시 형태에서, 제 1 예시적 실시 형태 내지 제 3 예시적 실시 형태들과 동일한 블록들 및 동일한 처리를 제 1 예시적 실시 형태 내지 제 3 예시적 실시 형태와 동일한 참조 부호들로 나타내었으므로 반복적으로 설명하지 않는다. 제 4 예시적 실시 형태에 따라서, 이 처리가 각각의 프레임 상에서 수행되기 때문에, 정규화 정의 데이터 또는 프레임 내에서 정규화된 값이 프레임 메모리 (12) 에 저장된다. 송신 채널은 복수의 프레임의 데이터로 이루어 질 수도 있고, 이러한 경우, 후속 단계 처리 시 성능 저하 발생을 방지하기 위해서 프레임들 간의 데이터 레벨들을 균등하게 하는 정규화 처리를 수행하는 것이 필수적이다.
비록, 정규화 처리가 제 1 예시적 실시 형태의 기본 구조에도 역시 부가될 수도 있지만, 이하, 제 2 예시적 실시 형태 및 제 3 예시적 실시 형태에 정규화 처 리가 부가되는 경우를 설명한다. 제 4 예시적 실시 형태에 따른 정규화 처리를 아래에 설명한다.
이 예시적 실시 형태에서, 정규화 처리의 설명을 위해 다음과 같이 데이터 포맷이 정의된다:
data = MNT*2-exp;
MNT : 가수 (mantissa); 및
exp : 지수
상기 데이터 포맷에서, 지수값이 증가함에 따라서 데이터의 절대값은 더 작아진다. 제 4 예시적인 실시 형태에 따른 정규화는 각 프레임의 지수 값을 균등하게 하고 이것에 따라서 가수 부분 MNT의 값을 제어함으로써, 프레임들 간의 정규화를 수행한다. 특히, 정규화는 큰 절대 값을 갖는 값인 작은 지수값을 가진 값을 기본으로 하여 정규화가 수행된다. 정규화의 예를 아래에 설명한다.
데이터 d1을 식 (1) 로 나타내고 데이터 d2가 식 (2) 로 나타낸다면, 데이터 d1을 정규화함으로써 얻어진 데이터 d1'은 식 (3) 으로 나타난다. 식 (1) 내지 (3) 에서, x는 지수이고, m은 가수이다.
Figure 112008081691265-PAT00001
상기 데이터는 실례로써 정규화를 설명하기 위해 정의되고, 이 대안적인 예는 다른 데이터 표현 방법에 의한 정규화와 동일한 방법으로 적용될 수도 있다.
도 13A 및 도 13B는 제 4 예시적 실시 형태에 따라서 수신단 데이터 삽입을 수행하는 경우의 정규화 처리 프로세스를 도시하는 흐름도이다. 도 13A 및 도 13B를 참고하면, 정규화와 관련된 처리는 변수 e가 단계 S303에서 0보다 크다고 결정될 때 수행된다 (S303에서 아니오). 또한, 정규화와 관련된 처리로서 단계들 S701 내지 S703이 부가된다. 단계 S701은 단계 S310 및 단계 S311 사이에서 수행된다. 단계 S701에서 처리될 프레임이 TTI의 헤드 프레임인지 여부가 결정된다. 단계 S702는 제 1 정규화 처리를 수행하기 위한 단계이다 (정규화 1). 단계 S702는, 단계 S701에서 처리될 프레임이 TTI의 헤드 프레임이 아니라고 결정될 때 (S701에서 아니오) 수행된다. 단계 S702 이후, 처리는 단계 S312로 진행한다. 반면에, 단계 S701에서, 처리될 프레임이 TTI의 헤드 프레임이라고 단계 S701에서 결정된다면 (S701에서 예), 단계 S311의 처리가 수행된다. 단계 S703은, 단계 S308에서 처리될 프레임이 현재 처리될 프레임이 아니라고 결정될 때 (S308에서 아니오) 수행된다. 단계 S703은 제 2 정규화 처리를 수행하는 단계이다 (정규화 2). 단계 S703 이후, 처리는 단계 S312로 진행한다.
이하, 정규화 1과 정규화 2를 설명한다. 도 14는 정규화의 처리 방법을 도시하는 흐름도이다. 도 14를 참고하면, 정규화 1에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 큰지 여부가 먼저 결정된다 (S801). 단계 S801에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 크다고 결정된다면 (S801에서 예), 프레임 메모리 (12) 로부터 판독된 데이터가 이전 프레임까지의 기준 지수 값으로 정규화된다 (S802). 정규화 이후, 정규화된 데이터가 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S803). 반면에, 단계 S801에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작다고 결정된다면 (S801에서 아니오), 프레임 메모리 (12) 로부터 판독된 값이 어떤 변경없이 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S804).
도 15는 정규화 2의 방법의 처리를 도시하는 흐름도이다. 도 15를 참고하면, 정규화 2에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작은지 여부를 먼저 결정한다 (S901). 단계 S901에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작다고 결정된다면 (S901에서 예), TTI 메모리 (16) 의 어드레스 wp로부터 데이터가 판독된다 (S902). 그런 다음, 판독된 데이터가 현재 프레임의 기준 지수 값으로 정규화된다 (S903). 그 후, 정규화된 데이터가 TTI 메모리의 어드레스 wp에 기록된다 (S904). 반면에, 단계 S901에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값 이상이라고 결정된다면 (S901에서 아니오), 프로세스가 종료한다.
다음으로, 수신단 데이터 삭제 시 정규화 처리를 이하 설명한다. 도 16A 내지 도 16D는 제 4 예시적 실시 형태에 따른 수신단 데이터 삭제를 수행하는 경우의 처리 방법을 도시한다. 도 16A 내지 도 16D의 정규화 처리를 위해 부가된 처리는 도 16B에 도시된 단계들 S1001 내지 S1004와 도 16D에 도시된 단계들 S1005 내지 S1007이다.
단계 S1001는, 단계 S504에서 이전 처리 데이터가 반복적 데이터라는 것이 결정될 때 (S504에서 예) 수행되는 제 3 정규화 처리 (정규화 3) 이다. 정규화 3의 세부 사항은 나중에 설명한다. 정규화 3이 단계 S1001에 수행된 후, 단계 S1002의 처리가 수행된다. 단계 S1002에서, 정규화 이후 프레임 메모리 (12) 로부터 판독된 데이터 d'가 임시 저장 레지스터 dtmp에 저장된다. 단계 S1002의 처리가 수행된 후, 처리가 단계 S413로 진행한다. 반면에, 단계 S504에서, 이전 처리 데이터가 반복적 데이터가 아니라는 것이 결정된다면 (S504에서 아니오), 제 4 정규화 처리 (정규화 4) 가 수행된다 (S1003). 정규화 4의 세부 사항은 나중에 설명한다. 정규화 4는 단계 S506에서 TTI 메모리로부터 데이터 g를 판독한 후에 수행된다. 정규화 4가 수행된 후, 정규화 이후 TTI 메모리 (16) 로부터 판독된 데이터 g'과 정규화 이후 프레임 메모리 (12) 로부터 판독된 데이터 d'이 함께 부가되고, 결과가 임시 저장 레지스터 dtmp에 저장된다 (S1004). 단계 S1004 이후, 처리는 단계 S413으로 진행한다. 단계들 (S1002 및 S1004) 의 처리와 같이, 제 4 예시적 실시 형태에서와 마찬가지로 반복적 데이터 통합을 위해 정규화 데이터가 사용된다.
단계 S1005는 단계 S422와 단계 S423 사이에 수행된다. 단계 S1005에서, 처리될 프레임이 TTI의 헤드 프레임인지 여부가 결정된다. 단계 S1006는 정규화 1을 수행하기 위한 단계이고, 도 14에 도시된 처리가 수행된다. 단계 S1006 는, 단계 S1005에서 처리될 프레임이 TTI의 헤드 프레임이 아니라고 결정될 때 (S1005에서 아니오) 수행된다. 단계 S1006 이후, 처리는 단계 S424로 진행한다. 단계 S1007는, 단계 S420에서 처리될 프레임이 현재 처리될 프레임이 아니라고 결정될 때 (S420에서 아니오) 수행된다. 단계 S1007는 정규화 2를 수행하기 위한 단계이고, 도 15에 도시된 처리가 수행된다. 단계 S1007 이후, 처리는 단계 S424로 진행한다. 단계 S1006에서 수행된 정규화 1 및 단계 S1007에서 수행된 정규화 2는 반복적 데이터가 아닌 데이터 상에서 수행된 정규화 처리이다.
이하, 정규화 3의 처리가 설명된다. 도 17은 정규화 3의 처리를 도시하는 흐름도이다. 도 17을 참고하면, 정규화 3에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 큰지 여부가 먼저 결정된다 (S1101). 단계 S1101에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 크다고 결정된다면 (S1101에서 예), 프레임 메모리 (12) 로부터 판독된 데이터 d가 이전 프레임까지의 기준 지수 값으로 정규화되어 정규화된 데이터 d'을 생성한다 (S1102). 정규화된 데이터 d'는 후속 처리에서 데이터 d로서 다루어진다. 반면에, 단계 S1101에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값 이하라고 결정된다면 (S1101에서 아니오), 프레임 메모리 (12) 로부터 판독된 데이터 d에 대한 정규화는 수행되지 않는다 (S1103).
도 18은 정규화 4의 처리를 도시하는 흐름도이다. 도 18을 참고하면, 정규화 4에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작은지 여부를 먼저 결정한다 (S1201). 단계 S1201에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작다고 결정된다면 (S1201에서 예), TTI 메모리 (16) 로부터 판독된 데이터 g는 현재 프레임의 기준 지수 값으로 정규화되어 정규화된 데이터 g'을 생성한다 (S1202). 이 때에, 프레임 메모리 (12) 로부터 판독된 데이터 d에 대하여 처리가 수행되지 않는다 (S1203). 반면에, 단계 S1201에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값 이상이라면 (S1201에서 아니오), 프레임 메모리 (12) 로부터 판독된 데이터 d는 현재 프레임의 기준 지수 값으로 정규화되어 정규화된 데이터 d'을 생성한다 (S1204). 이 때에, 프레임 메모리 (16) 로부터 판독된 데이터 g에 대하여 처리가 수행되지 않는다 (S1205).
전술한 바와 같이, 제 4 예시적 실시 형태에 따르면, 정규화기 (18) 는 단계 S801, S901, S1101, 및 S1201에서 이전 프레임의 최소 지수 값을 참조함으로써 프레임들의 단위로 디-레이트 정합을 수행하는 경우에서 정규화 처리를 수행한다. 또한, 제 4 예시적 실시 형태에서 디-레이트 정합 회로 (13) 및 정규화기 (18) 는 디-레이트 정합에 이용되는 데이터 각각에 대하여 정규화를 수행한다. 이러한 처리를 수행함으로써, 프레임들 사이의 데이터의 레벨들을 균등하게 하기 위해 정규화를 수행하는 것이 가능하다. 정규화 처리의 실행은 디-레이트 정합 회로 (13) 의 후속 단계와 연결된 회로의 처리 시의 성능 저하를 방지한다.
[제 5 예시적 실시 형태]
이하, TTI 메모리 (16) 가 복수의 메모리 또는 복수의 뱅크로 이루어진 구성 을 본 발명의 제 5 실시 형태로서 설명한다. 이러한 구성을 구비한 TTI 메모리 (16) 로, 예를 들어, 2개의 데이터를 동시에 기록 또는 판독하는 것이 가능하다. 이하, TTI 메모리 (16) 가 복수의 뱅크로 이루어진는 경우에 대하여, 제 5 예시적 실시 형태에 따른 디-레이트 정합을 설명한다. 제 5 예시적 실시 형태에서, 제 4 예시적 실시 형태의 디-레이트 정합은 복수의 뱅크를 포함하는 TTI 메모리 (16) 상에서 수행된다. 이와 같이, 제 5 예시적 실시 형태의 디-레이트 정합의 프로세스 흐름은 TTI 메모리 (16) 의 구성에 따라서 제 4 예시적 실시 형태의 그것과는 상이하다. 다음 설명에서, 제 1 예시적 실시 형태 내지 제 4 예시적 실시 형태의 프로세스와 동일한 프로세서를 이용한 흐름은 동일한 참조 부호들로 표시되므로 반복하여 설명하지 않는다.
도 19A 및 도 19B는 본 발명의 제 5 예시적 실시 형태에 따라서 수신단 데이터 삽입의 방법을 도시하는 흐름도이다. 도 19A 및 도 19B를 참고하면, 앞에 설명한 예시적 실시 형태들과는 상이한 단계 S1301 내지 S1306이 제 5 예시적 실시 형태에서 수행된다.
단계 S1301는 파라미터들의 초기화 (S301) 가 완료된 후에 수행된다. 단계 S1301에서, 데이터가 이전 처리의 TTI 메모리 (16) 로부터 판독되었는지 여부를 결정한다. 단계 S1301에서, 이전 처리에서 데이터가 TTI 메모리 (16) 로부터 판독되었는지 결정된다면 (S1301에서 예), 제 5 정규화 처리 (정규화 5) 가 수행된다 (S1302). 정규화 5가 종료한 이후, 단계 S302에서 변수 e는 eminus만큼 감소 한다. 정규화 5는 이전에 처리된 프레임의 데이터와 현재 프레임의 데이터의 사이즈에 따라서 TTI 메모리 (16) 에 저장된 데이터를 정규화한다. 이하, 정규화 5의 세부 사항을 설명한다. 반면에, 단계 S1301에서, 데이터가 앞의 처리에서 TTI 메모리 (16) 로부터 판독되지 않았다고 결정된다면 (S1301에서 아니오), 처리는 정규화 5를 수행하지 않고 단계 S302로 진행한다.
단계 S308에서 처리될 프레임이 현재 처리될 프레임이 아니라고 결정될 때 (단계 S308에서 아니오) 단계 S1303을 수행한다. 단계 S1303에서, 이전 프레임까지의 처리 데이터가 TTI 메모리 (16) 의 어드레스 wp에 기록되는지 여부를 결정한다. 단계 S1303 에서, 이전 프레임까지의 처리 데이터가 TTI 메모리 (16) 의 어드레스 wp에 기록되었다고 결정된다면 (S1303에서 예), 단계 S1304가 수행된다. 단계 S1304에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작은지 여부가 결정된다. 단계 S1304에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작다고 결정된다면 (S1304에서 예), 진행은 단계 S1305로 진행한다. 단계 S1305에서, 데이터 g는 TTI 메모리 (16) 의 어드레스 wp로부터 판독된다. 단계 S1305 이후, 처리는 단계 S313로 진행한다. 반면에, 단계 S1303에서, 이전 프레임가지의 처리 데이터가 TTI 메모리의 어드레스 wp에 기록되지 않았다고 결정된다면 (S1303에서 아니오), 그리고 단계 S1304 에서 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값이상이라고 결정된다면 (S1304에서 아니오), 처리는 단계 S1306를 실행한다. 단계 S1306에서, TTI 메모리 (16)의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1). 단계 S1306 이후, 처리는 단계 S313으로 진행한다.
도 20은 정규화 5의 프로세스를 도시하는 흐름도이다. 도 20을 참고하면, 정규화 5에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 큰지 여부가 결정된다 (S1401). 단계 S1401에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 크다면 (S1401에서 예), 처리는 단계 S1402로 진행한다. 단계 S1402에서, TTI 메모리 (16) 로부터 판독된 데이터 g는 이전 프레임까지의 기준 지수 값으로 정규화되어 정규화된 데이터 g'을 생성한다. 그런 다음, 정규화된 데이터 g'이 TTI 메모리 (16) 의 어드레스 wp에 기록된다 (S1404). 반면에, 단계 S1401에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값 이하라면 (단계 S1401에서 아니오), 처리는 단계 S1402의 처리를 수행하지 않고 단계 S1404로 진행한다. 단계 S1404가 단계 S1403 후에 실행된다면, TTI 메모리 (16) 에 기록될 데이터는 정규화되지 않은 데이터 g이다. 그런 다음, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1)(S1405).
상술된 바와 같이, 제 5 예시적 실시 형태에 따른 수신단 데이터 삽입 처리 시, 이전 처리된 프레임의 데이터와 프레임 데이터 상에서 처리를 수행하기 전 현재 프레임의 데이터의 사이즈에 따라서 TTI 메모리 (16) 에 저장된 데이터에 대하여 정규화가 수행된다 (S1301, S1302). 액세스될 TTI 메모리 (16) 의 어드레스 는, 정규화 1에서 수행된 현재 프레임의 데이터에 대한 정규화와 정규화 5에서 수행된 TTI 메모리 (16) 내 데이터에 대한 정규화 간에 상이하다. 이것에 의해, 제 5 예시적 실시 형태에 따라서 정규화 1과 정규화 5의 TTI 메모리 (16) 를 동시에 액세스하는 것이 가능하다. 또한, 제 5 예시적 실시 형태에 다른 수신단 데이터 삭제는 제 4 예시적 실시 형태에 다른 정규화 대신 단계 S1303 내지 단계 S1306을 포함한다. 이들 단계들 사이에서, 단계 S1305에서 TTI 메모리 (16) 로부터 판독된 데이터 g는 정규화 5에 의해 TTI 메모리 (16) 에 다시 기록된다. 이와 같이, 단계 S1305에서 판독된 데이터 g는 또한 정규화 1에 의해 TTI 메모리 (16) 에 액세스할 때와 동일한 시각에 TTI 메모리 (16) 로 다시 기록될 수 있다. 제 5 예시적 실시 형태에 따른 수신단 데이터 삽입 처리는 일 사이클에서 동시에 정규화 1과 정규화 5가 이루어지는 TTI 메모리 (16) 에 대한 액세스를 수행하기 때문에, 레이트 정합과 정규화의 속도를 증가시키는 것이 가능하다.
도 21A 내지 도 21D는 본 발명의 제 5 예시적 실시 형태에 따른 수신단 데이터 삭제 처리 방법을 도시하는 흐름도이다. 도 21A 내지 도 21D를 참고하면, 앞서 설명된 예시적 실시 형태와 상이한 단계 S1501 내지 S1509는 제 5 예시적 실시 형태에서 수행된다.
단계 S1501는 파라미터들의 초기화가 완료된 후에 수행된다 (S401). 단계 S1501에서, 데이터가 이전 처리에서 TTI 메모리 (16) 로부터 판독되었는지 여부가 결정된다. 단계 S1501에서, 앞의 처리에서 TTI 메모리 (16) 로부터 데이터가 판독되었다면 (S1501에서 예), 정규화 5가 수행된다 (S1502). 정규화 5가 종료한 후, 변수 e가 단계 S402에서 eminus 만큼 감소한다. 정규화 5는 상술된 정규화 5와 동일한 처리이다. 따라서, 정규화 5는 반복적으로 설명하지 않는다. 반면에, 단계 S1501에서 데이터가 앞의 처리에서 TTI 메모리 (16) 로부터 판독되지 않았다고 결정된다면 (S1501에서 아니오), 처리는 정규화 5를 수행하지 않고 단계 S402로 진행한다.
단계 S1503는 단계 S502를 대신하는 단계이다. 단계 S1503에서, 현재 처리 프레임의 프레임 번호가 0이고, 제 1 디-인터리빙 패턴 cpat(fc) 의 처리 목표 프레임 번호가 0이고, 이전 에러 카운터 상태를 나타내는 eprev가 0인지 여부가 결정된다. 단계 S1503의 조건들이 만족된다면 (S1503에서 예), 단계 S1504가 수행된다. 단계 S1504는, 임시 저장 레지스터 dtmp를 0으로 초기화하는 단계 S503의 처리에 대응한다. 반면에, 단계 S1503의 조건이 만족되지 않는다면 (S1503에서 아니오), 단계 S1505가 수행된다. 단계 S1505에서, 데이터 g가 TTI 메모리 (16) 의 어드레스 wp로부터 판독된다. 이 판독에 의해, 정규화 4 전에 수행되는 TTI 메모리 (16) 에 액스세 할 필요성 (S506) 이 제거될 수 있다.
단계 S420에서, 처리될 프레임이 현재 처리될 프레임이 아니라고 결정된다면 (S420에서 아니오) 단계 S1506이 수행된다. 단계 S1506에서, 이전 프레임까지의 처리 데이터가 TTI 메모리 (16) 의 어드레스 wp에 기록되었는지 여부가 결정된다. 단계 S1506에서, 이전 프레임까지의 처리 데이터가 TTI 메모리 (16) 의 어드레스 wp에 기록되다고 결정된다면 (S1506에서 예), 단계 S1507이 수행된다. 단계 S1507에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작은지 여부가 결정된다. 단계 S1507에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값보다 작다고 결정된다면 (S1507에서 예), 처리는 단계 S1508로 진행한다. 단계 S1508에서, 데이터 g는 TTI 메모리 (16) 의 어드레스 wp로부터 판독된다. 단계 S1508 이후, 프로세스는 단계 S425로 진행한다. 반면에, 단계 S1506에서, 이전 프레임까지의 처리 데이터가 TTI 메모리 (16) 의 어드레스에 기록되지 않았다고 결정된다면 (S1506에서 아니오), 그리고 단계 S1507에서, 현재 프레임의 데이터의 최소 지수 값이 이전 프레임까지의 데이터의 최소 지수 값 이상이라고 결정된다면 (S1507에서 아니오), 프로세스는 단계 S1509를 실행한다. 단계 S1509에서, TTI 메모리 (16) 의 기록 어드레스 wp가 업데이트된다 (예를 들어, wp ← wp+1). 단계 S1509 이후, 처리는 단계 S425로 진행한다.
상술된 바와 같이, 수신단 데이터 삭제 처리는 또한 정규화 5 (S1501, S1502) 와, 정규화 5 (S1301, S1302) 에 대응하는 단계들 (S1506 내지 S1509) 과, 수신단 데이터 삽입 처리의 단계 S1303 내지 S1306을 포함한다. 따라서, 수신단 데이터 삭제 처리와 마찬가지로 정규화 1과 정규화 5에서 동시에 TTI 메모리 (16) 에 액세스하는 것이 가능하다. 또한, 수신단 데이터 삭제 처리 시 단계 S1503 내지 S1505로, TTI 메모리 (16) 에 액세스하는 횟수를 감소시키는 것이 가능하다.
일반 메모리 (예를 들어, 싱글 포트 메모리) 가 TTI 메모리 (16) 로서 사용 되는 경우, TTI 메모리에 저장된 정규화 목표 데이터에 대한 2회의 액세스는 디-레이트 정합의 일 데이터 처리 시에 발생한다. 또한, 프레임 메모리로부터 판독된 데이터의 기록 또한 발생할 수도 있다. 따라서, 일 데이터 처리를 위해 요구된 시간은 2개의 사이클이거나 더 길 수 있다. 이것은, 싱글 포트 메모리를 TTI 메모리로서 사용하는 경우 처리 시간과 전력 소모를 증가시킨다. 동시에 액세스 가능한 듀얼 포트 메모리의 사용이 동시 액세스를 가능하게 하더라도, LSI 영역을 증가시킨다.
이점에 비추어, TTI 메모리는 제 5 예시적 실시 형태에 따른 복수의 뱅크들로 구성된다. 이것은, TTI 메모리로부터의/로의 데이터의 판독 및 기록과 프레임 메모리로부터 판독된 데이터의 기록 중의 충돌들을 제거함으로써, 하나의 사이클에서 하나의 데이터 처리의 수행을 가능하게 한다.
상술된 바와 같이, TTI 메모리 (16) 가 제 5 예시적 실시 형태에 따른 복수의 뱅크를 포함하기 때문에, TTI 메모리 (16) 의 상이한 어드레스에 대한 복수의 데이터의 기록 및 판독이 가능하다. 또한, TTI 메모리 (16) 의 이러한 구성에서, 상술된 프로세스 흐름에서 도시된 타이밍들에 따른 디-레이트 정합 동안 TTI 메모리 (16) 에 액세스함으로써, TTI 메모리 (16) 에 액세스하는 횟수를 감소시킬 수 있다. TTI 메모리 (16) 에 액세스하는 횟수의 감소는 처리 속도를 증가시키고 전력 소모를 감소시킨다.
본 발명이 수개의 예시적인 실시형태들들의 견지에서 설명되었지만, 본 발명이 첨부된 청구의 범위의 범위 및 사상 내의 다양한 변형물로 실시될 수 있고, 본 발명이 상술된 예들에 한정되지 않음을 당업자는 인식할 것이다.
또한, 청구의 범위의 범위는 상술된 예시적인 실시형태들에 의해 한정되지 않는다.
또한, 출원인의 의도는, 이후 진행 중에 보정되는 경우에도, 모든 청구의 범위 요소의 균등물을 포함하는 것임을 주의한다.
예를 들어, 디-레이트 정합 회로 (13) 는, TTI 메모리 (16) 의 전단계에 위치하는 한, 제 1 디-인터리버 (14) 의 후속 단계에 있을 수도 있다. 하드웨어 구성이 상술된 예시적인 실시형태들에 대하여 설명되었지만, 이것으로 제한되지 않으며, CPU (Central Processing Unit) 로 하여금 컴퓨터 프로그램을 실행하게 하는 임의의 처리가 구현될 수도 있다. 이러한 경우, 컴퓨터 프로그램은 기록 매체에 기록되거나 인터넷과 같은 전송 매체를 통해 전송됨으로써 제공될 수도 있다.
도 1은 본 발명의 제 1 예시적 실시 형태에 따른 수신 회로의 블록도.
도 2는 송신단에서의 레이트 정합에 의해 증가하는 데이터의 양과 수신단에서의 디-레이트 정합에 의해 감소하는 데이터량 사이의 관계를 도시하는 도.
도 3은 1/3의 인코딩 레이트와 1/2의 인코딩레이트 사이의 데이터 사이즈의 증가를 비교하여 도시하는 도.
도 4는 송신단에서의 레이트 정합에 의한 데이터 삭제 처리의 예를 도시하는 도.
도 5는 송신단에서의 레이트 정합 시 데이터 삭제 처리를 도시하는 흐름도.
도 6은 송신단에서의 레이트 정합에 의한 데이터 반복 삽입 처리의 예를 도시하는 도.
도 7은 송신단에서의 레이트 정합 시 데이터 반복 삽입 처리를 도시하는 흐름도.
도 8은 본 발명의 제 1 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 9A는 본 발명의 제 1 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 9B는 또한, 본 발명의 제 1 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 9C는 또한, 본 발명의 제 1 예시적 실시 형태에 따른 디-레이트 정합 회 로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 10A는 본 발명의 제 2 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 10B는 또한, 본 발명의 제 2 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 10C는 또한, 본 발명의 제 2 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 11은 본 발명의 제 3 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 12는 본 발명의 제 4 예시적 실시 형태에 따른 수신 회로의 블록도.
도 13A는 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 13B는 또한, 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 14는 본 발명의 제 4 예시적 실시 형태에 따른 정규화 1의 처리를 도시하를 흐름도.
도 15는 본 발명의 제 4 예시적 실시 형태에 따른 정규화 2의 처리를 도시하는 흐름도.
도 16A는 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 16B는 또한, 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 16C는 또한, 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 16D는 또한, 본 발명의 제 4 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 17은 본 발명의 제 4 예시적 실시 형태에 따른 정규화 3의 처리를 도시하는 흐름도.
도 18은 본 발명의 제 4 예시적 실시 형태에 따른 정규화 4의 처리를 도시하는 흐름도.
도 19A는 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 19B는 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삽입 처리를 도시하는 흐름도.
도 20은 본 발명의 제 5 예시적 실시 형태에 따른 정규화 5의 처리를 도시하는 흐름도.
도 21A는 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 21B는 또한, 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 21C는 또한, 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 21D는 또한, 본 발명의 제 5 예시적 실시 형태에 따른 디-레이트 정합 회로에서 수행된 수신단 데이터 삭제 처리를 도시하는 흐름도.
도 22는 미심사 일본 특허 출원 공개 공보 제 2006-14000 호에 개시된 디-인터리빙 디바이스 (200) 의 구성을 도시하는 도.

Claims (8)

  1. 일 프레임의 수신된 데이터를 저장하는 프레임 메모리;
    상기 프레임 메모리로부터 상기 수신된 데이터를 판독하고, 송신단에서 상기 수신된 데이터에 대하여 수행된 레이트 정합과 반대 방법으로 디-레이트 정합을 수행함으로써, 인코딩 전 데이터를 생성하는 디-레이트 정합 회로; 및
    상기 인코딩 전 데이터를 저장하는 TTI 메모리를 포함하는, 수신 회로.
  2. 제 1 항에 있어서,
    상기 디-레이트 정합 회로와 상기 TTI 메모리 사이에 배치되어, 로우 (row) 교환 패턴을 나타내는 제 1 디-인터리빙 패턴에 따라서 상기 TTI 메모리내에 데이터를 저장하는 제 1 디-인터리버를 더 포함하고,
    상기 디-레이트 정합 회로는 상기 제 1 디-인터리빙 패턴과 처리될 데이터의 프레임 번호에 기초하여 상기 처리될 데이터에 대하여 상기 디-레이트 정합을 수행할지 여부를 결정하는, 수신 회로.
  3. 제 1 항에 있어서,
    상기 디-레이트 정합 회로는, 상기 송신단에서 데이터 반복 삽입 처리가 수행된 상기 수신된 데이터를 수신할 때 상기 수신된 데이터로부터 반복 데이터를 삭제하는 수신단 데이터 삭제 처리의 반복 데이터 통합 결과를 저장하는 임시 저장 레지스터를 포함하는, 수신 회로.
  4. 제 1 항에 있어서,
    상기 송신단에서 데이터 삭제 처리가 수행된 상기 수신된 데이터를 수신할 때, 상기 디-레이트 정합 회로는 상기 데이터 삭제 처리에 의해 삭제된 데이터에 대한 컴플리먼트 (complement) 로서 TTI 헤드 프레임에만 펑처링 데이터를 삽입하는, 수신 회로.
  5. 제 1 항에 있어서,
    상기 디-레이트 정합 회로의 후속 단계에 배치되어, 프레임들 사이의 상기 수신된 데이터에 포함된 데이터를 정규화하는 정규화기를 더 포함하는, 수신 회로.
  6. 제 1 항에 있어서,
    상기 TTI 메모리는 동시에 액세스 가능한 복수의 뱅크 또는 복수의 메모리를 포함하는, 수신 회로.
  7. 제 1 항에 있어서,
    상기 디-레이트 정합 회로에서 출력된 데이터를 순차적으로 결합함으로써 TTI 프레임을 형성하고 상기 TTI 프레임을 상기 인코딩 전 데이터로서 상기 TTI 메모리내에 저장하는 무선 프레임 결합기를 더 포함하는, 수신 회로.
  8. 제 1 항에 있어서,
    상기 TTI 메모리에 저장된 상기 인코딩 전 데이터를 디코딩하는 디코더를 더 포함하는, 수신 회로.
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