KR20040055104A - 전송 채널 멀티플랙싱 방법 및 장치 - Google Patents

전송 채널 멀티플랙싱 방법 및 장치 Download PDF

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KR20040055104A KR1020020081714A KR20020081714A KR20040055104A KR 20040055104 A KR20040055104 A KR 20040055104A KR 1020020081714 A KR1020020081714 A KR 1020020081714A KR 20020081714 A KR20020081714 A KR 20020081714A KR 20040055104 A KR20040055104 A KR 20040055104A
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Abstract

본 발명은 전송 채널 멀티플랙싱 방법 및 장치에 관한 것으로, 입력되는 TTI(Transmission Time Interval) 데이터별로 내부 메모리에 저장될 단위 TTI 데이터의 수를 할당하여 저장하는 단계와, 상기 저장된 단위 TTI 데이터를 처리하는 단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 내부 메모리를 모두 채우도록 단위 TTI 데이터를 복수개씩 수신하여 처리하므로 내부 메모리의 활용율을 극대화시킬 수 있는 효과가 있다.

Description

전송 채널 멀티플랙싱 방법 및 장치{Transport Channel Multiplexing Method and Structure}
본 발명은 무선 접근 망에 관한 것으로 특히, 내부 메모리의 사용 효율을 향상시키기에 적합한 전송 채널 멀티플랙싱 방법 및 장치에 관한 것이다.
MAC(Medium Access Control) 및/또는 상위 레이어들(Layers)로부터/로의 데이터 스트림(Data Stream)은 무선 전송 링크를 통한 전송 서비스를 제공하기 위하여 인코드화(Encoded)/디코디화(Decoded)된다. 채널 코딩 구조는 에러 검출(Error Detecting), 에러 정정(Error Correct), 레이트 매칭(Rate Matching), 인터리빙(Interleaving) 그리고, 전송 채널들의 물리적 채널들로의 맵핑/물리적 채널들로부터 전송 채널 분할의 조합이다.
본 발명은 3GPP TS 25.212 Version 4.2.0(2001. 9), CDMA(Code Division Multiple Access) 기술을 사용하는 비동기 시스템의 데이터 전송을 위한 업링크(Up-link) 및 다운링크(Down-link)의 "트랜스포트 채널 멀티플랙싱 구조(Transport Channel Multiplexing Structure)"를 배경으로 하고 있다.
다음에 본 발명의 배경이 되는 3GPP TS 25. 212 V 4.2.0의 내용을 첨부된 도면을 참조하여 살펴본다.
도 1은 종래의 업링크용 트랜스포트 채널 멀티플랙싱 구조를 나타낸 도면으로, 도면 부호 101로 표시된 블록은 여러 개의 트랜스포트 블록(TrBk)들로 이루어진 TTI(Transmission Time Interval) 단위의 전송 데이터를 수신하여 업링크 트랜스포트 채널(Uplink Transport Channel : 이하, Uplink TrCH라 한다)을 생성한다. 이와 유사하게, 도면 부호 102로 표시된 블록도 하나의 Uplink TrCH를 생성하며, 도면에는 도시하지 않았지만 상기 101, 102 블록과 동일한 기능 블록들이 복수 개 존재한다.
상기 101 또는 102는 CRC(Cyclic Redundancy Check Code) 첨가부(11), 전송 블록 연결/코드 블록 분할(TrBk Concatenation/Code Block Segment)부(12), 채널 코딩(Channel Coding)부(13), 라디오 프레임 등화(Radio Frame Equalization)부(14), 제 1 인터리빙(1stInterleaving)부(15), 라디오 프레임 분할(Radio Frame Segmentation)부(16), 레이트 매칭(Rate Matching)부(17)로 구성된다.
상위 레이어로부터 수신되는 여러 개의 트랜스포트 블록(TrBk)들로 구성된 TTI 단위의 전송 데이터는 상기 CRC 첨가부(11)로 입력되는데, CRC 첨가부(11)는 자신의 내부 메모리(Internal Memory)에 상기 TTI 단위의 전송 데이터를 라이트(Write)한다. 상기 TTI로는 10ms, 20ms, 40ms, 80ms가 가능하다.
CRC 첨가부(11)의 내부 메모리 구조는 도 3에 도시된 바와 같으며, 최대 TTI인 80ms의 데이터를 라이트(Write)할 수 있도록 10ms 단위의 데이터 뱅크(10msData Bank) 8개로 구성되어 있다.
TTI 단위의 전송 데이터 라이트(Write)가 완료되면, CRC 첨가부(11)는 에러를 검출하기 위하여 수신한 데이터에 CRC(Cyclic Redundancy Check Code) 비트를 첨가한다.
이때 첨가되는 CRC 비트 수는 상위 레이어로부터 수신되는 전송 데이터의 특성에 따라서 미리 정의되어 있는데, 24, 16, 12, 8, 0 비트가 가능하다.
상기 전송 블록 연결/코드 블록 분할부(12)는 상기 CRC 첨가부(11)에서 출력되는 연속적인 트랜스포트 블록(TrBk)들을 하나의 비트열로 연결한 후 정해진 코드 블록 단위로 분할한다.
그리고, 상기 채널 코딩부(13)는 채널을 통한 데이터 전송시에 전송 데이터가 채널 에러에 강인한 성질을 갖도록 채널 코딩을 수행하는 블록으로, 전송 채널의 종류에 따라서 컨벌루셔널 코딩(Convolutional Coding), 터보 코딩(Turbo Coding), 노-코딩(No Coding)을 실시한다.
상기 라디오 프레임 등화부(14)는 상기 채널 코딩부(13)에서 코딩된 비트열을 수신하여 라디오 프레임(Radio Frame) 단위(10ms)로 출력한다.
그리고, 상기 제 1 인터리빙부(15)에서는 상기 라디오 프레임 등화부(14)의 출력을 수신하여 자신의 내부 메모리에 라이트(Write)한다.
제 1 인터리빙부(15)의 내부 메모리 구조는 도 4에 도시된 바와 같이 매트릭스 형태이며, 최대 TTI(80ms)의 데이터를 저장할 수 있도록 10ms 단위의 칼럼 8개로 구성된다.
이러한 제 1 인터리빙부(15)로의 데이터 라이트는 매트릭스 엘리먼트(Matrix Element), xi, k의 K값에 따라 순차적으로 진행한다. 즉, 첫 번째 로우에 xi,1부터 xi, c1까지 데이터를 라이트한 후에 첫 번째 로우에 데이터 라이트가 완료되면, 두 번째 로우에 순차적으로 데이터를 라이트하며 이러한 방식으로 TTI 단위의 전송 데이터를 모두 라이트한다.
도 6a 내지 도 6d는 TTI값에 따라 제 1 인터리빙부(15)에 라이트된 데이터 구조도로, TTI가 80ms인 경우에는 칼럼 0에서 7까지의 모든 칼럼에 데이터가 라이트되고, TTI가 40ms인 경우에는 칼럼 0에서 3까지에, TTI가 20ms인 경우에는 칼럼 0에서 1까지에, TTI가 10ms인 경우에는 칼럼 0에 데이터가 라이트된다.
TTI 단위의 데이터 라이트를 완료한 후에는 데이터 교환(Data Permutation)을 위한 인터리빙(Interleaving)을 수행해야 하는데, 가능한 인터리빙의 단위는 TTI와 동일하게 10ms, 20ms, 40ms, 80ms이다.
인터리빙 과정은 상기 제 1 인터리빙부(15)에 라이트된 데이터를 다음 표 1과 같은 내부 칼럼 교환(Inter-Column Permutation) 패턴에 따라 리드(Read)함으로써 이루어진다.
TTI Numbers of C1 Inter-Column Permutation Patterns<P1C1(0), P1C1(1), …, P1C1(C1-1)>
10ms 1 <0>
20ms 2 <0, 1>
40ms 4 <0, 2, 1, 3>
80ms 8 <1, 4, 2, 6, 1, 5, 3, 7>
표 1에 따르면, 내부 칼럼 교환 패턴은 TTI값에 따라서 상이하며, 인터리빙은 TTI 단위로 이루어짐을 알 수 있다.
TTI 단위로 인터리빙된 데이터는 상기 라디오 프레임 분할부(16)에서 10ms 단위로 나누어지게 되고, 상기 레이트 매칭부(17)는 상기 라디오 프레임 분할부(16)에서 나누어진 비트열을 펑처링(Puncturing) 또는 리피티션(Repetition)을 수행하여 하나의 라디오 프레임 사이즈에 일치하는 비트열을 출력하여 하나의 TrCH를 만들어 출력한다.
그리고, 매 10ms마다 각 TrCH로부터 출력되는 하나의 라디오 프레임은 전송 채널 멀티플랙싱부(103)에 입력되는데, 상기 전송 채널 멀티플랙싱부(103)는 입력되는 라디오 프레임들을 연속적으로 승산하여 코드화 혼합 전송 채널(Coded Composite Transport Channel : 이하, CCTrCH라 한다)을 생성한다. 물리 채널 분할부(104)는 상기 CCTrCH를 수신하여 물리 채널의 숫자로 나누어 제 2 인터리빙부(105)에 전송한다. 이어, 제 2 인터리빙부(106)와 물리 채널 맵핑부(107)를 통해 물리 채널들(PhCH#1, PhCH#2,…)이 출력되게 된다.
도 2는 다운링크의 트랜스포트 채널 멀티플랙싱 구조를 나타낸 도면인데, 도 2에 도시된 블록들은 동일 명으로 표기된 도 1의 블록들과 동일 기능을 갖는다.
단지 도 2의 다운링크 경우에는 업링크와 데이터 프로세싱의 순서가 다르며 제 1, 2 DTX 삽입 지시부(25)(204)가 추가되나 이러한 차이점들이 본 발명의 내용과는 무관하므로 상세한 설명은 생략한다.
이어, 종래 기술에 따른 전송 채널 멀티플랙싱 방법을 도 2에 도시된 다운링크의 트랜스포트 채널 멀티플랙싱 구조를 이용하여 설명한다.
이해를 돕기 위하여 방송(Broadcasting) 채널용 파라미터들(Parameters for BCH)을 다음 표 2의 예시 값으로 설정하였다.
Parameters for BCH Value
전송 블록 사이즈 246[Bits]
CRC 16[Bits]
Cording Convolutional Coding(Coding rate=1/2)
TTI 20[ms]
코드수 1개
SF 256
도 5는 종래의 전송 채널 멀티플랙싱 방법에 따른 데이터 상태도로, 다운링크의 방송 채널(Broadcast Channel :이하, BCH라 한다)을 위한 TrCH를 만들기 위하여 상위 레이어로부터 20ms TTI의 246비트 전송 데이터가 CRC 첨가부(21)에 입력되면 CRC 첨가부(21)에서는 입력된 데이터를 상기 도 3과 같은 자신의 내부 메모리 뱅크 1, 2에 라이트(Write)한다.
이처럼 데이터가 내부 메모리에 라이트(Write)되면, CRC 첨가부(21)에서는 내부 메모리로부터 데이터를 순차적으로 리드(Read)하고 이에 CRC 비트(16 비트)를 추가하여 전송 블록 연결/코드 블록 분할부(22)로 전달한다.
상기 전송 블록 연결/코드 블록 분할부(22)에서는 CRC 비트가 첨가된 연속적인 전송 블록들을 하나의 비트열로 연결한 후 정해진 코드 단위로 분할하고, 분할된 데이터를 채널 코딩을 위해 채널 코딩부(23)로 전달하는데, 채널 코딩부(23)에서의 채널 코딩 방법으로 컨벌루셔널 인코더(Convolutional Encoder)를 채택하도록 되어있다.
상기 컨벌루셔널 인코더는 코딩율(Coding Rate)에 따라 하나의 코드 블록을코딩한 후 인코더(Encoder) 내부의 레지스터(Register)를 다음 코드 블록의 코딩을 위해 리셋해야 하는데, 이를 위하여 상기 전송 블록 연결/코드 블록 분할부(22)에서는 데이터에 미리 8 비트의 테일 비트(Tail bits)를 추가하여 채널 코딩부(23)에 보낸다.
따라서, 최초 전송 데이터(246 비트)와 CRC 비트(16비트), 테일 비트(8비트)를 포함하여 총 270비트가 채널 코딩부(23)에 인가된다.
이에 채널 코딩부(23)에서는 코드율 1/2의 컨벌루셔널 인코더(Convolutional Encoder)를 사용하여 270비트의 입력 데이터를 2배 사이즈 즉, 540비트로 코딩하여 레이트 매칭(Rate Matching)부(24)로 전달한다.
상기 레이트 매칭부(24)에서는 540 비트열을 펑처링(Puncturing) 및 리피티션(Repetition)하여 하나의 라디오 프레임 사이즈에 일치하는 비트열을 출력한다.
본 예는 설명의 간략화를 위하여 레이트 매칭부(24)의 입력과 출력 사이즈가 동일한 경우를 예를 선택하였다.
상기 레이트 매칭부(24)에서 출력된 데이터는 제 1 DTX 삽입 지시부(25)를 통해 제 1 인터리빙부(26)에 입력되는데, 제 1 인터리빙부(26)에서는 하나의 TTI 데이터(540 비트)를 입력받아 자신의 내부 메모리에 라이트한다.
이때, TTI가 20ms이므로 내부 메모리에 라이트된 데이터는 도 6c와 같이 칼럼<0,1>에만 저장될 것이다.
이어, 데이터 교환(Permutation)을 위해 상기 표 1의 내부 칼럼 교환 패턴에 따라 칼럼<0, 1>의 순으로 데이터를 리드한다.
라디오 프레임 분할부(27)에서는 상기 제 1 인터리빙부(26)의 출력을 수신하여 TrCH 멀티플랙싱(Multiplexing)을 위하여 라디오 프레임(10ms) 단위로 데이터를 TrCH 멀티플랙싱부(203)로 출력한다.
즉, TTI가 20ms인 540 비트 사이즈의 BCH를 10ms 단위로 분할하여 270 비트 사이즈의 2개의 TrCH로 만들어 TrCH 멀티플랙싱부(203)로 전송한다.
이후, 상기 TrCH는 TrCH 멀티플랙싱부(203), 제 2 DTX 삽입 지시부(204), 물리 채널 분할부(205), 제 2 인터리빙부(206), 물리 채널 맵핑부(207)를 통해 물리 채널(PhCH#1, PhCH#2)이 출력되게 된다.
이와 같은 과정으로 하나의 TTI 데이터 전송이 완료되면 상위 레이어로부터 다음 TTI 데이터를 수신하여 상기한 방법으로 데이터 전송을 하며, 이러한 과정을 반복한다.
그러나, 상기한 종래 기술은 CRC 첨가부(21)와 제 1 인터리빙부(26)의 내부 메모리 활용도가 낮은 문제점이 있다.
상기 CRC 첨가부(21)에는 도 3에서 보듯이 최대 TTI(80ms)만큼의 데이터 버퍼링을 위하여 내부 메모리 뱅크가 준비되어 있는데, 데이터 처리 과정에서 TTI 가 80ms인 경우를 제외한 40ms, 20ms, 10ms의 TTI인 경우에는 내부 메모리의 활용도가 낮다.
즉, 상기 예에서와 같이 TTI가 20ms인 경우에 데이터 처리를 위해 사용하는 내부 메모리는 데이터 뱅크(0), 데이터 뱅크(1)로, 전체 메모리 사이즈의 25%만을 사용하고 있다.
또한, 상기 제 1 인터리빙부(26)에도 도 5 및 도 6a 내지 도 6d에 나타난 바와 같이 최대 컨벌루셔널 코딩율(1/3)을 포함하는 TTI 80ms만큼의 데이터 교환을 위한 내부 메모리가 준비되어 있으나, 상기 CRC 첨가부(21)와 마찬가지 이유로 사용되지 않는 메모리가 존재한다.
따라서, 칩(Chip) 내에 많은 면적 할당하여 메모리를 구성하고도 효율적으로 사용하지 못하는 문제점이 있다.
또한, TTI 단위의 데이터 전송을 완료한 후에 상위 레이어로부터 다음 TTI 단위의 데이터를 수신하여 전송해야 한다. 따라서, 상위 레이어는 하나의 TTI 단위의 데이터가 전송하는 동안 대기해야 하므로 상위 레이어에 프로세싱 부담이 가중되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 내부 메모리의 사용 효율을 향상시킬 수 있는 전송 채널 멀티플랙싱 방법 및 장치를 제공하는데 그 목적이 있다.
또한, 상위 레이어의 프로세싱 부담을 줄여줄 수 있는 전송 채널 멀티플랙싱 방법 및 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전송 채널 멀티플랙싱 장치는 입력되는 TTI(Transmission Time Interval) 데이터 별로 CRC(Cyclic Redundancy Check Code) 첨가부와 인터리빙부의 내부 메모리에 저장된 단위 TTI 데이터의 수를 제어하는 제어 로직부를 포함하여 구성되는 것을 특징으로 한다.
보다 구체적으로, 상기 제어 로직부는 상기 내부 메모리에서 단위 TTI 데이터가 저장되기 시작하는 칼럼 위치를 지정해 주는 뱅크 선택부와, 하나의 단위 TTI 데이터가 저장되는 동안에 칼럼 체인지를 제어하는 어드레스 발생부를 포함하여 구성됨을 특징으로 한다.
상기한 장치를 이용한 전송 채널 멀티플랙싱 방법은 입력되는 TTI 데이터별로 내부 메모리에 저장될 단위 TTI 데이터의 수를 할당하여 저장하는 단계와, 상기 저장된 단위 TTI 데이터를 처리하는 단계를 포함하여 이루어짐을 특징으로 한다.
보다 구체적으로, 상기 내부 메모리는 CRC 첨가부 또는 인터리빙부의 내부 메모리인 것을 특징으로 한다.
보다 구체적으로, 상기 처리 단계는 상기 TTI 데이터에 대해 CRC 비트를 첨가하거나 인터리빙을 하는 것을 특징으로 한다.
도 1은 종래의 업링크용 전송 채널 멀티플랙싱 구조도이고,
도 2는 종래의 다운링크용 전송 채널 멀티플랙싱 구조도이고,
도 3은 CRC 첨가부의 내부 메모리 구조를 나타낸 도면이고,
도 4는 제 1 인터리버부의 내부 메모리 구조 및 데이터 라이트 방법을 나타낸 도면이고,
도 5는 종래의 전송 채널 멀티플랙싱 방법에 따른 데이터 상태 흐름도이고,
도 6a 내지 도 6d는 종래 기술에 따른 인터리버 메모리의 뱅크 구성 예를 나타낸 도면이고,
도 7은 본 발명에 따른 업링크용 전송 채널 멀티플랙싱 구조도이고,
도 8은 본 발명에 따른 다운링크용 전송 채널 멀티플랙싱 구조도이고,
도 9는 본 발명에 따른 인터리버 메모리로의 데이터 라이트 과정을 나타낸 도면이다.
**도면의 주요 부분에 대한 부호 설명**
71 : CRC 첨가부 72 : 전송 블록/코드 분할부
73 : 채널 코딩부 74 : 라디오 프레임 등화부
75 : 제 1 인터리빙부 76 : 라디오 프레임 분할부
77 : 레이트 매칭부 700 : 제어 로직
701 : 뱅크 선택부 702 : 어드레스 발생부
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 7은 본 발명에 따른 업링크용 전송 채널 멀티플랙싱 구조도이고, 도 8은 본 발명에 따른 다운링크용 전송 채널 멀티플랙싱 구조도이다.
도 7 및 도 8에 도시된 본 발명은 도 1 및 도 2의 종래 기술에 비하여 CRC 첨가부(71)(81)와 제 1 인터리빙부(75)(86)의 내부 메모리를 TTI에 따라서 뱅크 선택 및 어드레스 발생을 할 수 있도록 뱅크 선택부(701), 어드레스 발생부(702)를 포함하는 제어 로직(700)을 추가로 구성한 것이다.
상기 뱅크 선택부(701)는 TTI 단위로 상기 CRC 첨가부(71)(81) 및 제 1 인터리빙부(75)(86)의 내부 메모리에/으로부터 데이터가 라이트/리드될 수 있도록 제어하며, 상기 어드레스 발생부(702)는 하나의 TTI 단위 데이터 라이트/리드 동안에 CRC 첨가부(71)(81) 및 제 1 인터리빙부(75)(86)의 내부 메모리의 칼럼 체인지를 제어한다.
본 설명에서는 이해를 돕기 위하여 상기 제어로직(700)을 도시하였으나, 이 제어로직(700)은 소프트웨어 또는 다양한 형태의 하드웨어(Hardware)로 구현이 가능하며, 전송 채널 멀티플랙싱 구조내의 어떠한 위치에도 구현이 가능하므로 상기 제어로직(700)을 도 7 및 도 8에 나타낸 도식적인 형태에 한정하지 않는다.
업링크의 경우 도 7에서와 같이, 상위 레이어로부터 수신되는 여러 개의 트랜스포트 블록(TrBk)들로 구성된 TTI 단위의 전송 데이터는 CRC 첨가부(71)로 입력되는데, CRC 첨가부(71)는 상기 제어 로직(700)의 제어를 받아서 자신의 내부 메모리(Internal Memory)가 완전히 채워지도록 TTI 단위의 전송 데이터를 복수개 수신하여 라이트(Write)한다.
상기 CRC 첨가부(71)의 내부 메모리 구조는 도 3에 보인 바와 같이 10ms 단위의 데이터 뱅크(10ms Data Bank) 8개로, 최대로 라이트 가능한 용량은 80ms이다.
따라서, TTI가 10ms인 경우에는 8번의 단위 TTI 데이터를 수신하여 라이트하고, 20ms인 경우에는 4번, 40ms인 경우에는 2번, 80ms인 경우에는 1번의 단위 TTI 데이터를 수신하여 라이트한다.
이때, TTI 값에 따라서 데이터 칼럼 수가 달라지므로 상기 뱅크 선택부(701)와 어드레스 발생부(702)는 TTI값에 따라서 가변적으로 동작해야 한다.
예를 들어, TTI가 20ms인 경우에 하나의 TTI 데이터 사이즈가 10ms 칼럼 2개에 해당되므로, 첫 번째 단위 TTI 데이터를 수신하여 데이터 뱅크(0, 1)에, 두 번째 단위 TTI 데이터를 수신하여 데이터 뱅크(2, 3)에, 세 번째 TTI 데이터를 수신하여 데이터 뱅크(4, 5)에, 네 번째 TTI 데이터를 수신하여 데이터 뱅크(6, 7)에 라이트되도록 제어한다.
반면, TTI가 40ms인 경우에 하나의 TTI 데이터 사이즈가 10ms 칼럼 4개에 해당되므로, 첫 번째 단위 TTI 데이터를 수신하여 데이터 뱅크(0, 1, 2, 3)에, 두 번째 단위 TTI 데이터를 수신하여 데이터 뱅크(4, 5, 6, 7)에 라이트되도록 제어한다.
이어, CRC 첨가부(71)는 자신의 내부 메모리에 저장된 데이터를 TTI 단위로 리드하여 이에 CRC(Cyclic Redundancy Check Code) 비트를 첨가한다. 이때 첨가되는 CRC 비트 수는 상위 레이어로부터 수신되는 전송 데이터의 특성에 따라서 미리 정의되어 있는데, 24, 16, 12, 8 또는 0 비트가 가능하다.
상기 전송 블록 연결/코드 블록 분할부(72)는 상기 CRC 첨가부(71)에서 출력되는 연속적인 트랜스포트 블록(TrBk)들을 하나의 비트열로 연결한 후 정해진 코드 블록 단위로 분할하고, 경우에 따라서는 테일 비트(Tail bits)를 추가하여 채널 코딩부(73)로 전송한다.
상기 채널 코딩부(73)는 상기 전송 블록 연결/코드 블록 분할부(72)에서 출력되는 데이터를 수신하여 채널을 통한 데이터 전송시에 전송 데이터가 채널 에러에 강인한 성질을 갖도록 채널 코딩을 수행하는 블록으로, 전송 채널의 종류에 따라서 컨벌루셔널 코딩(Convolutional Coding), 터보 코딩(Turbo Coding), 노-코딩(No Coding)을 실시한다.
상기 라디오 프레임 등화부(74)는 상기 채널 코딩부(73)에서 코딩된 비트열을 수신하여 라디오 프레임(Radio Frame) 단위(10ms)로 출력한다.
상기 라디오 프레임 등화부(74)의 출력은 제 1 인터리빙부(75)로 입력되는데, 제 1 인터리빙부(75)는 상기 제어 로직(700)의 제어를 받아서 자신의 내부 메모리(Internal Memory)가 완전히 채워지도록 TTI 단위의 전송 데이터를 복수개 수신하여 라이트(Write)한다.
이와 같이 제 1 인터리빙부(75)에 복수개의 TTI 데이터를 라이트할 수 있는 것은, 상기 표 1에 보인 바와 같이 제 1 인터리빙부(75)의 내부 칼럼 교환(Inter-Column Permutation)이 TTI를 단위로 이루어지기 때문이다.
만약, 내부 칼럼 교환이 TTI 단위로 이루어지지 않는다면 서로 다른 TTI의 데이터가 섞이게 될 것이다. 그러나, 다행히도 내부 칼럼 교환이 TTI로 이루어지므로 복수개의 TTI를 한꺼번에 내부 메모리에 저장하더라도 정상적인 인터리빙 동작 수행이 가능하다.
이러한 동작 제어는 상기 제어 로직(700)의 제어에 의해 가능한데, 제어 로직(700)내의 뱅크 선택부(701)는 TTI 단위로 뱅크를 바꾸어가면서 데이터를 저장하도록 제어하며, 어드레스 발생부(702)는 하나의 TTI 데이터를 저장하는 동안에 10ms 단위로 저장되도록 제어한다.
또한, TTI 값이 달라지면 하나의 TTI 데이터가 저장되는 칼럼수가 달라지므로 상기 뱅크 선택부(701)와 어드레스 발생부(702)는 TTI값에 따라서 가변적으로 제어해야 한다.
제 1 인터리빙부(75)로 데이터 라이트를 완료한 후에는 데이터 교환(Data Permutation)을 위한 인터리빙(Interleaving)을 수행해야 한다.
인터리빙 과정은 상기 제 1 인터리빙부(75)에 라이트된 데이터를 상기 표 1의 내부 칼럼 교환(Inter-Column Permutation) 패턴에 따라 리드(Read)함으로써 이루어진다.
그리고, TTI 단위로 인터리빙된 데이터는 상기 라디오 프레임 분할부(16)에서 10ms 단위로 나누어지게 되고, 상기 레이트 매칭부(17)는 상기 라디오 프레임 분할부(16)에서 나누어진 비트열을 펑추어화(Punctured) 또는 반복화(Repeated)를 수행하여 하나의 라디오 프레임 사이즈에 일치하는 비트열을 출력하여 하나의 TrCH를 만들어 출력한다.
그리고, 도 8은 본 발명에 따른 다운링크의 트랜스포트 채널 멀티플랙싱 구조를 나타낸 도면인데, 도 8에 도시된 블록들은 동일 명으로 표기된 도 7의 블록들과 기능상에 차이는 없으며 단지 데이터 프로세싱의 순서가 다르며 제 1 DTX 삽입 지시부(85)가 추가되나 이러한 차이점들이 본 발명의 내용과는 무관하므로 이에 대한 설명은 생략한다.
이어, 본 발명에 따른 전송 채널 멀티플랙싱 방법을 도 8에 도시된 다운링크의 트랜스포트 채널 멀티플랙싱 구조를 이용하여 설명한다.
이해를 돕기 위하여 방송(Broadcasting) 채널용 파라미터들(Parameters for BCH)을 상기 표 2의 예시 값으로 설정하겠다.
우선, CRC 첨가부(81)는 자신의 내부 메모리가 완전히 채워지도록 상위 레이어로부터 246 비트의 20ms TTI 데이터를 4개 수신하여 차례로 자신의 내부 메모리 뱅크에 저장한다.
이때, 뱅크 선택부(801)는 단위 TTI가 라이트되는 뱅크들의 시작 칼럼 정보를 가지고 단위 TTI 데이터들이 수신되면 차례로 저장될 뱅크의 칼럼을 지정해 준다.
예를 들어, 20ms TTI인 경우에 뱅크 선택부(801)는 단위 TTI가 라이트되는 뱅크들의 시작 칼럼인 칼럼 0, 2, 4, 6을 저장하여 단위 TTI가 수신되면 칼럼, 1, 2, 4, 6의 순으로 뱅크 칼럼을 지정해 준다.
이때, 어드레스 선택부(802)는 하나의 뱅크에 데이터를 저장하는 동안에 칼럼 체인지를 제어한다.
예를 들어, 상기 첫 번째 뱅크에 데이터를 저장하는 동안 칼럼 0에서 칼럼 1로 칼럼 체이지를 제어한다.
이어, 상기 CRC 첨가부(81)는 자신의 내부 메모리에서 뱅크 단위로 데이터를 순차적으로 리드(Read)하고 이에 CRC 비트(16 비트)를 추가하여 전송 블록 연결/코드 블록 분할부(82)로 전달한다.
상기 전송 블록 연결/코드 블록 분할부(82)에서는 CRC 비트가 첨가된 연속적인 전송 블록들을 하나의 비트열로 연결한 후 정해진 코드 단위로 분할하고, 분할된 데이터를 채널 코딩을 위해 채널 코딩부(83)로 전달하는데, 채널 코딩부(83)에서의 채널 코딩 방법으로 컨벌루셔널 인코더(Convolutional Encoder)를 채택하도록 되어있다.
상기 컨벌루셔널 인코더는 코딩율(Coding Rate)에 따라 하나의 코드 블록을 코딩한 후 인코더(Encoder) 내부의 레지스터(Register)를 다음 코드 블록의 코딩을 위해 리셋해야 하는데, 이를 위하여 상기 전송 블록 연결/코드 블록 분할부(82)에서는 데이터에 미리 8 비트의 테일 비트(Tail bits)를 추가하여 채널 코딩부(3)에 보낸다.
따라서, 최초 전송 데이터(246 비트)와 CRC 비트(16비트), 테일 비트(8비트)를 포함하여 총 270비트가 채널 코딩부(83)에 인가된다.
이에 채널 코딩부(83)에서는 코드율 1/2의 컨벌루셔널 인코더(Convolutional Encoder)를 사용하여 270비트의 입력 데이터를 2배 사이즈 즉, 540비트로 코딩하여 레이트 매칭(Rae Matching)부(24)로 전달한다.
상기 레이트 매칭부(84)에서는 540 비트열을 펑추어화(Punctured) 및 반복(Repeated)하여 하나의 라디오 프레임 사이즈에 일치하는 비트열을 출력한다.
본 예는 설명의 간략화를 위하여 레이트 매칭부(84)의 입력과 출력 사이즈가 동일한 경우를 예를 선택하였다.
상기 레이트 매칭부(84)에서 출력된 데이터는 제 1 DTX 삽입 지시부(85)를 통해 제 1 인터리빙부(86)에 입력되는데, 제 1 인터리빙부(86)는 자신의 내부 메모리가 완전히 채워지도록 4개의 20ms TTI 데이터(540 비트)를 차례로 수신하여 자신의 내부 메모리에 라이트한다.
이때, 뱅크 선택부(801)는 단위 TTI가 라이트되는 뱅크들의 시작 칼럼 정보를 가지고 단위 TTI 데이터들이 수신되면 차례로 저장될 뱅크의 칼럼을 지정해 준다.
예를 들어, 20ms TTI인 경우에 뱅크 선택부(801)는 단위 TTI가 라이트되는 뱅크들의 시작 칼럼인 칼럼 0, 2, 4, 6을 저장하여 단위 TTI가 수신되면 칼럼 0, 2, 4, 6의 순으로 뱅크 칼럼을 지정해 준다.
이때, 어드레스 선택부(802)는 하나의 뱅크에 데이터를 저장하는 동안에 칼럼 및 로우 체인지를 제어한다. 예를 들어, 상기 첫 번째 뱅크에 데이터를 저장하는 동안 칼럼 0에서 칼럼 1로 칼럼 체인지를 그리고, n 만큼의 로우 체인지를 제어한다.
이어, 상기 제 1 인터리빙부(86)는 데이터 교환(Permutation)을 위해 뱅크 별로 상기 표 1의 내부 칼럼 교환 패턴 순으로 데이터를 리드한다.
라디오 프레임 분할부(87)에서는 상기 제 1 인터리빙부(86)의 출력을 차례대로 수신하여 TrCH 멀티플랙싱(Multiplexing)을 위하여 라디오 프레임(10ms) 단위로 데이터를 TrCH 멀티플랙싱부(803)로 출력한다.
즉, TTI가 20ms인 540 비트 사이즈의 BCH를 10ms 단위로 분할하여 270 비트 사이즈의 2개의 TrCH로 만들어 TrCH 멀티플랙싱부(803)로 전송한다.
이후, 상기 TrCH는 TrCH 멀티플랙싱부(803), 제 2 DTX 삽입 지시부(804), 물리 채널 분할부(805), 제 2 인터리빙부(806), 물리 채널 맵핑부(807)를 통해 물리채널(PhCH#1, PhCH#2)이 출력되게 된다.
이와 같은 과정으로 하나의 TTI 데이터 전송이 완료되면 상위 레이어로부터 다음 TTI 데이터를 수신하여 상기한 방법으로 데이터 전송을 하며, 이러한 과정을 반복한다.
상기와 같은 본 발명에 따른 전송 채널 멀티플랙싱 방법 및 장치는 다음과 같은 효과가 있다.
첫째, 내부 메모리를 모두 채우도록 단위 TTI 데이터를 복수개씩 수신하여 처리하므로 내부 메모리의 활용율을 극대화시킬 수 있다.
둘째, TTI 데이터를 복수개씩 처리하므로 데이터가 전송되는 동안에 다른 프로세스를 처리할 수 있으므로 시스템 성능을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (5)

  1. 입력되는 TTI(Transmission Time Interval) 데이터 별로 CRC(Cyclic Redundancy Check Code) 첨가부와 인터리빙부의 내부 메모리에 저장된 단위 TTI 데이터의 수를 제어하는 제어 로직부를 포함하여 구성되는 것을 특징으로 하는 전송 채널 멀티플랙싱 장치.
  2. 제 1항에 있어서,
    상기 제어 로직부는
    상기 내부 메모리에서 단위 TTI 데이터가 저장되기 시작하는 칼럼 위치를 지정해 주는 뱅크 선택부와,
    하나의 단위 TTI 데이터가 저장되는 동안에 칼럼 체인지를 제어하는 어드레스 발생부를 포함하여 구성됨을 특징으로 하는 전송 채널 멀티플랙싱 구조.
  3. 입력되는 TTI 데이터별로 내부 메모리에 저장될 단위 TTI 데이터의 수를 할당하여 저장하는 단계와,
    상기 저장된 단위 TTI 데이터를 처리하는 단계를 포함하여 이루어짐을 특징으로 하는 전송채널 멀티플랙싱 방법.
  4. 제 3항에 있어서,
    상기 내부 메모리는 CRC 첨가부 또는 인터리빙부의 내부 메모리인 것을 특징으로 하는 전송 채널 멀티플랙싱 방법.
  5. 제 3항에 있어서,
    상기 처리 단계는 상기 TTI 데이터에 대해 CRC 비트를 첨가하거나 인터리빙을 하는 것을 특징으로 하는 전송 채널 멀티플랙싱 방법.
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