JPH1146148A - 演算処理装置とその利用装置 - Google Patents

Abstract

(57)【要約】 【課題】ディジタル信号処理プロセッサにおいて、畳み
込み符号器の処理を少ない命令実行サイクルで効率的に
行う。 【解決手段】 演算対象のデータを格納するデータレジ
スタと、データレジスタからの演算対象データの構成ビ
ットをビット毎に指定して選択した少なくとも１ビット
の選択ビットから成るビット選択データを出力するビッ
ト選択回路７と、ビット選択データの全ての選択ビット
の排他的論理和を同時に演算する排他的論理和演算手段
８とを具備する演算処理装置において、データレジスタ
をシフトレジスタ４で構成し、シフトレジスタ４にシフ
ト入力を与える第２のシフトレジスタ５とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動通信機器など
に組み込まれる演算処理装置とその利用装置に関し、特
に、畳み込み符号器の効率的処理を可能にしたものであ
る。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話等への機
器組み込み型のプロセッサとして多用されている。移動
無線通信回線におけるデ−タ通信では、ビット誤りが頻
繁に発生するため、誤り訂正処理を行う必要がある。誤
り訂正の手法には、畳み込み符号にビタビ復号を用いる
ものがあり、この誤り訂正符号化／復号化処理にＤＳＰ
が使用される。

【０００３】以下に、畳み込み符号化の処理を簡単に説
明する。畳み込み符号は、入力ビットとそれに先行する
一定数のビットとのｍｏｄ２加算により生成され、入力
ビット１ビットに対応して複数の符号化データが生成さ
れる。１情報ビットの入力に対してｎビットの符号化デ
ータが生成される場合、符号化率は１／ｎとなる。出力
の符号化データに影響を与える入力情報ビット数のこと
を拘束長Ｋと言い、その数はｍｏｄ２加算に用いられる
シフトレジスタの段数に等しい。この符号化データは、
入力ビットと、先行するＫ−１個の入力ビットの状態と
で定まる。従って、畳み込み符号化の処理は、このＫビ
ットのデータをの中から選択される一定数のビットを演
算対象とし、選択した全てのビットに対して排他的論理
和をとることで行なわれる。

【０００４】上記のような畳み込み符号化の処理を高速
に実現できる手段を内蔵した演算処理装置が、例えば特
開平６ー４４０５１号公報に開示されている。この装置
は、演算対象データを格納するデータレジスタと、この
データレジスタからの演算対象データの構成ビットをビ
ット毎に指定して選択したビット選択データを出力する
ビット選択回路と、このビット選択回路の出力するビッ
ト選択データの全てのビットの排他的論理和を同時に演
算する多入力排他的論理和回路とを備えている。以上の
ような構成により、畳み込み符号化処理における演算対
象ビットの選択と排他的論理和演算を高速に実行するこ
とができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来の演算処理装置では、演算対象となるＫビットのデ
ータの更新の処理をソフトウェアで実現するため、１ビ
ットの符号化データの生成に十数ステップを要してお
り、処理の高速化を十分に図ることができないという問
題があった。また、ビット選択回路で選択するビット数
を変化させることを柔軟に行えないという問題があっ
た。さらに、上記の従来の演算処理装置では、多入力排
他的論理和回路を用いるため、ビット選択回路の配線数
が多くなり、ＬＳＩ化に際しては、配線領域の面積が大
きく、低コスト化が図りにくいという課題があった。

【０００６】本発明は、このような従来の問題を解決す
るものであり、畳み込み符号化処理を高速かつ低コスト
で実現でき、さらに排他的論理和演算の対象となるビッ
ト数の変更にも柔軟に対応できる優れた演算処理装置と
その利用装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の演算処理装置は、シフトレジスタとアドレ
ス発生部に接続されたアドレス変換部を備えた構成とし
たものである。この構成により、アドレス発生部とアド
レス変換部がシフトレジスタの値に応じたアドレスをデ
ータメモリに供給するので、２^k-1 の値が、データパス
のビット幅よりも大きい場合でも、ビタビ復号のトレー
スバック処理を高速にかつ効率的に行うことが可能にな
る演算処理装置が得られる。

【０００８】また、本発明は、上記演算処理装置を利用
してＤＳＰおよび無線局装置を構成したものであり、高
速に畳み込み符号器の処理を行うことができ、演算器に
おける演算を効率的に処理することができる。

【０００９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、演算対象データを格納するデータレジスタと、前記
データレジスタからの演算対象データの構成ビットをビ
ット毎に指定して選択した少なくとも１ビットの選択ビ
ットから成るビット選択データを出力するビット選択手
段と、前記ビット選択データの全ての選択ビットの排他
的論理和を同時に演算する排他的論理和演算手段とを備
えた演算処理装置において、前記データレジスタをシフ
トレジスタで構成し、前記シフトレジスタにシフト入力
を与える第２のシフトレジスタとを備えたものであり、
演算対象となるＫビットのデータの更新の処理をシフト
レジスタを用いて順次行うようにして、畳み込み符号器
の処理を高速に行うことができる。

【００１０】本発明の請求項２に記載の発明は、請求項
１記載の発明において、前記排他的論理和演算手段が、
入力ビット数が異なる複数の多入力排他的論理和演算手
段を備え、前記複数の多入力排他的論理和演算手段の出
力のうちの少なくとも１つを選択して出力する選択手段
を備えたものであり、ビット選択回路で選択するビット
数を変化させることを柔軟に行うことができる。

【００１１】本発明の請求項３に記載の発明は、演算対
象データを格納するｎビットのシフトレジスタと、２入
力１出力の排他的論理和回路の出力を第１の入力として
接続され、前記２入力１出力の排他的論理和回路の２つ
の入力をそれぞれ第２、第３の入力データとして接続さ
れた３入力１出力のセレクタを構成単位とし、前記構成
単位のセレクタの出力を次段構成単位の第３の入力デー
タとすることにより少なくともｎ―１個多段従属接続
し、前記シフトレジスタの初段を除く各ビットの出力が
順に前記多段従属接続された各構成単位の第２の入力デ
ータとして接続されていることを特徴とするものであ
り、ビット選択回路の配線数を少なくすることができ、
ＬＳＩ化に際して配線領域の面積が小さくなり、低コス
ト化を図ることができる。

【００１２】本発明の請求項４に記載の発明は、請求項
３記載の発明において、前記多段接続された構成単位の
初段の第３の入力データとして前記シフトレジスタの初
段のビットの出力が接続されていることを特徴とするも
のである。

【００１３】本発明の請求項５に記載の発明は、請求項
３または４記載の発明において、前記シフトレジスタの
各ビットを前記２入力１出力の排他的論理和回路の入力
として使用するか否かを示す情報を保持する保持手段
と、前記シフトレジスタの各ビットの前段以前のビット
が前記２入力１出力の排他的論理和回路の入力として使
用されるか否かを判定する判定手段とを備え、前記構成
単位のセレクタに前記保持手段の出力と前記判定手段の
出力とが接続されていることを特徴とするものであり、
前記構成単位を多段従属接続した構造において、排他的
論理和演算対象のビットを柔軟に選択することができ
る。

【００１４】本発明の請求項６に記載の発明は、請求項
３から５のいずれかに記載の発明において、複数個の前
記保持手段と、前記複数個の保持手段の出力を選択して
前記構成単位のセレクタに出力する選択手段とを備えた
ものであり、符号化率が２分の１以下の場合、すなわち
１情報ビットの入力に対して複数の符号化データを生成
する場合に、各符号化データに対応する演算対象データ
のビット選択位置を高速に切り替えることができる。

【００１５】本発明の請求項７に記載の発明は、演算対
象データを格納するデータレジスタと、前記データレジ
スタからの前記演算対象データの構成ビットをビット毎
に指定して選択した少なくとも１ビットの選択ビットか
ら成るビット選択データを出力するビット選択手段と、
前記ビット選択データの全ての前記選択ビットの排他的
論理和を同時に演算する排他的論理和演算手段とを具備
する演算処理装置において、前記データレジスタをシフ
トレジスタで構成し、さらに第２のシフトレジスタを備
え、前記シフトレジスタの構成ビットおよび前記第２の
シフトレジスタの出力ビットをビットごとに指定して選
択した少なくとも１ビットの選択ビットから成るビット
選択データを出力する第２のビット選択手段と、前記第
２のビット選択データの全ての前記選択ビットの排他的
論理和を同時に演算する第２の排他的論理和演算手段と
を備え、前記第２の排他的論理和手段の出力を前記排他
的論理和手段の演算対象データの一部として供給するこ
とを特徴とする演算処理装置であり、ターボ符号器の処
理を高速に行うことができる。

【００１６】本発明の請求項８に記載の発明は、前記排
他的論理和演算手段および前記第２の排他的論理和演算
手段の両方あるいは片方において、入力ビット数が異な
る複数の多入力排他的論理和演算手段を備え、前記複数
の多入力排他的論理和演算手段の出力のうちの少なくと
も１つを選択して出力する選択手段を備えたことを特徴
とする請求項７に記載の演算処理装置であり、ビット選
択回路で選択するビット数を変化させることを柔軟に行
うことができる。

【００１７】本発明の請求項９に記載の発明は、請求項
３に記載の発明において、多段接続された構成単位の初
段の第３の入力データとして請求項７または８に記載の
第２のシフトレジスタの出力が接続されていることを特
徴とするものである。

【００１８】本発明の請求項１０に記載の発明は、請求
項３から５または９に記載の発明において、複数個の前
記保持手段と、複数個の前記選択手段と、複数個の前記
多段接続された構成単位とを備え、少なくとも１個の前
記多段接続された構成単位の初段の第３の入力データと
して他の前記多段接続された構成単位の出力が機能的に
接続されていることを特徴とするものであり、ターボ符
号器の処理を高速に行うことができる。

【００１９】本発明の請求項１１に記載の発明は、請求
項７または８に記載の発明において、前記第２の排他的
論理和手段の出力と前記第２のシフトレジスタの出力と
のどちらかを選択して前記排他的論理和手段の演算対象
データの一部として供給することを特徴とするものであ
り、畳み込み符号器の処理だけでなく、ターボ符号器の
処理も高速に効率良く行うことができる。

【００２０】本発明の請求項１２に記載の発明は、演算
処理装置と、積和演算部と、データの入出力を行う入出
力部と、前記演算処理装置、積和演算部および入出力部
を制御する制御部とを備えるディジタル信号処理プロセ
ッサであって、前記演算処理装置として、請求項１から
１１のいずれかに記載の演算処理装置を備えたことを特
徴とするディジタル信号処理プロセッサであり、高速に
畳み込み符号器の処理を行うことができ、演算器におけ
る演算を効率的に処理することができる。

【００２１】本発明の請求項１３に記載の発明は、信号
の装置および受信を行うアンテナ部と、アンテナ部から
の受信信号を受信する受信無線部と、送信信号をアンテ
ナ部へ送信する送信無線部と、受信信号を復調して復号
化し、送信信号を符号化して変調するベースバンド信号
処理部と、前記アンテナ部、受信無線部、送信無線部お
よびベースバンド信号処理部を制御する制御部と、外部
との信号の入出力を行う入出力部とを備える無線局装置
において、前記ベースバンド信号処理部が前記ベースバ
ンド信号処理部で果たす機能のうちの、少なくとも受信
信号の復号化を実行するディジタル信号処理プロセッサ
を備え、前記ディジタル信号処理プロセッサが請求項１
から１１のいずれかに記載の演算処理装置を含んでいる
ことを特徴とする無線局装置であり、ベースバンド信号
処理部を少ない部品点数で組み立てることができ、また
少ないステップ数で高速に畳み込み符号化処理を行なう
ことができる。

【００２２】本発明の請求項１４に記載の発明は、前記
ベースバンド信号処理部が、ＣＤＭＡ通信方式の変調お
よび復調を行うことを特徴とする請求項１３に記載の無
線局装置であり、ＣＤＭＡ通信方式で変調および復調を
行うことができる。

【００２３】本発明の請求項１５に記載の発明は、前記
入出力部が、音声信号を電気信号に変換する手段と電気
信号を音声信号に変換する手段を備え、前記無線局装置
が、前記入出力部を通じて音声信号を入出力する無線局
であることを特徴とする請求項１３または１４に記載の
無線局装置であり、音声による通信を行うことができ
る。

【００２４】本発明の請求項１６に記載の発明は、前記
無線局装置が無線移動局または無線基地局であることを
特徴とする請求項１３または１４に記載の無線局装置で
あり、処理速度の速い無線移動局または無線基地局を構
成することができる。

【００２５】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は本発明の第１の実施の形態にお
ける演算処理装置の構成を示すブロック図である。図１
において、１はデータメモリであり、畳み込み符号化さ
れる情報データなどを記憶する。２はアドレスカウンタ
であり、データメモリ１に接続され、データメモリ１か
ら読み書きするデータのアドレスを供給する。３はデー
タバスであり、データメモリ１から読み出したデータ等
を転送する。４はシフトレジスタであり、データメモリ
１からバス３を介して読み出したデータを格納するとと
もに、後述するシフトレジスタ５からのシフト出力をシ
フト入力として１ビットずつシフトしながらビット選択
回路７にデータを供給する。５は第２のシフトレジスタ
であり、データメモリ１からバス３を介して読み出した
データを格納するとともに、１ビットずつシフトして、
そのシフト出力をシフトレジスタ４に供給する。６はレ
ジスタであり、排他的論理和演算の対象データのビット
位置指定を行うビット選択情報を保持する。７はビット
選択回路であり、シフトレジスタ４に格納されているデ
ータの中からレジスタ６で指定された位置のビットデー
タを選択して多入力排他的論理和回路８に出力する。レ
ジスタ６とビット選択回路７はビット選択手段を構成す
るものである。８は排他的論理和演算手段としての多入
力排他的論理和回路である。９はシフトレジスタであ
り、多入力排他的論理和回路８の出力をシフト入力とし
て１ビットずつシフトしながら保持する。

【００２６】図２はビット選択回路７の構成例を示す図
である。ビット選択回路７には、シフトレジスタ４の各
８ビットが入力されるように接続されている。７０１〜
７０５は８ビット入力１ビット出力のセレクタであり、
入力の８ビットにはシフトレジスタ４の各８ビットが接
続されており、セレクタ７０１〜７０５の出力は５入力
排他的論理和回路８の入力に接続されている。

【００２７】次に、この実施の形態における演算処理装
置において、データメモリ１に格納されている情報デー
タに対して図９に示すような拘束長Ｋ＝７、符号化率１
／２の畳み込み符号器の処理を行う動作について図１、
２、および図９を参照しながら説明する。また、データ
メモリ１、アドレスカウンタ２、データバス３、シフト
レジスタ４、５、レジスタ６、９等のデータパスのビッ
ト幅は８ビット幅であるとする。データメモリ１には、
符号化対象のデータ８ビットを１語として０番地から順
に格納されているものとする。

【００２８】以下に、畳み込み符号器の処理を行う動作
をステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータ読み出して、データバス３を介し
てシフトレジスタ４に格納する。アドレスカウンタ２の
値は１だけインクリメントされる。 ステップ２：データメモリ１からアドレスカウンタ２で
示される番地のデータを読みだして、データバス３を介
してシフトレジスタ５に格納する。 ステップ３：レジスタ６に、図９における符号化データ
Ｘ１を生成するのに必要となるシフトレジスタのビット
位置のデータb'01010111' を格納する。

【００２９】ステップ４：ビット選択回路７と多入力排
他的論理和回路８が動作して符号化データを生成し、結
果をソフトレジスタ９にシフト入力して格納する。この
とき、図２に示したビット選択回路７内のセレクタ７０
１〜７０５は、レジスタ６に保持されたビット位置デー
タに従って動作する。即ち、セレクタ７０１〜７０５は
それぞれ、ビット０、ビット１、ビット２、ビット４、
ビット６を選択して、多入力排他的論理和回路８に出力
する。 ステップ５：レジスタ６に、図９における符号化データ
Ｘ２を生成するのに必要となるシフトレジスタのビット
位置のデータb'01111001' を格納する。

【００３０】ステップ６：ビット選択回路７と多入力排
他的論理和回路８が動作して符号化データを生成し、結
果をソフトレジスタ９にシフト入力して格納する。この
とき、図２に示したビット選択回路７内のセレクタ７０
１〜７０５は、レジスタ６に保持されたビット位置デー
タに従って動作する。即ち、セレクタ７０１〜７０５
は、それぞれビット０、ビット３、ビット４、ビット
５、ビット６を選択して、多入力排他的論理和回路８に
出力する。 ステップ７：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００３１】以上のステップ０から７までの処理で、情
報データ１ビット分の符号化処理が実行されたことにな
る。以降は、ステップ３から７を繰り返して実行するこ
とにより、符号化処理をすすめることができる。ステッ
プ３から７の処理を４回繰り返すとシフトレジスタ９に
８ビットの符号化データが格納されるので、下記のステ
ップ８の動作を行う。また８回繰り返すとシフトレジス
タ５の内容が全てシフトアウトされるので、ステップ２
の動作を行って入力データの補充を行う。 ステップ８：シフトレジスタ９の値をデータメモリ１に
格納する。

【００３２】以上のように、本実施の形態１の演算処理
装置においては、シフトレジスタ４と５が符号化対象の
情報データを１ビットずつシフトしながらビット選択回
路７に供給するので、上記のように効率的に畳み込み符
号器の処理を行うことが可能になるという従来例にない
効果を有する。

【００３３】（実施の形態２）図３および図４は本発明
の第２の実施の形態における演算処理装置の構成を示し
ており、ビット選択回路で選択するビット数を変化させ
ることを柔軟に行えるような構成を有している。本実施
の形態２と上記した実施の形態１との違いは大きく３点
ある。

【００３４】第１点は、図４に示すように、多入力排他
的論理和回路８において入力シフトビット数の異なる４
個の多入力排他的論理和回路から構成されていることで
ある。即ち、５入力排他的論理和回路８０１と、４入力
排他的論理和回路８０２と、３入力排他的論理和回路８
０３と、２入力排他的論理和回路８０４とを有してい
る。

【００３５】第２点は、図３に示すように、レジスタ１
０を有していることである。レジスタ１０には、多入力
排他的論理和回路８内の４個の排他的論理和回路のうち
どれを使用するかを示す情報を保持する。

【００３６】第３点は、図３および図４に示すように、
４入力１出力のセレクタ１１を有していることである。
このセレクタ１１は多入力排他的論理和回路８内の４個
の排他的論理和回路の出力に接続されており、レジスタ
１０の値に従って選択して出力するものである。

【００３７】本実施の形態においては、以上のように構
成されているので、図１０に示すような排他的論理和演
算対象のビット数が符号化データＸ１とＸ２とで変化す
る（Ｘ１は５ビット、Ｘ２は３ビット）の様な場合に
も、実施の形態１と同様の以下のような処理ステップに
よって符号化処理を行うことが可能になる。

【００３８】以下に、畳み込み符号器の処理を行う動作
をステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータ読み出して、データバス３を介し
てシフトレジスタ４に格納する。アドレスカウンタ２の
値は１だけインクリメントされる。 ステップ２：データメモリ１からアドレスカウンタ２で
示される番地のデータを読みだして、データバス３を介
してシフトレジスタ５に格納する。 ステップ３：レジスタ６に、図１０における符号化デー
タＸ１を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'01010111' を格納する。 ステップ３’：レジスタ１０に、図１０における符号化
データＸ１を生成するのに必要となる情報ビットの数５
を格納する。

【００３９】ステップ４：ビット選択回路７と多入力排
他的論理和回路８が動作して符号化データを生成し、セ
レクタ１１を介して結果をシフトレジスタ９にシフト入
力して格納する。このとき、図２に示したビット選択回
路７内のセレクタ７０１〜７０５は、レジスタ６に保持
されたビット位置データに従って動作する。即ち、セレ
クタ７０１〜７０５はそれぞれ、ビット０、ビット１、
ビット２、ビット４、ビット６を選択して、多入力排他
的論理和回路８内の５入力排他的論理和回路８０１に出
力する。セレクタ１１は５入力排他的論理和回路８０１
の出力を選択してシフトレジスタ９に出力する。 ステップ５：レジスタ６に、図１０における符号化デー
タＸ２を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'01001001' を格納する。 ステップ５’：レジスタ１０に、図１０における符号化
データＸ２を生成するのに必要となる情報ビットの数３
を格納する。

【００４０】ステップ６：ビット選択回路７と多入力排
他的論理和回路８が動作して符号化データを生成し、結
果をセレクタ１１を介してシフトレジスタ９にシフト入
力して格納する。このとき、図２に示したビット選択回
路７内のセレクタ７０１〜７０３は、レジスタ６に保持
されたビット位置データに従って動作する。即ち、セレ
クタ７０１〜７０３はそれぞれ、ビット０、ビット３、
ビット６を選択して、多入力排他的論理和回路８内の３
入力排他的論理和回路８０３に出力する。セレクタ１１
は３入力排他的論理和回路８０３の出力を選択してシフ
トレジスタ９に出力する。 ステップ７：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００４１】以上のステップ０から７までの処理で、情
報データ１ビット分の符号化処理が実行されたことにな
る。以降は、ステップ３から７を繰り返して実行するこ
とにより、符号化処理をすすめることができる。ステッ
プ３から７の処理を４回繰り返すと、シフトレジスタ９
に８ビットの符号化データが格納されるので、下記のス
テップ８の動作を行う。また８回繰り返すとシフトレジ
スタ５の内容が全てシフトアウトされるので、ステップ
２の動作を行って入力データの補充を行う。ステップ
８：シフトレジスタ９の値をデータメモリ１に格納す
る。

【００４２】以上のように、本実施の形態２の演算処理
装置においては、図１０に示すような排他的論理和演算
対象のビット数が符号化データＸ１とＸ２とで変化する
（Ｘ１は５ビット、Ｘ２は３ビット）の様な場合にも、
効率的に畳み込み符号器の処理を行うことが可能になる
という従来例にない効果を有する。

【００４３】（実施の形態３）本発明の第３の実施の形
態における演算処理装置は、ビット選択回路の配線数を
少なくすることができ、ＬＳＩ化に際して配線領域の面
積が小さくなり低コスト化が図りやすいような構成を有
している。本実施の形態３は、図５に示すように、第１
の実施の形態（図１）におけるビット選択回路７と多入
力排他的論理和回路８の代わりに、カスケード型排他的
論理和選択回路１２と判定回路１３を有した構成となっ
ている。カスケード型排他的論理和選択回路１２は図６
に示すように構成されている。すなわち、２入力１出力
の排他的論理和回路１４の出力を第１の入力として接続
され、２入力１出力の排他的論理和回路１４の２つの入
力をそれぞれ第２、第３の入力データとして接続された
３入力１出力のセレクタ１５を構成単位１６とし、この
構成単位１６のセレクタ１５の出力を次段構成単位の第
３の入力データとすることにより構成単位１６を７個多
段従属接続し、シフトレジスタ４の初段を除く各ビット
の出力が順にこの多段従属接続された各構成単位１６の
第２の入力データとして接続されている。また、この多
段接続された構成単位１６の初段の構成単位１６（１）
の第３の入力データとしてシフトレジスタ４の初段のビ
ットの出力が接続されている。

【００４４】図５において、６はレジスタであり、実施
の形態１および２と同様に、排他的論理和演算の対象デ
ータのビット位置指定を行うビット選択情報を保持する
ものである。このビット選択情報は、同時に図６に示し
たレジスタ６の各ビットを各構成単位１６内の２入力１
出力の排他的論理和回路１４の入力として使用するか否
かを示すものあり、各構成単位１６内のセレクタ１５の
制御信号１８として接続されている。１３はレジスタ６
の各ビットの前段以前のビットが２入力１出力の排他的
論理和回路１４の入力として使用されるか否かを判定す
る判定手段としての判定回路であり、各構成単位１６内
のセレクタ１５の制御信号１９として接続されている。

【００４５】本実施の形態においては、以上のように構
成されているので、図１０に示すような排他的論理和演
算対象のビット数が符号化データＸ１とＸ２とで変化す
る（Ｘ１は５ビット、Ｘ２は３ビット）の様な場合に
も、実施の形態２と同様の以下のような処理ステップに
よって符号化処理を行うことが可能になる。

【００４６】以下に、畳み込み符号器の処理を行う動作
をステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータ読み出して、データバス３を介し
てシフトレジスタ４に格納する。アドレスカウンタ２の
値は１だけインクリメントされる。 ステップ２：データメモリ１からアドレスカウンタ２で
示される番地のデータを読みだして、データバス３を介
してシフトレジスタ５に格納する。 ステップ３：レジスタ６に、図１０における符号化デー
タＸ１を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'01010111' を格納する。

【００４７】ステップ４：カスケード型排他的論理和選
択回路１２が動作して符号化データを生成し、結果をシ
フトレジスタ９にシフト入力して格納する。このとき、
カスケード型排他的論理和選択回路１２内の各構成単位
１６は、制御信号１８および１９により図７に示すよう
な選択動作を行う。 ステップ５：レジスタ６に、図１０における符号化デー
タＸ２を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'01001001' を格納する。

【００４８】ステップ６：カスケード型排他的論理和選
択回路１２が動作して符号化データを生成し、結果をシ
フトレジスタ９にシフト入力して格納する。このときカ
スケード型排他的論理和選択回路１２内の各構成単位１
６は、制御信号１８および１９により図７に示すような
選択動作を行う。 ステップ７：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００４９】以上のステップ０から７までの処理で、情
報データ１ビット分の符号化処理が実行されたことにな
る。以降は、ステップ３から７を繰り返して実行するこ
とにより、符号化処理をすすめることができる。ステッ
プ３から７の処理を４回繰り返すとシフトレジスタ９に
８ビットの符号化データが格納されるので、下記のステ
ップ８の動作を行う。また８回繰り返すとシフトレジス
タ５の内容が全てシフトアウトされるので、ステップ２
の動作を行って入力データの補充を行う。 ステップ８：シフトレジスタ９の値をデータメモリ１に
格納する。

【００５０】以上のように、本実施の形態３の演算処理
装置においては、図１０に示すような排他的論理和演算
対象のビット数が符号化データＸ１とＸ２とで変化する
（Ｘ１は５ビット、Ｘ２は３ビット）の様な場合にも、
効率的に畳み込み符号器の処理を行うことが可能になる
という従来例にない効果を有する。また、実施の形態２
では必要であった、ステップ３’およびステップ５’の
処理が不要になるので、より高速に畳み込み符号器の処
理を行うことができる。

【００５１】また実施の形態２の図４と本実施の形態３
の図６とを比較すると明らかなように、本実施の形態３
は実施の形態２と同等の機能を有しながら配線構造が単
純で、かつ配線量が少ないので、ＬＳＩ化に際して配線
領域の面積が小さくなり、低コスト化が図りやすいとい
う効果を有する。

【００５２】（実施の形態４）第４の実施の形態におけ
る演算処理装置は、１情報ビットの入力に対して複数の
符号化データを生成する場合に、各符号化データに対応
する演算対象データのビット選択位置を高速に切り替え
られるように構成したものである。本実施の形態４は、
図８に示すように、第２の符号化データに対応する排他
的論理和演算の対象データのビット位置指定を行うビッ
ト選択情報を保持するレジスタ２０と、レジスタ６とレ
ジスタ２０の出力を選択して出力するセレクタ２１を備
えている。その他の構成は第３の実施の形態（図５）と
変わりがない。

【００５３】以下に、畳み込み符号器の処理を行う動作
をステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータ読み出して、データバス３を介し
てシフトレジスタ４に格納する。アドレスカウンタ２の
値は１だけインクリメントされる。 ステップ２：データメモリ１からアドレスカウンタ２で
示される番地のデータを読みだして、データバス３を介
してシフトレジスタ５に格納する。 ステップ３：レジスタ６に、図１０における符号化デー
タＸ１を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'01010111' を格納する。

【００５４】ステップ４：レジスタ１０に、図１０にお
ける符号化データＸ２を生成するのに必要となるシフト
レジスタのビット位置のデータb'01001001' を格納す
る。 ステップ５：カスケード型排他的論理和選択回路１２が
動作して符号化データを生成し、結果をシフトレジスタ
９にシフト入力して格納する。このとき、セレクタ２１
はレジスタ６の内容を選択して出力する。カスケード型
排他的論理和選択回路１２内の各構成単位１６は、制御
信号１８および１９により図７に示すような選択動作を
行う。

【００５５】ステップ６：カスケード型排他的論理和選
択回路１２が動作して符号化データを生成し、結果をシ
フトレジスタ９にシフト入力して格納する。このときセ
レクタ２１はレジスタ２０の内容を選択して出力する。
カスケード型排他的論理和選択回路１２内の各構成単位
１６は、制御信号１８および１９により図７に示すよう
な選択動作を行う。 ステップ７：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００５６】以上のステップ０から７までの処理で、情
報データ１ビット分の符号化処理が実行されたことにな
る。以降は、ステップ３から７を繰り返して実行するこ
とにより、符号化処理を進めることができる。ステップ
５から７の処理を４回繰り返すと、シフトレジスタ９に
８ビットの符号化データが格納されるので、下記のステ
ップ８の動作を行う。また８回繰り返すとシフトレジス
タ５の内容が全てシフトアウトされるので、ステップ２
の動作を行って入力データの補充を行う。 ステップ８：シフトレジスタ９の値をデータメモリ１に
格納する。

【００５７】以上のように、本実施の形態４の演算処理
装置においては、図１０に示すような排他的論理和演算
対象のビット数が符号化データＸ１とＸ２とで変化する
（Ｘ１は５ビット、Ｘ２は３ビット）の様な場合にも、
効率的に畳み込み符号器の処理を行うことが可能になる
という従来例にない効果を有する。

【００５８】符号化率が２分の１以下の場合、すなわち
１情報ビットの入力に対して複数の符号化データを生成
する場合に、各符号化データに対応する演算対象データ
のビット選択位置を高速に切り替えられるので、ビット
選択位置データを頻繁に書き換える必要がなくなり、よ
り高速に畳み込み符号器の処理を行うことができる。さ
らに、実施の形態３と同様に、ＬＳＩ化に際して配線領
域の面積が小さくなり、低コスト化が図りやすいという
効果を有する。

【００５９】（実施の形態５）第５の実施の形態では、
畳み込み符号と同様に誤り訂正符号の一種であるターボ
符号の符号化処理を行う演算処理装置について、図１１
を参照してその構成と動作を説明する。ターボ符号は、
畳み込み符号の性能を大きく上回る誤り訂正符号として
提案され、無線通信システムへの適用も検討されている
ものである。図２５はターボ符号器の構成を示す図であ
る。ターボ符号器は２つの再帰的組織畳み込み符号化器
（ＲＳＣ）２５１と２５２とその間のインタリーバ２５
３によって構成される。このインタリーバ２５３はデー
タのビット系列をランダムに入れ換えることによりイン
タリービングを実現する。例えば、インターリーバ２５
３に、データのビット系列｛ｄ１, ｄ２, ｄ３, ｄ４,
ｄ５, ｄ６, ｄ７, ｄ８｝を入力すると、ビット系列
｛ｄ４, ｄ６, ｄ２, ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝
を出力する。符号化の手順としては、ＲＳＣ２５１によ
り情報系列を符号化し、また１フレーム分の情報系列に
ランダムインタリービングを施した後に、ＲＳＣ２５２
によって符号化を行う。ＲＳＣ２５１と２５２には、同
じ構成のＲＳＣを用いる。図２３および図２４は、ＲＳ
Ｃの構成例を示す図である。

【００６０】図１１において、１から９までの構成要素
は第１の実施形態と同様である。２０はレジスタであ
り、図２３に示したＲＳＣにおいて入力データが入力す
る側の排他的論理和演算の対象データのビット位置指定
を行うビット選択情報を保持する。３０はビット選択回
路であり、シフトレジスタ５の出力の１ビットとシフト
レジスタ４の初段のビットを除く３ビットの合計４ビッ
トの中からレジスタ２０で指定された位置のビットデー
タを選択して多入力排他的論理和回路３１に出力する。
レジスタ２０とビット選択回路３０は第２のビット選択
手段を構成するものである。３１は第２の排他的論理和
演算手段としての多入力排他的論理和回路である。３３
はインタリーバであり、データを入力すると、データの
ビット系列をランダムに入れ換えて出力する。

【００６１】図１３はビット選択手段３０の構成例を示
す図である。ビット選択回路３０には、シフトレジスタ
５の出力の１ビットとシフトレジスタ４の初段のビット
を除く３ビットが入力されるよう接続されている。７０
１〜７０３は４ビット入力１ビット出力のセレクタであ
り、入力の４ビットには、シフトレジスタ５の出力の１
ビットとシフトレジスタ４の初段のビットを除く３ビッ
トが接続されており、セレクタ７０１〜７０３の出力
は、３入力排他的論理和回路８の入力に接続されてい
る。なお、図１１において、シフトレジスタ４と５、レ
ジスタ６と２０、ビット選択回路７と３０、および多入
力排他的論理和回路８と３１は、ＲＳＣ３２を構成する
ものである。

【００６２】次に、本実施の形態における演算処理装置
において、データメモリ１に格納されている情報データ
に対して図２３および２５に示すようなターボ符号器の
処理を行う動作について図１１、１２、１３、２３およ
び図２５を参照しながら説明する。また、デ−タメモリ
１、アドレスカウンタ２、データバス３、シフトレジス
タ５、レジスタ６、９等のデ−タパスのビット幅は８ビ
ット幅であるとする。シフトレジスタ４のビット数は３
ビットとする。データメモリ１には、符号化対象のデー
タ８ビットを１語として０番地から順に格納されている
ものとする。ここでは簡単のため、１フレームの情報デ
ータは８ビットであるとする。

【００６３】以下に、ターボ符号器の処理を行う動作を
ステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地を
設定する。また、シフトレジスタ４に、０を格納する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータを読み出して、データバス３を介
してシフトレジスタ５に格納する。アドレスカウンタ２
の値は１だけインクリメントする。 ステップ２：レジスタ６に、図２３における符号化デー
タＸを生成するのに必要となるシフトレジスタのビット
位置のデータb'1011' を格納する。 ステップ３：レジスタ２０に、図２３におけるシフトレ
ジスタの初段の入力データを生成するのに必要となるビ
ット位置のデータb'1101' を格納する。

【００６４】ステップ４：ビット選択回路３０と多入力
排他的論理和回路３１が動作する。このとき、このと
き、図１３に示したビット選択回路３０内のセレクタ７
０１〜７０３は、レジスタ２０に保持されたビット位置
データに従って動作する。即ち、セレクタ７０１〜７０
３はそれぞれ、ビット０、ビット２、ビット３を選択し
て、多入力排他的論理和回路３１に出力する。図１２に
示すように、多入力排他的論理和回路３１の出力がビッ
ト選択回路７のビット３として入力される。ビット選択
回路７と多入力排他的論理和回路８が動作して符号化デ
ータを生成し、結果をソフトレジスタ９にシフト入力し
て格納する。このとき、図１２に示したビット選択回路
７内のセレクタ７０１〜７０３は、レジスタ６に保持さ
れたビット位置データに従って動作する。即ち、セレク
タ７０１〜７０３はそれぞれ、ビット０、ビット１、ビ
ット３を選択して、多入力排他的論理和回路８に出力す
る。 ステップ５：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００６５】以上のステップ０から５までの処理で、情
報データ１ビット分の符号化処理が実行された。以降
は、ステップ４と５を繰り返して実行することにより、
符号化処理をすすめることができる。ステップ４と５の
処理を８回繰り返すとシフトレジスタ５の内容が全てシ
フトアウトされる。また、シフトレジスタ９に８ビット
の符号化データが格納されるので、下記のステップ６の
動作を行う。また、もし情報データのビット数が８ビッ
トより大きいときは、ステップ１の動作を行って入力デ
ータの補充を行う。 ステップ６：シフトレジスタ９の値をデータメモリ１に
格納する。 以上で、図２５において、１フレーム分の情報データに
対するＲＳＣ２５１による符号化処理が終了したことに
なる。

【００６６】次に、１フレーム分の情報データに対する
インタリーブを行う。まずデータメモリ１のアドレス０
番地から１フレーム分の情報データのビット系列｛ｄ
１, ｄ２, ｄ３, ｄ４, ｄ５, ｄ６, ｄ７, ｄ８｝を読
み出し、バス３を介してインタリーバ３３に入力する。
インタリーバ３３は、ビット系列｛ｄ４, ｄ６, ｄ２,
ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝を出力する。このビッ
ト系列を、データメモリ１の１番地に格納する。最後
に、インターリーブ後の１フレーム分のビット系列｛ｄ
４, ｄ６, ｄ２,ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝に対
して、符号化を行う。これは、データの先頭番地を１番
地として、上記のステップ０から６までの処理を行えば
よい。このとき、ステップ４と５は８回繰り返す。

【００６７】以上のように、本実施の形態５の演算処理
装置においては、シフトレジスタ４と５が符号化対象の
情報データを１ビットずつシフトしながらビット選択回
路７およびビット選択回路３０に供給し、また多入力排
他的論理和回路３１の出力が、ビット選択回路７の入力
の１部として供給されるので、上記のようにターボ符号
器の処理を効率的に行うことが可能になるという従来例
にない効果を有する。なお、本実施の形態においては、
多入力排他的論理和回路の出力を直接ビット選択回路７
に入力するように構成しているが、間にパイプラインレ
ジスタを設置したりするようにしても良い。また、上記
のステップごとに記述した動作タイミングを、本発明の
技術思想に沿って、適当に変更しても差しつかえない。

【００６８】（実施の形態６）第６の実施の形態の演算
処理装置は、ビット選択回路で選択するビット数を変化
させることを柔軟に行えるような構成を有している。こ
の装置は、図１４、図１５および図１６に示す構成を備
えている。図１１、図１２および図１３との違いは大き
く３点ある。

【００６９】第１点は、図１５と１６に示すように、多
入力排他的論理和回路８と３１とにおいて入力シフトビ
ット数の異なる２個の多入力排他的論理和回路から構成
されていることである。即ち、２入力排他的論理和回路
８０１と、３入力排他的論理和回路８０２とを有してい
る。

【００７０】第２点は、図１４に示されている、レジス
タ３６および３７を有していることである。レジスタ３
６、３７にはそれぞれ、多入力排他的論理和回路８およ
び３１内の２個の排他的論理和回路のうちどれを使用す
るかを示す情報を保持する。

【００７１】第３点は、図１４、１５、１６に示された
２入力１出力のセレクタ３４と３５を有していることで
ある。このセレクタ３４と３５は多入力排他的論理和回
路８、３１内の２個の排他的論理和回路の出力に接続さ
れており、それぞれレジスタ３６、３７の値に従って選
択して出力するものである。なお、図１４において、シ
フトレジスタ４と５、レジスタ６と２０、レジスタ３６
と３７、ビット選択回路７と３０、多入力排他的論理和
回路８と３１、およびセレクタ３４と３５は、ＲＳＣ３
２を構成するものである。

【００７２】本実施の形態においては、以上のように構
成されているので、図２４に示すような排他的論理和演
算対象のビット数がＲＳＣ内の２つの排他的論理和回路
で異なる（入力データが入力する方の排他的論理和では
３ビットが入力し、符号化データを出力する排他的論理
和では２ビットが入力する）様な場合にも、実施の形態
５と同様の以下のような処理ステップによって符号化処
理を行うことが可能になる。

【００７３】以下に、ターボ符号器の処理を行う動作を
ステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。また、シフトレジスタ４に、０を格納す
る。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータを読み出して、データバス３を介
してシフトレジスタ５に格納する。アドレスカウンタ２
の値は１だけインクリメントする。 ステップ２：レジスタ６に、図２４に示したＲＳＣで符
号化データＸを生成するのに必要なシフトレジスタのビ
ット位置データb'1010' を格納する。 ステップ３：レジスタ２０に、図２３におけるシフトレ
ジスタの初段の入力データを生成するのに必要となるビ
ット位置のデータb'1110' を格納する。 ステップ３’：レジスタ３６に、図２３においてシフト
レジスタの初段の入力データを生成する排他的論理和に
入力するビット数３を格納する。 ステップ３’’：レジスタ３７に、図２３において符号
化データを生成する排他的論理和に入力するビット数２
を格納する。

【００７４】ステップ４：ビット選択回路３０と多入力
排他的論理和回路３１が動作して、セレクタ３４を介し
て結果をビット選択回路７に出力する。このとき、図１
６に示したビット選択回路３０内のセレクタ７０１〜７
０３は、レジスタ２０に保持されたビット位置データに
従って動作する。即ち、セレクタ７０１〜７０３はそれ
ぞれ、ビット１、ビット２、ビット３を選択して、多入
力排他的論理和回路３１内の３入力排他的論理和回路８
０２に出力する。セレクタ３４は、レジスタ３６に格納
された情報にしたがって、３入力排他的論理和回路８０
２の出力を選択して出力する。

【００７５】図１５に示すように、多入力排他的論理和
回路３１の出力はビット選択回路７のビット３として入
力される。ビット選択回路７と多入力排他的論理和回路
８が動作して符号化データを生成し、結果をセレクタ３
５を介してソフトレジスタ９にシフト入力して格納す
る。このとき、図１５に示したビット選択回路７内のセ
レクタ７０１〜７０３は、レジスタ６に保持されたビッ
ト位置データに従って動作する。即ち、セレクタ７０１
は動作せず、７０２、７０３はそれぞれ、ビット１、ビ
ット３を選択して、多入力排他的論理和回路８内の２入
力排他的論理和回路８０１に出力する。セレクタ３５
は、レジスタ３７に格納された情報にしたがって、２入
力排他的論理和回路８０１の出力を選択してシフトレジ
スタ９にシフト入力する。 ステップ５：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００７６】以上のステップ０から５までの処理で、情
報データ１ビット分の符号化処理が実行された。以降
は、ステップ４と５を繰り返して実行することにより、
符号化処理をすすめることができる。ステップ４と５の
処理を８回繰り返すとシフトレジスタ５の内容が全てシ
フトアウトされる。また、シフトレジスタ９に８ビット
の符号化データが格納されるので、下記のステップ８の
動作を行う。また、もし情報データのビット数が８ビッ
トより大きいときは、ステップ１の動作を行って入力デ
ータの補充を行う。 ステップ６：シフトレジスタ９の値をデータメモリ１に
格納する。 以上で、図２５において、１フレーム分の情報データに
対するＲＳＣ２５１（図２４）による符号化処理が終了
したことになる。

【００７７】次に、１フレーム分の情報データに対する
インタリーブを行う。まずデータメモリ１のアドレス０
番地から１フレーム分の情報データのビット系列｛ｄ
１, ｄ２, ｄ３, ｄ４, ｄ５, ｄ６, ｄ７, ｄ８｝を読
み出し、バス３を介してインタリーバ３３に入力する。
インタリーバ３３は、ビット系列｛ｄ４, ｄ６, ｄ２,
ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝を出力する。このビッ
ト系列を、データメモリ１の１番地に格納する。最後
に、インターリーブ後の１フレーム分のビット系列｛ｄ
４, ｄ６, ｄ２,ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝に対
して、符号化を行う。これは、データの先頭番地を１番
地として、上記のステップ０から６までの処理を行えば
よい。このとき、ステップ４と５は８回繰り返す。

【００７８】以上のように、本実施の形態６の演算処理
装置においては、図２４に示すような排他的論理和演算
対象のビット数がＲＳＣ内の２つの排他的論理和回路で
異なる（入力データが入力する方の排他的論理和では３
ビットが入力し、符号化データを出力する排他的論理和
では２ビットが入力する）様な場合にも、効率的にター
ボ符号器の処理を行うことが可能になるという従来例に
ない効果を有する。

【００７９】（実施の形態７）本発明の第７の実施の形
態の演算処理装置は、ビット選択回路の配線数を少なく
することができ、ＬＳＩ化に際して配線領域の面積が小
さくなり低コスト化が図りやすいような構成を有してい
る。この装置は、図１７に示すように、第５の実施形態
（図１１）におけるビット選択回路７と多入力排他的論
理和回路８の代わりに、カスケード型排他的論理和選択
回路１２と判定回路１３を有し、また、ビット選択回路
３０と多入力排他的論理和回路３１の代わりに、カスケ
ード型排他的論理和選択回路３８と判定回路３９を有し
た構成となっている。カスケード型排他的論理和選択回
路１２は、図１８に示すように構成されている。すなわ
ち、２入力１出力の排他的論理和回路１４の出力を第１
の入力として接続され、２入力１出力の排他的論理和回
路１４の２つの入力を、それぞれ第２、第３の入力デー
タとして接続された３入力１出力のセレクタ１５を構成
単位１６とし、この構成単位１６のセレクタ１５の出力
を、次段構成単位の第３の入力データとすることによ
り、構成単位１６を３個多段従属接続し、シフトレジス
タ４の各ビットの出力が、順にこの多段従属接続された
各構成単位１６の第２の入力データとして接続されてい
る。また、この多段接続された構成単位１６の初段の構
成単位１６（１）の第３の入力データとして、シフトレ
ジスタ４の初段に入力するビットが接続されている。

【００８０】図１７において、６はレジスタであり、実
施の形態５および６と同様に排他的論理和演算の対象デ
ータのビット位置指定を行うビット選択情報を保持する
ものである。このビット選択情報は、同時に図１８に示
したシフトレジスタ６の各ビットを各構成単位１６内の
２入力１出力の排他的論理和回路１４の入力として使用
するか否かを示すものあるので、各構成単位１６内のセ
レクタ１５の制御信号１８として接続されている。１３
はシフトレジスタ４の各ビットの前段以前のビットが２
入力１出力の排他的論理和回路１４の入力として使用さ
れるか否かを判定する判定手段としての判定回路であ
り、各構成単位１６内のセレクタ１５の制御信号１９と
して接続されている。

【００８１】カスケード型排他的論理和選択回路３８は
図１９に示すように構成されている。構成単位１６が３
個多段従属接続され、シフトレジスタ４の各ビットの出
力が順にこの多段従属接続された各構成単位１６の第２
の入力データとして接続されているのは、カスケード型
排他的論理和選択回路１２と同様である。異なるのは、
多段接続された構成単位１６の初段の構成単位１６
（１）の第３の入力データとしてシフトレジスタ５の出
力ビットが接続されている点と、多段接続された構成単
位１６の最終段のセレクタ１５の出力が、シフトレジス
タ４の初段の入力として接続されている点である。

【００８２】２０は実施の形態５および６と同様なレジ
スタであり、図２３または図２４に示したＲＳＣにおい
て入力データが入力する側の排他的論理和演算の対象デ
ータのビット位置指定を行うビット選択情報を保持す
る。このビット選択情報は同時に図１９に示したシフト
レジスタ４の各ビットを各構成単位１６内の２入力１出
力の排他的論理和回路１４の入力として使用するか否か
を示すものあるので、各構成単位１６内のセレクタ１５
の制御信号１８として接続されている。３９は、シフト
レジスタ４の各ビットの前段以前のビットが２入力１出
力の排他的論理和回路１４の入力として使用されるか否
かを判定する判定手段としての判定回路であり、各構成
単位１６内のセレクタ１５の制御信号１９として接続さ
れている。なお、図１７において、シフトレジスタ４と
５、レジスタ６と２０、カスケード型排他的論理和選択
回路１２と３８、および判定回路１３と３９は、ＲＳＣ
３２を構成するものである。

【００８３】本実施の形態７においては、以上のように
構成されているので、図２４に示すような排他的論理和
演算対象のビット数がＲＳＣ内の２つの排他的論理和回
路で異なる（入力データが入力する方の排他的論理和で
は３ビットが入力し、符号化データを出力する排他的論
理和では２ビットが入力する）様な場合にも、実施の形
態６と同様の以下のような処理ステップによって符号化
処理を行うことが可能になる。

【００８４】以下に、ターボ符号器の処理を行う動作を
ステップに分けて説明する。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。また、シフトレジスタ４に、０を格納す
る。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータを読み出して、データバス３を介
してシフトレジスタ５に格納する。アドレスカウンタ２
の値は１だけインクリメントする。 ステップ２：レジスタ６に、図２４に示したＲＳＣで符
号化データＸを生成するのに必要なシフトレジスタのビ
ット位置データb'1010' を格納する。 ステップ３：レジスタ２０に、図２３におけるシフトレ
ジスタの初段の入力データを生成するのに必要となるビ
ット位置のデータb'1110' を格納する。

【００８５】ステップ４：カスケード型排他的論理和選
択回路３８が動作して、シフトレジスタ４の初段の入力
となり、かつカスケード型排他的論理和選択回路１２の
初段の構成単位の入力となるデータを生成する。このと
きカスケード型排他的論理和選択回路３８内の各構成単
位１６は、制御信号１８および１９により図７に示すよ
うな選択動作を行う。また、カスケード型排他的論理和
選択回路１２が動作して、符号化データを生成する。こ
のときカスケード型排他的論理和選択回路１２内の各構
成単位１６は、制御信号１８および１９により図７に示
すような選択動作を行う。 ステップ５：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００８６】以上のステップ０から７までの処理で、情
報データ１ビット分の符号化処理が実行された。以降
は、ステップ６と７を繰り返して実行することにより、
符号化処理をすすめることができる。ステップ６と７の
処理を８回繰り返すとシフトレジスタ９に８ビットの符
号化データが格納されるので、下記のステップ８の動作
を行う。また８回繰り返すとシフトレジスタ５の内容が
全てシフトアウトされるので、ステップ１の動作を行っ
て入力データの補充を行う。 ステップ６：シフトレジスタ９の値をデータメモリ１に
格納する。 以上で、図２５において、１フレーム分の情報データに
対するＲＳＣ２５１（図２４）による符号化処理が終了
したことになる。

【００８７】次に、１フレーム分の情報データに対する
インタリーブを行う。まずデータメモリ１のアドレス０
番地から１フレーム分の情報データのビット系列｛ｄ
１, ｄ２, ｄ３, ｄ４, ｄ５, ｄ６, ｄ７, ｄ８｝を読
み出し、バス３を介してインタリーバ３３に入力する。
インタリーバ３３は、ビット系列｛ｄ４, ｄ６, ｄ２,
ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝を出力する。このビッ
ト系列を、データメモリ１の１番地に格納する。最後
に、インターリーブ後の１フレーム分のビット系列｛ｄ
４, ｄ６, ｄ２,ｄ８, ｄ５, ｄ１, ｄ７, ｄ３｝に対
して、符号化を行う。これは、データの先頭番地を１番
地として、上記のステップ０から６までの処理を行えば
よい。このとき、ステップ４と５は８回繰り返す。

【００８８】以上のように、本実施の形態７の演算処理
装置においては、図２４に示すような排他的論理和演算
対象のビット数がＲＳＣ内の２つの排他的論理和回路で
異なる（入力データが入力する方の排他的論理和では３
ビットが入力し、符号化データを出力する排他的論理和
では２ビットが入力する）様な場合にも、効率的にター
ボ符号器の処理を行うことが可能になるという従来例に
ない効果を有する。実施形態６では必要であった、ステ
ップ３’およびステップ３’’の処理が不要になるの
で、より高速に畳み込み符号器の処理を行うことができ
る。また実施の形態６と同等の機能を有しながら配線構
造が単純で、かつ配線量が少ないので、ＬＳＩ化に際し
て配線領域の面積が小さくなり低コスト化が図りやすい
という効果を有する。

【００８９】（実施の形態８）第８の実施の形態の演算
処理装置は、ターボ符号器だけでなく、畳み込み符号器
としても動作できるような構成を有している。この演算
処理装置は、図２０に示すような構成を備えている。第
７の実施形態における図１７との違いは、カスケード型
排他的論理和選択回路３８の出力とシフトレジスタ５の
出力のどちらかを選択してシフトレジスタ４１およびカ
スケード型排他的論理和選択回路１２に出力するセレク
タ４１を備えている点である。なお、図２０において、
シフトレジスタ４と５、レジスタ６と２０、カスケード
型排他的論理和選択回路１２と３８、および判定回路１
３と３９、およびセレクタ４１は、ＲＳＣ３２を構成す
るものである。

【００９０】セレクタ４１がカスケード型排他的論理和
選択回路３８の出力を選択している場合は、図１７と機
能的に全く同じ構成であり、第７の実施形態に示した手
順でターボ符号器の処理を行うことができる。セレクタ
４１が、シフトレジスタ５の出力を選択するようにすれ
ば、畳み込み符号器の処理を行うことができる。

【００９１】以下、図２１に示す畳み込み符号器の処理
を行う動作を図２０と図１８および図７を用い、ステッ
プに分けて説明する。なおシフトレジスタ４には予め０
が格納されているものとする。 ステップ０：アドレスカウンタ２にデータの先頭番地０
を設定する。 ステップ１：データメモリ１からアドレスカウンタ２で
示される番地のデータ読み出して、データバス３を介し
てシフトレジスタ５に格納する。アドレスカウンタ２の
値は１だけインクリメントされる。 ステップ２：レジスタ６に、図２１における符号化デー
タＸ１を生成するのに必要となるシフトレジスタのビッ
ト位置のデータb'1011' を格納する。 ステップ３：カスケード型排他的論理和選択回路１２が
動作して符号化データを生成し、結果をシフトレジスタ
９にシフト入力して格納する。このときカスケード型排
他的論理和選択回路１２内の各構成単位１６は、制御信
号１８および１９により図７に示すような選択動作を行
う。

【００９２】ステップ４：レジスタ６に、図２１におけ
る符号化データＸ２を生成するのに必要となるシフトレ
ジスタのビット位置のデータb'1001' を格納する。 ステップ５：カスケード型排他的論理和選択回路１２が
動作して符号化データを生成し、結果をシフトレジスタ
９にシフト入力して格納する。このときカスケード型排
他的論理和選択回路１２内の各構成単位１６は、制御信
号１８および１９により図７に示すような選択動作を行
う。 ステップ６：シフトレジスタ４と５が同時に１ビット左
にシフトする。

【００９３】以上のステップ０から６までの処理で、情
報データ１ビット分の符号化処理が実行された。以降
は、ステップ２から６を繰り返して実行することによ
り、符号化処理をすすめることができる。ステップ２か
ら６の処理を４回繰り返すとシフトレジスタ９に８ビッ
トの符号化データが格納されるので、下記のステップ７
の動作を行う。また８回繰り返すとシフトレジスタ５の
内容が全てシフトアウトされるので、ステップ１の動作
を行って入力データの補充を行う。 ステップ７：シフトレジスタ９の値をデータメモリ１に
格納する。

【００９４】以上のように、本実施の形態８の演算処理
装置においては、畳み込み符号器の符号化処理だけでな
く、ターボ符号器の処理も行うことができるという従来
例にない効果を有する。また、図２１に示すような排他
的論理和演算対象のビット数が符号化データＸ１とＸ２
とで変化する（Ｘ１は５ビット、Ｘ２は３ビット）の様
な場合にも、効率的に畳み込み符号器の処理を行うこと
が可能になるという従来例にない効果を有する。さら
に、配線構造が単純で、かつ配線量が少ないので、ＬＳ
Ｉ化に際して配線領域の面積が小さくなり低コスト化が
図りやすいという効果を有する。

【００９５】（実施の形態９）第９の実施の形態では、
ターボ符号器の処理をより高速に行うことができる演算
処理装置について説明する。図２２にこの演算処理装置
の構成を示す。３２はＲＳＣであり、図１１、１４、１
７、２０の中に示したＲＳＣ３２のいずれを用いて構成
しても良い。４０もＲＳＣであり、ＲＳＣ３２と全く同
様に構成されている。４２はセレクタであり、ＲＳＣ３
２の出力とＲＳＣ４０の出力のどちらかを選んで、シフ
トレジスタ９に出力する。

【００９６】以下、この演算処理装置でターボ符号器の
処理を行う動作を、図２２を用いて順を追って説明す
る。まず、デーメモリ１から情報データを読み出し、イ
ンタリーバ３３に入力してインターリーブを行う。イン
ターリーブ後のビット位置変換されたデータは再びデー
タメモリ１に格納しておく。なおＲＳＣ３２と４０の中
のシフトレジスタ４には、あらかじめ０が格納されてい
るものとする。

【００９７】次に、データメモリ１から情報データを読
みだして、データバス３を介してＲＳＣ３２の中のシフ
トレジスタ５に格納する。またデータメモリ１からイン
ターリーブ後の情報データを読みだして、ＲＳＣ４０の
中のシフトレジスタ５に格納する。

【００９８】ＲＳＣ３２と４０は並列に動作する。それ
ぞれ、実施の形態５から８のいずれかに記載したステッ
プで動作を行い、それぞれ符号化データを１ビットずつ
出力する。セレクタ４２は、ＲＳＣ３２と４０から出力
された符号化データを交互に選択して、シフトレジスタ
９にシフト入力する。シフトレジスタ９に８ビットずつ
符号化データが格納されるごとに、シフトレジスタ９の
データをデータメモリ１に格納する。１フレーム分の情
報データの符号化処理を終えるまで、上記動作を続け
る。

【００９９】以上の動作により、ＲＳＣ３２とＲＳＣ４
０が並列に動作して、情報データとインターリーブ後の
情報データの符号化処理を並列に行うことができるの
で、ターボ符号器の処理を高速に行えるという効果を有
する。また、セレクタ４２が情報データとインターリー
ブ後の情報データの符号化データを１ビットずつ交互に
選択してシフトレジスタ９に格納していくので、ターボ
符号器の符号化データを効率良く準備することができる
という効果を有する。

【０１００】（実施の形態１０）第１０の実施の形態で
は、上記した第１から第９の実施の形態の演算処理装置
を備えたＤＳＰについて説明する。ＤＳＰは、ディジタ
ル信号処理専用の１チップ・マイクロプロセッサであ
り、積和演算を高速に実施できるハードウェア構成を備
えているが、図２６に示すように、この実施形態１０に
おけるＤＳＰ６０では、積和演算部６２の他に、実施形
態１から９の演算処理装置６１と、外部とのデータの入
出力を行う入出力部６３と、演算処理装置６１および入
出力部６３を制御する制御部とを１チップ内に設けてい
る。このＤＳＰ６０は、制御部６４の制御のもとに、演
算処理装置６１が機能する場合には、誤り訂正符号化用
のＤＳＰとして動作し、高速に畳み込み符号器の処理を
行うことができる。また、制御部６４の制御のもとに積
和演算部６２が機能する場合には、積和演算を高速で実
行することができ、ディジタルフィルタやＦＦＴ（高速
フーリエ変換）演算器などにおける演算を効率的に処理
することができる。

【０１０１】このように、上記した実施の形態１から９
の演算処理装置は、通常のＤＳＰの中に組み入れること
が可能であり、高速に畳み込み符号器の処理を行うこと
ができ、演算器における演算を効率的に処理することが
できる。

【０１０２】（実施の形態１１）第１１の実施の形態で
は、畳み込み符号化を行うＤＳＰが組み込まれた無線移
動局について説明する。図２７に示すように、この無線
移動局装置７００は、送受信共用のアンテナ部７１０
と、受信部７２１および送信部７２２からなる無線部７
２０と、信号の変調および復調と符号化および復号化と
を行うベースバンド信号処理部７３０と、音声を放音す
るスピーカ７５１と、音声を入力するマイク７５２と、
送受信するデータを外部装置との間で入出力するデータ
入出力部７５３と、動作状態を表示する表示部７５４
と、テンキー等の操作部７５５と、アンテナ部７１０、
無線部７２０、ベースバンド信号処理部７３０、表示部
７５４および操作部７５５等を制御する制御部７６０と
を備えている。

【０１０３】また、ベースバンド信号処理部７３０は、
受信信号を復調する復調部７３１と、送信信号を変調す
る変調部７３５と、１チップのＤＳＰ７４０とで構成さ
れ、ＤＳＰ７４０は、ビタビ復号部７４２と、実施の形
態１から９の演算処理装置から成る畳み込み符号化部７
４３と、音声信号の符号化復号を行う音声コーデック部
７４４と、送受信のタイミングを計って受信信号を復調
部７３１からビタビ復号部７４２に、送信信号を畳み込
み符号化部７４３から変調部７３５に送るタイミング制
御部７４１とを、それぞれソフトウェアで構成してい
る。

【０１０４】この無線移動局装置７００の制御部７６０
は、無線移動局装置７００全体の動作を制御し、例え
ば、操作部７５５から入力した信号を表示部７５４に表
示したり、操作部７５５から入力した信号を受けて、発
着呼の動作を行うための制御信号を、通信シーケンスに
したがって、アンテナ部７１０、無線部７２０およびベ
ースバンド信号処理部７３０等に出力する。

【０１０５】無線移動局装置７００から音声が送信され
る場合には、マイク７５２から入力した音声信号がＡＤ
変換され（図示なし）、ＤＳＰ７４０のコーデック部７
４４で符号化され、その符号化データが畳み込み符号部
７４３に入力する。また、データが送信される場合に
は、外部から入力したデータがデータ入出力部７５３を
介して畳み込み符号化部７４３に入力する。畳み込み符
号化部７４３は、入力したデータを畳み込み符号化し、
タイミング制御部７４１に出力する。タイミング制御部
７４１は、入力したデータの並び換えや送信出力タイミ
ングの調整を行って、変調部７３５に出力する。変調部
７３５に入力したデータは、デジタル変調され、ＤＡ変
換されて（図示なし）、無線部７２０の送信部７２２に
出力される。送信部７２２は、これを無線信号に変換し
て、アンテナ部７１０に送り、アンテナから電波として
送信される。

【０１０６】一方、受信時には、アンテナ部７１０で受
信された電波が、無線部７２０の受信部７２１で受信さ
れ、ＡＤ変換されて、ベースバンド信号処理部７３０の
復調部７３１に出力される。復調部７３１で復調された
データは、タイミング制御部７４１でデータの並び替え
等が行われた後、ビタビ復号部７４２に入力し、ここ
で、復号される。ビタビ復号部７４２で復号されたデー
タは、音声通信時には、音声コーデック部７４４で音声
復号化され、ＤＡ変換された後、スピーカ７５１から音
声として出力される。また、データ通信時には、ビタビ
復号部７４２で復号されたデータは、データ入出力部７
５３を介して外部に出力される。

【０１０７】図２８は、図２７の無線移動局装置７００
の構成を一部変更し、変調部７３５Ａに拡散部７３７を
設け、また、復調部７３１Ａに逆拡散部７３３を設けた
ＣＤＭＡ通信方式の無線移動局装置７００Ａを示してい
る。この装置では、拡散部７３７および逆拡散部７３３
を備えていることにより、ＣＤＭＡ通信を行うことがで
きる。

【０１０８】このように、本実施の形態１１における無
線移動局装置７００および７００Ａは、ビタビ復号部７
４２、畳み込み符号化部７４３、音声コーデック部７４
４およびタイミング制御部７４１の各部を１チップのＤ
ＳＰ７４０のソフトウェアで形成しているため、少ない
部品点数で組み立てることができる。また、この畳み込
み符号化部７４３を実施の形態１から９の演算装置で形
成しているため、少ないステップで高速に畳み込み符号
化処理を行うことができる。

【０１０９】なおここでも、復調部７３１、７３１Ａお
よび変調部７３５、７３５ＡをＤＳＰ７４０のソフトウ
ェアで構成することが可能であり、また、ＤＳＰとして
実施の形態１０のＤＳＰを使用し、畳み込み符号化部７
４３およびタイミング制御部８４１をそれぞれ別部品で
構成することも可能である。

【０１１０】（実施の形態１２）第１２の実施の形態で
は、畳み込み符号化を行うＤＳＰが組み込まれた無線基
地局について説明する。図２９に示すように、この無線
基地局装置８００は、送信用アンテナ８１２および受信
用アンテナ８１１を有するアンテナ部８１０と、受信部
８２１および送信部８２２から成る無線部８２０と、信
号の変調および復調と符号化および復号化とを行うベー
スバンド信号処理部８３０と、送受信するデータを有線
回線との間で入出力するデータ入出力部８５３と、アン
テナ部８１０、無線部８２０、およびベースバンド信号
処理部８３０等を制御する制御部８６０とを備えてい
る。

【０１１１】また、ベースバンド信号処理部８３０は、
受信信号を復調する復調部８３１と、送信信号を変調す
る変調部８３５と、１チップのＤＳＰ８４０とで構成さ
れ、ＤＳＰ８４０は、ビタビ復号部８４２と、実施の形
態１から９の演算処理装置から成る畳み込み符号化部８
４３と、音声信号、送受信のタイミングを計って受信信
号を復調部８３１からビタビ復号部８４２に、送信信号
を畳み込み符号化部８４３から変調部８３５に送るタイ
ミング制御部８４１とを、それぞれソフトウェアで構成
している。

【０１１２】この無線基地局装置８００では、制御部８
６０の制御のもとに送信・受信の動作が行われ、有線回
線から入力したデータは、データ入出力部８５３を介し
て畳み込み符号化部８４３に入力する。畳み込み符号化
部８４３は、入力したデータを畳み込み符号化し、タイ
ミング制御部８４１に出力する。タイミング制御部８４
１は、入力したデータの並び換えや送信出力タイミング
の調整を行って、変調部８３５に出力する。変調部８３
５に入力したデータは、デジタル変調され、ＤＡ変換さ
れて（図示なし）、無線部８２０の送信部８２２に出力
される。送信部８２２は、これを無線信号に変換して、
送信アンテナ８１２を通じて無線基地局に電波として送
信する。

【０１１３】一方、受信時には、受信アンテナ８１０で
受信された電波が、無線部８２０の受信部８２１で受信
され、ＡＤ変換されて、ベースバンド信号処理部８３０
の復調部８３１に出力される。復調部８３１で復調され
たデータは、タイミング制御部８４１でデータの並び替
え等が行われた後、ビタビ復号部８４２に入力し、ここ
で復号される。ビタビ復号部８４２で復号されたデータ
は。データ入出力部８５３を介して有線回線に出力され
る。

【０１１４】図３０は、図２９の無線基地局装置８００
の構成を一部変更し、変調部８３５Ａに拡散部８３７を
設け、また、復調部８３１Ａに逆拡散部８３３を設けた
ＣＤＭＡ通信方式の無線基地局装置８００Ａを示してい
る。この装置では、拡散部８３７および逆拡散部８３３
を備えていることにより、ＣＤＭＡ通信を行うことがで
きる。

【０１１５】このように、本実施の形態１２における無
線基地局装置８００および８００Ａは、ビタビ復号部８
４２、畳み込み符号化部８４３、およびタイミング制御
部８４１の各部を１チップのＤＳＰ８４０のソフトウェ
アで形成しているため、少ない部品点数で組み立てるこ
とができる。また、この畳み込み符号化部８４３を実施
の形態１から９の演算処理装置で形成しているため、少
ないステップで高速に行うことができる。

【０１１６】なお本実施の形態１２でも、復調部８３
１、８３１Ａおよび変調部８３５、８３５ＡをＤＳＰ８
４０のソフトウェアで構成することが可能であり、ま
た、ＤＳＰとして実施の形態１０のＤＳＰを使用し、畳
み込み符号化部８４３およびタイミング制御部８４１を
それぞれ別部品で構成することも可能である。

【０１１７】また、上記実施の形態１１および１２にお
いては、誤り訂正符号として畳み込み符号を使用してビ
タビ復号を行っているが、他の方式の誤り訂正符号を使
用して復号を行ってもよい。

【０１１８】

【発明の効果】以上の説明から明らかなように、本発明
による演算処理装置とその利用装置は、畳み込み符号器
の処理を高速かつ効率的に行うことができる。また、複
数の多入力排他的論理和手段を備えた装置では、排他的
論理和演算対象のビット数が変化する場合にも柔軟に畳
み込み符号器の処理を行うことができる。また、カスケ
ード型排他的論理和選択回路を備えた装置では、上記の
効果を得られるだけでなく、ＬＳＩ化に際して配線領域
の面積が小さくなり、低コスト化が図りやすいという効
果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における演算処理装
置の構成を示すブロック図

【図２】本発明の第１の実施の形態における演算処理装
置内のビット選択回路の構成を示す回路図

【図３】本発明の第２の実施の形態における演算処理装
置の構成を示すブロック図

【図４】本発明の第２の実施の形態における演算処理装
置内のビット選択回路と多入力排他的論理和回路の構成
を示す回路図

【図５】本発明の第３の実施の形態における演算処理装
置の構成を示すブロック図

【図６】本発明の第３の実施の形態における演算処理装
置内のカスケード型排他的論理和選択回路と判定回路の
構成を示す回路図

【図７】本発明の第３の実施の形態における演算処理装
置内のカスケード型排他的論理和選択回路を構成する構
成単位の動作を説明する回路図（ａ）と論理値図（ｂ）

【図８】本発明の第４の実施の形態における演算処理装
置の構成を示すブロック図

【図９】畳み込み符号器の機能を例示する模式図

【図１０】別の畳み込み符号器の機能を例示する模式図

【図１１】本発明の第５の実施の形態における演算処理
装置の構成を示すブロック図

【図１２】本発明の第５の実施の形態における演算処理
装置内のビット選択回路の構成を示す回路図

【図１３】本発明の第５の実施の形態における演算処理
装置内のビット選択回路の構成を示す回路図

【図１４】本発明の第６の実施の形態における演算処理
装置の構成を示すブロック図

【図１５】本発明の第２の実施の形態における演算処理
装置内のビット選択回路と多入力排他的論理和回路の構
成を示す回路図

【図１６】本発明の第２の実施の形態における演算処理
装置内のビット選択回路と多入力排他的論理和回路の構
成を示す回路図

【図１７】本発明の第７の実施の形態における演算処理
装置の構成を示すブロック図

【図１８】本発明の第７の実施の形態における演算処理
装置内のカスケード型排他的論理和選択回路と判定回路
の構成を示す図

【図１９】本発明の第７の実施の形態における演算処理
装置内のカスケード型排他的論理和選択回路と判定回路
の構成を示す図

【図２０】本発明の第８の実施の形態における演算処理
装置の構成を示すブロック図

【図２１】畳み込み符号器の機能を例示する模式図

【図２２】本発明の第９の実施の形態における演算処理
装置の構成を示すブロック図

【図２３】ターボ符号器を構成する再帰的組織畳み込み
符号化器（ＲＳＣ）の機能を例示するブロック図

【図２４】ターボ符号器を構成する再帰的組織畳み込み
符号化器（ＲＳＣ）の機能を例示するブロック図

【図２５】ターボ符号器の構成を例示するブロック図

【図２６】本発明の第１０の実施の形態におけるＤＳＰ
の構成を示すブロック図

【図２７】本発明の第１１の実施の形態における無線移
動局装置の構成を示すブロック図

【図２８】本発明の第１１の実施の形態における無線移
動局装置の別の構成を示すブロック図

【図２９】本発明の第１２の実施の形態における無線基
地局装置の構成を示すブロック図

【図３０】本発明の第１２の実施の形態における無線基
地局装置の別の構成を示すブロック図

【符号の説明】

１ データメモリ ２ アドレスカウンタ ３ データバス ４ シフトレジスタ ５ シフトレジスタ ６ レジスタ ７ ビット選択回路 ８ 多入力排他的論理和回路 ９ シフトレジスタ １０ レジスタ １１ セレクタ １２ カスケード型排他的論理和選択回路 １３ 判定回路 １４ 排他的論理和回路 １５ セレクタ １６ 構成単位 １８、１９ 制御信号 ２０ レジスタ ２１ セレクタ ６０ ＤＳＰ ７００、７００Ａ 無線移動局装置 ８００、８００Ａ 無線基地局装置

Claims (16)

【特許請求の範囲】
1. 【請求項１】 演算対象データを格納するデータレジス
   タと、前記データレジスタからの演算対象データの構成
   ビットをビット毎に指定して選択した少なくとも１ビッ
   トの選択ビットから成るビット選択データを出力するビ
   ット選択手段と、前記ビット選択データの全ての選択ビ
   ットの排他的論理和を同時に演算する排他的論理和演算
   手段とを備えた演算処理装置において、前記データレジ
   スタをシフトレジスタで構成し、前記シフトレジスタに
   シフト入力を与える第２のシフトレジスタとを備えたこ
   とを特徴とする演算処理装置。
2. 【請求項２】 前記排他的論理和演算手段が、入力ビッ
   ト数が異なる複数の多入力排他的論理和演算手段を備
   え、前記複数の多入力排他的論理和演算手段の出力のう
   ちの少なくとも１つを選択して出力する選択手段を備え
   たことを特徴とする請求項１に記載の演算処理装置。
3. 【請求項３】 演算対象データを格納するｎビットのシ
   フトレジスタと、２入力１出力の排他的論理和回路の出
   力を第１の入力として接続され、前記２入力１出力の排
   他的論理和回路の２つの入力をそれぞれ第２、第３の入
   力データとして接続された３入力１出力のセレクタを構
   成単位とし、前記構成単位のセレクタの出力を次段構成
   単位の第３の入力データとすることにより少なくともｎ
   ―１個多段従属接続し、前記シフトレジスタの初段を除
   く各ビットの出力が順に前記多段従属接続された各構成
   単位の第２の入力データとして接続されていることを特
   徴とする演算処理装置。
4. 【請求項４】 前記多段接続された構成単位の初段の第
   ３の入力データとして前記シフトレジスタの初段のビッ
   トの出力が接続されていることを特徴とする請求項３に
   記載の演算処理装置。
5. 【請求項５】 前記シフトレジスタの各ビットを前記２
   入力１出力の排他的論理和回路の入力として使用するか
   否かを示す情報を保持する保持手段と、前記シフトレジ
   スタの各ビットの前段以前のビットが前記２入力１出力
   の排他的論理和回路の入力として使用されるか否かを判
   定する判定手段とを備え、前記構成単位のセレクタに前
   記保持手段の出力と前記判定手段の出力とが接続されて
   いることを特徴とする請求項３または４に記載の演算処
   理装置。
6. 【請求項６】 複数個の前記保持手段と、前記複数個の
   保持手段の出力を選択して前記構成単位のセレクタに出
   力する選択手段とを備えたことを特徴とする請求項３ま
   たは４または５に記載の演算処理装置。
7. 【請求項７】 演算対象データを格納するデータレジス
   タと、前記データレジスタからの前記演算対象データの
   構成ビットをビット毎に指定して選択した少なくとも１
   ビットの選択ビットから成るビット選択データを出力す
   るビット選択手段と、前記ビット選択データの全ての前
   記選択ビットの排他的論理和を同時に演算する排他的論
   理和演算手段とを備えた演算処理装置において、前記デ
   ータレジスタをシフトレジスタで構成し、さらに第２の
   シフトレジスタを備え、前記シフトレジスタの構成ビッ
   トおよび前記第２のシフトレジスタの出力ビットをビッ
   トごとに指定して選択した少なくとも１ビットの選択ビ
   ットから成るビット選択データを出力する第２のビット
   選択手段と、前記第２のビット選択データの全ての前記
   選択ビットの排他的論理和を同時に演算する第２の排他
   的論理和演算手段とを備え、前記第２の排他的論理和手
   段の出力を前記排他的論理和手段の演算対象データの一
   部として供給することを特徴とする演算処理装置。
8. 【請求項８】 前記排他的論理和演算手段および前記第
   ２の排他的論理和演算手段の両方あるいは片方におい
   て、入力ビット数が異なる複数の多入力排他的論理和演
   算手段を備え、前記複数の多入力排他的論理和演算手段
   の出力のうちの少なくとも１つを選択して出力する選択
   手段を備えたことを特徴とする請求項７に記載の演算処
   理装置。
9. 【請求項９】 請求項３に記載の演算処理装置におい
   て、多段接続された構成単位の初段の第３の入力データ
   として、請求項７または８に記載の演算処理装置におけ
   る第２のシフトレジスタの出力が接続されていることを
   特徴とする演算処理装置。
10. 【請求項１０】 複数個の前記保持手段と、複数個の前
    記選択手段と、複数個の前記多段接続された構成単位と
    を備え、少なくとも１個の前記多段接続された構成単位
    の初段の第３の入力データとして他の前記多段接続され
    た構成単位の出力が機能的に接続されていることを特徴
    とする請求項３または４または５または９に記載の演算
    処理装置。
11. 【請求項１１】 前記第２の排他的論理和手段の出力と
    前記第２のシフトレジスタの出力とのどちらかを選択し
    て前記排他的論理和手段の演算対象データの一部として
    供給することを特徴とする請求項７または８に記載の演
    算処理装置。
12. 【請求項１２】 演算処理装置と、積和演算部と、デー
    タの入出力を行う入出力部と、前記演算処理装置、積和
    演算部および入出力部を制御する制御部とを備えるディ
    ジタル信号処理プロセッサであって、前記演算処理装置
    として、請求項１から１１のいずれかに記載の演算処理
    装置を備えたことを特徴とするディジタル信号処理プロ
    セッサ。
13. 【請求項１３】 信号の送信および受信を行うアンテナ
    部と、アンテナ部からの受信信号を受信する受信無線部
    と、送信信号をアンテナ部へ送信する送信無線部と、受
    信信号を復調して復号化し、送信信号を符号化して変調
    するベースバンド信号処理部と、前記アンテナ部、受信
    無線部、送信無線部およびベースバンド信号処理部を制
    御する制御部と、外部との信号の入出力を行う入出力部
    とを備える無線局装置において、前記ベースバンド信号
    処理部が前記ベースバンド信号処理部で果たす機能のう
    ちの少なくとも受信信号の復号化を実行するディジタル
    信号処理プロセッサを備え、前記ディジタル信号処理プ
    ロセッサが請求項１から１１のいずれかに記載の演算処
    理装置を含んでいることを特徴とする無線局装置。
14. 【請求項１４】 前記ベースバンド信号処理部が、ＣＤ
    ＭＡ通信方式の変調および復調を行うことを特徴とする
    請求項１３に記載の無線局装置。
15. 【請求項１５】 前記入出力部が、音声信号を電気信号
    に変換する手段と電気信号を音声信号に変換する手段を
    備え、前記無線局装置が、前記入出力部を通じて音声信
    号を入出力する無線局であることを特徴とする請求項１
    ３または１４に記載の無線局装置。
16. 【請求項１６】 前記無線局装置が無線移動局または無
    線基地局であることを特徴とする請求項１３または１４
    に記載の無線局装置。