JP2000311096A - 演算処理装置 - Google Patents
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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Abstract
(57)【要約】
【課題】 少ないハードウェアの投資で、ＤＳＰに
よるＣＲＣ演算を効率的に処理すること。 【解決手段】 演算器１０４にて、演算データ記憶部
１０１に格納された演算データのＭＳＢと、入力データ
記憶部１０２に格納された入力データとのｍｏｄ２加算
を行う。演算器１０５にて、演算データ記憶部１０１に
格納された演算データをＭＳＢ側に１ビットシフトさせ
たデータと、生成多項式記憶部１０３に格納された生成
多項式の係数とのｍｏｄ２加算を行う。選択部１０６に
て、演算器１０４の演算結果に基づき、シフトデータと
演算器１０５の演算結果のいずれか一方を選択し、選択
したものを新たに演算データとして演算データ記憶部１
０１に格納する。
よるＣＲＣ演算を効率的に処理すること。 【解決手段】 演算器１０４にて、演算データ記憶部
１０１に格納された演算データのＭＳＢと、入力データ
記憶部１０２に格納された入力データとのｍｏｄ２加算
を行う。演算器１０５にて、演算データ記憶部１０１に
格納された演算データをＭＳＢ側に１ビットシフトさせ
たデータと、生成多項式記憶部１０３に格納された生成
多項式の係数とのｍｏｄ２加算を行う。選択部１０６に
て、演算器１０４の演算結果に基づき、シフトデータと
演算器１０５の演算結果のいずれか一方を選択し、選択
したものを新たに演算データとして演算データ記憶部１
０１に格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信機器等に
搭載され、ＣＲＣ演算を行う演算処理装置に関する。
搭載され、ＣＲＣ演算を行う演算処理装置に関する。
【０００２】
【従来の技術】無線通信では、無線伝送中に発生するビ
ット誤りを訂正するため、送信側にて、データに対して
誤り訂正のための符号化処理を施し、受信側にて、誤り
訂正符号に対する復号処理を施している。
ット誤りを訂正するため、送信側にて、データに対して
誤り訂正のための符号化処理を施し、受信側にて、誤り
訂正符号に対する復号処理を施している。
【０００３】しかし、伝搬環境が悪く、極端に誤りが多
く発生する場合、上記誤り訂正処理のみでは誤りを完全
に訂正することは困難である。そこで、移動無線通信で
は、上記誤り訂正処理と併用して誤り検査処理を行い、
誤りが残留しているか否かを検出している。そして、誤
り検査処理の代表的なものにＣＲＣ（Cyclic Redundanc
y Check）がある。
く発生する場合、上記誤り訂正処理のみでは誤りを完全
に訂正することは困難である。そこで、移動無線通信で
は、上記誤り訂正処理と併用して誤り検査処理を行い、
誤りが残留しているか否かを検出している。そして、誤
り検査処理の代表的なものにＣＲＣ（Cyclic Redundanc
y Check）がある。
【０００４】以下、ＣＲＣについて説明する。まず、Ｃ
ＲＣ演算の符号化回路について説明する。図７は、生成
多項式をＧ(Ｘ)＝１＋Ｘ＋Ｘ3 としたときのＣＲＣ演算
の符号化回路図である。
ＲＣ演算の符号化回路について説明する。図７は、生成
多項式をＧ(Ｘ)＝１＋Ｘ＋Ｘ3 としたときのＣＲＣ演算
の符号化回路図である。
【０００５】図７に示すように、ＣＲＣ演算の符号化回
路におけるシフトレジスタの段数は、生成多項式の最高
次数に等しい数となる。そして、各フリップフロップ
（以下、「ＦＦ」という）の境界が、生成多項式の各次
数に対応しており、ＬＳＢ（Ｌeast Significant Bit：
最下位ビット）からＭＳＢ（Most Significant Bit：最
高位ビット）に向かう順に次数が高くなる。
路におけるシフトレジスタの段数は、生成多項式の最高
次数に等しい数となる。そして、各フリップフロップ
（以下、「ＦＦ」という）の境界が、生成多項式の各次
数に対応しており、ＬＳＢ（Ｌeast Significant Bit：
最下位ビット）からＭＳＢ（Most Significant Bit：最
高位ビット）に向かう順に次数が高くなる。
【０００６】また、ＣＲＣ演算の符号化回路は、生成多
項式の１次以上の項の係数が「１」なら、その次数に対
応した各ＦＦの境界にＥＸＯＲ（排他的論理和素子）が
挿入される。
項式の１次以上の項の係数が「１」なら、その次数に対
応した各ＦＦの境界にＥＸＯＲ（排他的論理和素子）が
挿入される。
【０００７】次に、ＣＲＣの符号化動作及びＣＲＣの復
号動作について説明する。
号動作について説明する。
【０００８】ＣＲＣの符号化動作では、まず、第１ステ
ップとして、シフトレジスタの内容を全て「０」にリセ
ットする。次に、第２ステップとして、入力データ１ビ
ットに対し、シフトレジスタのＭＳＢとのｍｏｄ２加算
（modulo２‐adder：１桁の２進数の加算）を行う。そ
して、第３ステップとして、第２ステップのｍｏｄ２加
算結果をシフトレジスタにシフトインとともに、最高次
数以外のＥＸＯＲに入力し、各ＦＦ出力とｍｏｄ２加算
を行い、結果を次段のＦＦに入力する。
ップとして、シフトレジスタの内容を全て「０」にリセ
ットする。次に、第２ステップとして、入力データ１ビ
ットに対し、シフトレジスタのＭＳＢとのｍｏｄ２加算
（modulo２‐adder：１桁の２進数の加算）を行う。そ
して、第３ステップとして、第２ステップのｍｏｄ２加
算結果をシフトレジスタにシフトインとともに、最高次
数以外のＥＸＯＲに入力し、各ＦＦ出力とｍｏｄ２加算
を行い、結果を次段のＦＦに入力する。
【０００９】上記の第２ステップと第３ステップの処理
を入力ビットがなくなるまで繰り返し、最終的に得られ
たシフトレジスタの内容がＣＲＣの符号化結果であり、
冗長ビットとして入力データに付け加えられる。
を入力ビットがなくなるまで繰り返し、最終的に得られ
たシフトレジスタの内容がＣＲＣの符号化結果であり、
冗長ビットとして入力データに付け加えられる。
【００１０】一方、ＣＲＣの復号動作は、まず、上記Ｃ
ＲＣの符号化動作と同様の動作を行い、その結果得られ
たシフトレジスタの内容と受信した冗長ビットとを比較
する。そして、比較の結果、一致した場合には、誤りは
検出されないと判定され、一致しなければ、誤りが検出
されたと判定される。
ＲＣの符号化動作と同様の動作を行い、その結果得られ
たシフトレジスタの内容と受信した冗長ビットとを比較
する。そして、比較の結果、一致した場合には、誤りは
検出されないと判定され、一致しなければ、誤りが検出
されたと判定される。
【００１１】ここで、生成多項式や冗長ビットのビット
数、すなわち、シフトレジスタの段数は、システムによ
って様々であり、同じシステムの中でも複数の種類を使
い分けて使用される場合もある。
数、すなわち、シフトレジスタの段数は、システムによ
って様々であり、同じシステムの中でも複数の種類を使
い分けて使用される場合もある。
【００１２】したがって、複数の種類のＣＲＣ演算に対
応した専用ハードウェアを搭載するより、ＤＳＰ（ディ
ジタル信号処理プロセッサ）によりプログラマブルに処
理する方が装置の小型化、軽量化を図ることができる。
また、ＤＳＰは、携帯端末の小型化・軽量化・低価格化
を実現するために、専用ＬＳＩで処理していた領域もＤ
ＳＰ処理による１チップ化が図られている。
応した専用ハードウェアを搭載するより、ＤＳＰ（ディ
ジタル信号処理プロセッサ）によりプログラマブルに処
理する方が装置の小型化、軽量化を図ることができる。
また、ＤＳＰは、携帯端末の小型化・軽量化・低価格化
を実現するために、専用ＬＳＩで処理していた領域もＤ
ＳＰ処理による１チップ化が図られている。
【００１３】従来のＤＳＰにてＣＲＣ演算を実現させる
場合、下記のオペレーションが必要となる。
場合、下記のオペレーションが必要となる。
【００１４】まず、第１オペレーションで、入力データ
をロードして第１レジスタに格納する。
をロードして第１レジスタに格納する。
【００１５】次に、第２オペレーションで、演算結果を
格納している第２レジスタから最高次のビット位置を抽
出して第３レジスタに格納する。
格納している第２レジスタから最高次のビット位置を抽
出して第３レジスタに格納する。
【００１６】次に、第３オペレーションで、第２レジス
タをＭＳＢ側に１ビット論理シフトして、結果を第２レ
ジスタに格納する。
タをＭＳＢ側に１ビット論理シフトして、結果を第２レ
ジスタに格納する。
【００１７】次に、第４オペレーションで、第１レジス
タと第３レジスタとのｍｏｄ２加算を行う。
タと第３レジスタとのｍｏｄ２加算を行う。
【００１８】そして、第５オペレーションで、第４オペ
レーションの結果、「０」であれば第２レジスタの内容
を更新せず、「１」であれば第２レジスタと生成多項式
を格納している第４レジスタとのｍｏｄ２加算結果を第
２レジスタに格納する。
レーションの結果、「０」であれば第２レジスタの内容
を更新せず、「１」であれば第２レジスタと生成多項式
を格納している第４レジスタとのｍｏｄ２加算結果を第
２レジスタに格納する。
【００１９】このように、従来のＤＳＰでは、ＣＲＣ演
算を実現するために、入力データ１ビット当たり少なく
とも５オペレーション必要であり、それぞれを１マシン
サイクルで実行した場合には、最低でも５マシンサイク
ル必要となる。実際には、第５オペレーションの条件分
岐がＤＳＰのパイプラインによる分岐ペナルティを起こ
すため、さらにその分だけマシンサイクルが増加する。
ＣＲＣ演算に要するＤＳＰの演算量は、必要とするマシ
ンサイクルに比例して増加する。
算を実現するために、入力データ１ビット当たり少なく
とも５オペレーション必要であり、それぞれを１マシン
サイクルで実行した場合には、最低でも５マシンサイク
ル必要となる。実際には、第５オペレーションの条件分
岐がＤＳＰのパイプラインによる分岐ペナルティを起こ
すため、さらにその分だけマシンサイクルが増加する。
ＣＲＣ演算に要するＤＳＰの演算量は、必要とするマシ
ンサイクルに比例して増加する。
【００２０】
【発明が解決しようとする課題】ここで、近年、移動無
線通信上で伝送されるビットレートは高速化する傾向に
ある。ＣＲＣ演算に要するＤＳＰの演算量は、ビットレ
ートに比例して増加する。
線通信上で伝送されるビットレートは高速化する傾向に
ある。ＣＲＣ演算に要するＤＳＰの演算量は、ビットレ
ートに比例して増加する。
【００２１】ＤＳＰによる演算量が増加すると、携帯端
末のバッテリーを長時間持続させることが困難となる。
また、既存のＤＳＰの処理能力を超えてしまい、ＤＳＰ
による１チップ化が不可能となる。演算量を増加させる
ためにＤＳＰを高機能化させると、ＤＳＰ自身のコスト
アップを招き、結果携帯端末の低価格化が実現できなく
なる。
末のバッテリーを長時間持続させることが困難となる。
また、既存のＤＳＰの処理能力を超えてしまい、ＤＳＰ
による１チップ化が不可能となる。演算量を増加させる
ためにＤＳＰを高機能化させると、ＤＳＰ自身のコスト
アップを招き、結果携帯端末の低価格化が実現できなく
なる。
【００２２】本発明はかかる点に鑑みてなされたもので
あり、少ないハードウェアの投資で、ＤＳＰによるＣＲ
Ｃ演算を効率的に処理する演算処理装置を提供すること
を目的とする。
あり、少ないハードウェアの投資で、ＤＳＰによるＣＲ
Ｃ演算を効率的に処理する演算処理装置を提供すること
を目的とする。
【００２３】
【課題を解決するための手段】本発明の骨子は、演算デ
ータと入力データとのｍｏｄ２加算の演算結果に基づい
て、演算データをＭＳＢ側に１ビットシフトさせたデー
タと生成多項式の係数とのｍｏｄ２加算の演算結果、あ
るいは、演算データをＭＳＢ側に１ビットシフトさせた
データのいずれか一方を新たに演算データとして格納す
ることである。
ータと入力データとのｍｏｄ２加算の演算結果に基づい
て、演算データをＭＳＢ側に１ビットシフトさせたデー
タと生成多項式の係数とのｍｏｄ２加算の演算結果、あ
るいは、演算データをＭＳＢ側に１ビットシフトさせた
データのいずれか一方を新たに演算データとして格納す
ることである。
【００２４】
【発明の実施の形態】本発明の第１の態様に係る演算処
理装置は、第１記憶手段に格納された演算データの最上
位ビットと第２記憶手段に格納された入力データとの２
進数加算を行う第１演算手段と、前記演算データを１ビ
ット最上位ビット側にシフトしたシフトデータと第３記
憶手段に格納された生成多項式の係数との２進数加算を
行う第２演算手段と、前記第１演算手段の演算結果に基
づき、前記第２演算手段の演算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
理装置は、第１記憶手段に格納された演算データの最上
位ビットと第２記憶手段に格納された入力データとの２
進数加算を行う第１演算手段と、前記演算データを１ビ
ット最上位ビット側にシフトしたシフトデータと第３記
憶手段に格納された生成多項式の係数との２進数加算を
行う第２演算手段と、前記第１演算手段の演算結果に基
づき、前記第２演算手段の演算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
【００２５】この構成により、入力データ１ビットにつ
き１マシンサイクルでＣＲＣ演算を繰り返し実行するこ
とができるので、ＤＳＰによるＣＲＣ演算を効率よく実
行することができ、ＤＳＰの１チップ化、装置の小型化
・軽量化・低価格化、及び、バッテリーの長寿命化を実
現することができる。
き１マシンサイクルでＣＲＣ演算を繰り返し実行するこ
とができるので、ＤＳＰによるＣＲＣ演算を効率よく実
行することができ、ＤＳＰの１チップ化、装置の小型化
・軽量化・低価格化、及び、バッテリーの長寿命化を実
現することができる。
【００２６】本発明の第２の態様に係る演算処理装置
は、第１記憶手段に格納された演算データの最上位ビッ
トと第２記憶手段に格納された入力データとの２進数加
算である第１演算を行い、前記演算データを１ビット最
上位ビット側にシフトしたシフトデータと第３記憶手段
に格納された生成多項式の係数との２進数加算である第
２演算を行う第３演算手段と、前記第１演算の演算結果
に基づき、前記第２演算の演算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
は、第１記憶手段に格納された演算データの最上位ビッ
トと第２記憶手段に格納された入力データとの２進数加
算である第１演算を行い、前記演算データを１ビット最
上位ビット側にシフトしたシフトデータと第３記憶手段
に格納された生成多項式の係数との２進数加算である第
２演算を行う第３演算手段と、前記第１演算の演算結果
に基づき、前記第２演算の演算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
【００２７】この構成により、１ビット当たり２マシン
サイクルでＣＲＣ演算を行い、１つの演算器で２度のｍ
ｏｄ２加算を行うことができるので、第１の態様よりも
装置の構成を簡略化することができる。また、従来に比
べて、ＤＳＰによるＣＲＣ演算を効率よく実行すること
ができ、ＤＳＰの１チップ化、装置の小型化・軽量化・
低価格化、及び、バッテリーの長寿命化を実現すること
ができる。
サイクルでＣＲＣ演算を行い、１つの演算器で２度のｍ
ｏｄ２加算を行うことができるので、第１の態様よりも
装置の構成を簡略化することができる。また、従来に比
べて、ＤＳＰによるＣＲＣ演算を効率よく実行すること
ができ、ＤＳＰの１チップ化、装置の小型化・軽量化・
低価格化、及び、バッテリーの長寿命化を実現すること
ができる。
【００２８】本発明の第３の態様は、第２の態様の演算
処理装置において、選択手段は、第２演算の演算結果が
入力されるまで、第１演算の演算結果を第４記憶手段に
保持する構成を採る。
処理装置において、選択手段は、第２演算の演算結果が
入力されるまで、第１演算の演算結果を第４記憶手段に
保持する構成を採る。
【００２９】この構成により、ＣＲＣ演算時に生じる一
時的なデータを高速に保持することができるので、２相
クロックで動作させることにより、１つの演算器で、し
かも、入力データ１ビット当たり１マシンサイクル相当
の時間でＣＲＣ演算を実行することができる。
時的なデータを高速に保持することができるので、２相
クロックで動作させることにより、１つの演算器で、し
かも、入力データ１ビット当たり１マシンサイクル相当
の時間でＣＲＣ演算を実行することができる。
【００３０】本発明の第４の態様に係る演算処理装置
は、第１記憶手段に格納された演算データを１ビット最
上位ビット側にシフトしたシフトデータに第２記憶手段
に格納された入力データを合併した値と、第３記憶手段
に格納された生成多項式の係数に前記演算データの最上
位ビットを合併した値との２進数加算を行う第４演算手
段と、入力データと演算データの最上位ビットとの２進
数加算結果に基づき、前記シフトデータと生成多項式の
係数との２進数加算結果あるいは前記シフトデータのい
ずれかを選択し、新たな演算データとして前記第１記憶
手段に格納する選択手段とを具備する構成を採る。
は、第１記憶手段に格納された演算データを１ビット最
上位ビット側にシフトしたシフトデータに第２記憶手段
に格納された入力データを合併した値と、第３記憶手段
に格納された生成多項式の係数に前記演算データの最上
位ビットを合併した値との２進数加算を行う第４演算手
段と、入力データと演算データの最上位ビットとの２進
数加算結果に基づき、前記シフトデータと生成多項式の
係数との２進数加算結果あるいは前記シフトデータのい
ずれかを選択し、新たな演算データとして前記第１記憶
手段に格納する選択手段とを具備する構成を採る。
【００３１】本発明の第５の態様に係る演算処理装置
は、第１記憶手段に格納された演算データを１ビット最
上位ビット側にシフトしたシフトデータと、第３記憶手
段に格納された生成多項式の係数に、第２記憶手段に格
納された入力データを合併した値との２進数加算を行う
第４演算手段と、入力データと演算データの最上位ビッ
トとの２進数加算結果に基づき、前記シフトデータと生
成多項式の係数との２進数加算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
は、第１記憶手段に格納された演算データを１ビット最
上位ビット側にシフトしたシフトデータと、第３記憶手
段に格納された生成多項式の係数に、第２記憶手段に格
納された入力データを合併した値との２進数加算を行う
第４演算手段と、入力データと演算データの最上位ビッ
トとの２進数加算結果に基づき、前記シフトデータと生
成多項式の係数との２進数加算結果あるいは前記シフト
データのいずれかを選択し、新たな演算データとして前
記第１記憶手段に格納する選択手段とを具備する構成を
採る。
【００３２】これらの構成により、２種類のデータを合
併してから演算することができるので、演算器を１つに
して、１ビット当たり１マシンサイクルでＣＲＣ演算を
行うことができ、第１の態様よりも装置の構成を簡略化
することができる。
併してから演算することができるので、演算器を１つに
して、１ビット当たり１マシンサイクルでＣＲＣ演算を
行うことができ、第１の態様よりも装置の構成を簡略化
することができる。
【００３３】本発明の第６の態様は、第１から第５のい
ずれかの演算処理装置において、第１記憶手段に格納さ
れる演算データの最上位ビットを所定位置に移動するシ
フト手段を具備する構成を採る。
ずれかの演算処理装置において、第１記憶手段に格納さ
れる演算データの最上位ビットを所定位置に移動するシ
フト手段を具備する構成を採る。
【００３４】この構成により、任意のビットのＣＲＣ演
算に対応させることができる。
算に対応させることができる。
【００３５】本発明の第７の態様は、第６の演算処理装
置において、シフト手段はＤＳＰの汎用シフタを構成要
素とする構成を採る。
置において、シフト手段はＤＳＰの汎用シフタを構成要
素とする構成を採る。
【００３６】本発明の第８の態様は、第１から第７のい
ずれかの演算処理装置において、演算手段のうち、少な
くとも一つがＡＬＵを構成要素とする構成を採る。
ずれかの演算処理装置において、演算手段のうち、少な
くとも一つがＡＬＵを構成要素とする構成を採る。
【００３７】本発明の第９の態様は、第１から第８のい
ずれかの演算処理装置において、記憶手段のうち、少な
くとも一つがＤＳＰの汎用レジスタを構成要素とする構
成を採る。
ずれかの演算処理装置において、記憶手段のうち、少な
くとも一つがＤＳＰの汎用レジスタを構成要素とする構
成を採る。
【００３８】本発明の第１０の態様は、第１から第９の
いずれかの演算処理装置において、記憶手段のうち、少
なくとも一つがシフトレジスタを構成要素とする構成を
採る。
いずれかの演算処理装置において、記憶手段のうち、少
なくとも一つがシフトレジスタを構成要素とする構成を
採る。
【００３９】これらの構成により、ＣＲＣ演算において
ＤＳＰの汎用演算器を用いることができるので、ＣＲＣ
アクセラレータのためのハード規模投資量を削減でき、
一層の装置の小型化・軽量化・低価格化を実現すること
ができる。
ＤＳＰの汎用演算器を用いることができるので、ＣＲＣ
アクセラレータのためのハード規模投資量を削減でき、
一層の装置の小型化・軽量化・低価格化を実現すること
ができる。
【００４０】本発明の第１１の態様に係る無線通信端末
装置は、第１から第１０のいずれかの態様の演算処理装
置を搭載する構成を採る。
装置は、第１から第１０のいずれかの態様の演算処理装
置を搭載する構成を採る。
【００４１】本発明の第１２の態様に係る無線通信基地
局装置は、第１１の態様の無線通信端末装置と無線通信
を行う構成を採る。
局装置は、第１１の態様の無線通信端末装置と無線通信
を行う構成を採る。
【００４２】本発明の第１３の態様に係る無線通信基地
局装置は、第１から第１０のいずれかの態様の演算処理
装置を搭載する構成を採る。
局装置は、第１から第１０のいずれかの態様の演算処理
装置を搭載する構成を採る。
【００４３】本発明の第１４の態様に係る無線通信端末
装置は、第１３の態様の無線通信端末装置と無線通信を
行う構成を採る。
装置は、第１３の態様の無線通信端末装置と無線通信を
行う構成を採る。
【００４４】これらの構成によりＣＲＣ演算を効率的に
行うことができる無線通信を行うことができる。
行うことができる無線通信を行うことができる。
【００４５】本発明の第１５の態様に係る機械読取り可
能な記録媒体は、第１から第１１のいずれかの態様の演
算処理装置をソフトウェアで実現したプログラムを記録
した構成を採る。
能な記録媒体は、第１から第１１のいずれかの態様の演
算処理装置をソフトウェアで実現したプログラムを記録
した構成を採る。
【００４６】以下、本発明の実施の形態について、添付
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４７】（実施の形態１）図１は、本実施の形態に
係る演算処理装置の構成を示すブロック図である。
係る演算処理装置の構成を示すブロック図である。
【００４８】図１において、演算データを格納する演算
データ記憶部１０１と、入力データを格納する入力デー
タ記憶部１０２と、生成多項式の係数を格納する生成多
項式記憶部１０３と、ｍｏｄ２加算を行う演算器１０
４、１０５と、入力した２つのデータのいずれか一方を
出力する選択部１０６とから主に構成される。
データ記憶部１０１と、入力データを格納する入力デー
タ記憶部１０２と、生成多項式の係数を格納する生成多
項式記憶部１０３と、ｍｏｄ２加算を行う演算器１０
４、１０５と、入力した２つのデータのいずれか一方を
出力する選択部１０６とから主に構成される。
【００４９】以下、３bitＣＲＣの場合を例に、各構成
部が行う処理を具体的に説明する。
部が行う処理を具体的に説明する。
【００５０】ＮbitＣＲＣの場合、演算データ記憶部１
０１及び生成多項式記憶部１０３は少なくともＮビット
で構成され、演算器１０５は少なくともＮビットのｍｏ
ｄ２加算を行う能力を有する必要がある。例えば、３bi
tＣＲＣの場合、演算データ記憶部１０１及び生成多項
式記憶部１０３は、少なくとも３ビットで構成され、演
算器１０５は少なくとも３ビットのｍｏｄ２加算を行
う。
０１及び生成多項式記憶部１０３は少なくともＮビット
で構成され、演算器１０５は少なくともＮビットのｍｏ
ｄ２加算を行う能力を有する必要がある。例えば、３bi
tＣＲＣの場合、演算データ記憶部１０１及び生成多項
式記憶部１０３は、少なくとも３ビットで構成され、演
算器１０５は少なくとも３ビットのｍｏｄ２加算を行
う。
【００５１】演算データ記憶部１０１に格納される演算
データをＭＳＢから順に{ａ2、ａ1、ａ0}とした場合、
ａ2が３次と２次との境界、ａ1が２次と１次との境界、
ａ0が１次と０次との境界に対応する。
データをＭＳＢから順に{ａ2、ａ1、ａ0}とした場合、
ａ2が３次と２次との境界、ａ1が２次と１次との境界、
ａ0が１次と０次との境界に対応する。
【００５２】入力データ記憶部１０２からは、ＣＲＣ対
象となる入力データが先頭から１マシンサイクル毎に１
ビットづつ順に出力される。以下、入力データ記憶部１
０２に格納される入力データの各時点における先頭の１
ビットを{ｂ}とする。
象となる入力データが先頭から１マシンサイクル毎に１
ビットづつ順に出力される。以下、入力データ記憶部１
０２に格納される入力データの各時点における先頭の１
ビットを{ｂ}とする。
【００５３】生成多項式記憶部１０３には、（最高次数
−１）次以下の項の係数が、次数が最も高いものをＭＳ
Ｂとして、順に格納される。例えば、生成多項式の係数
をＭＳＢから順に{ｃ2、ｃ1、ｃ0}とし、生成多項式と
してＧ(Ｘ)＝１＋Ｘ＋Ｘ3を用いた場合、{ｃ2、ｃ1、ｃ
0}＝{０、１、１}が格納される。
−１）次以下の項の係数が、次数が最も高いものをＭＳ
Ｂとして、順に格納される。例えば、生成多項式の係数
をＭＳＢから順に{ｃ2、ｃ1、ｃ0}とし、生成多項式と
してＧ(Ｘ)＝１＋Ｘ＋Ｘ3を用いた場合、{ｃ2、ｃ1、ｃ
0}＝{０、１、１}が格納される。
【００５４】演算器１０４は、演算データ記憶部１０１
に格納された演算データのＭＳＢ{ａ2}と、入力データ
記憶部１０２に格納された入力データ{ｂ}とのｍｏｄ２
加算を行い、１ビットの演算結果{ａ2^ｂ}を選択部１０
６に出力する。
に格納された演算データのＭＳＢ{ａ2}と、入力データ
記憶部１０２に格納された入力データ{ｂ}とのｍｏｄ２
加算を行い、１ビットの演算結果{ａ2^ｂ}を選択部１０
６に出力する。
【００５５】演算器１０５は、演算データ記憶部１０１
に格納された演算データをＭＳＢ側に１ビットシフトさ
せたデータ（以下、「シフトデータ」という）{ａ1、ａ
0、０}と、生成多項式記憶部１０３に格納された生成多
項式の係数{ｃ2、ｃ1、ｃ0}とのｍｏｄ２加算を行い、
演算結果{ａ1^ｃ2、ａ0^ｃ1、０^ｃ0}を選択部１０６に
出力する。
に格納された演算データをＭＳＢ側に１ビットシフトさ
せたデータ（以下、「シフトデータ」という）{ａ1、ａ
0、０}と、生成多項式記憶部１０３に格納された生成多
項式の係数{ｃ2、ｃ1、ｃ0}とのｍｏｄ２加算を行い、
演算結果{ａ1^ｃ2、ａ0^ｃ1、０^ｃ0}を選択部１０６に
出力する。
【００５６】選択部１０６は、演算器１０４の演算結果
{ａ2^ｂ}に基づいて、シフトデータ{ａ1、ａ0、０}と演
算器１０５の演算結果{ａ1^ｃ2、ａ0^ｃ1、０^ｃ0}のい
ずれか一方を選択し、選択したものを新たに演算データ
{ａ2、ａ1、ａ0}として演算データ記憶部１０１に格納
する。例えば、演算器１０４の演算結果が「０」であれ
ばシフトデータを演算データ記憶部１０１に格納し、
「１」であれば演算器１０５の演算結果を演算データ記
憶部１０１に格納する。
{ａ2^ｂ}に基づいて、シフトデータ{ａ1、ａ0、０}と演
算器１０５の演算結果{ａ1^ｃ2、ａ0^ｃ1、０^ｃ0}のい
ずれか一方を選択し、選択したものを新たに演算データ
{ａ2、ａ1、ａ0}として演算データ記憶部１０１に格納
する。例えば、演算器１０４の演算結果が「０」であれ
ばシフトデータを演算データ記憶部１０１に格納し、
「１」であれば演算器１０５の演算結果を演算データ記
憶部１０１に格納する。
【００５７】次に、本実施の形態に係る演算処理装置の
処理動作について、図２のフロー図を用いて説明する。
なお、図２では、３bitＣＲＣの場合を示し、演算デー
タをＡ[２:０]、入力データの各時点における先頭の１
ビットをＢ、生成多項式の係数をＣ[２:０]として表
す。
処理動作について、図２のフロー図を用いて説明する。
なお、図２では、３bitＣＲＣの場合を示し、演算デー
タをＡ[２:０]、入力データの各時点における先頭の１
ビットをＢ、生成多項式の係数をＣ[２:０]として表
す。
【００５８】まず、ＳＴ１５１で、記憶部１０１に格納
される演算データＡ[２:０]を例えばＡ(０,０,０)等に
初期化する。また、ＣＲＣ対象となる入力データを記憶
部１０２に読み込ませる。また、生成多項式の係数Ｃ
[２:０]を記憶部１０３に設定する。例えば、生成多項
式がＧ(Ｘ)＝１＋Ｘ＋Ｘ3である場合、Ｃ(０,１,１)と
なる。
される演算データＡ[２:０]を例えばＡ(０,０,０)等に
初期化する。また、ＣＲＣ対象となる入力データを記憶
部１０２に読み込ませる。また、生成多項式の係数Ｃ
[２:０]を記憶部１０３に設定する。例えば、生成多項
式がＧ(Ｘ)＝１＋Ｘ＋Ｘ3である場合、Ｃ(０,１,１)と
なる。
【００５９】次に、ＳＴ１５２で、演算器１０４にて、
Ａ[２]とＢとのｍｏｄ２加算：Ｄ＝Ａ[２]^Ｂが行わ
れ、１ビットの演算結果Ｄが選択部１０６に出力され
る。
Ａ[２]とＢとのｍｏｄ２加算：Ｄ＝Ａ[２]^Ｂが行わ
れ、１ビットの演算結果Ｄが選択部１０６に出力され
る。
【００６０】次に、ＳＴ１５３からＳＴ１５５で、選択
部１０６にて、Ｄの値に基づくＡの更新処理が行われ
る。すなわち、Ｄ＝０の場合、シフトデータＡ<<１を新
たなＡとする処理：Ａ＝Ａ<<１が行われ、Ｄ＝１の場
合、演算器１０４にて行われたＡ<<１とＣとのｍｏｄ２
加算の結果を新たな演算データとする処理：Ａ＝(Ａ<<
１)^Ｃが行われる。
部１０６にて、Ｄの値に基づくＡの更新処理が行われ
る。すなわち、Ｄ＝０の場合、シフトデータＡ<<１を新
たなＡとする処理：Ａ＝Ａ<<１が行われ、Ｄ＝１の場
合、演算器１０４にて行われたＡ<<１とＣとのｍｏｄ２
加算の結果を新たな演算データとする処理：Ａ＝(Ａ<<
１)^Ｃが行われる。
【００６１】そして、ＳＴ１５６の判断で入力データが
なくなるまで、ＳＴ１５２からＳＴ１５５までの処理が
繰り返され、ＳＴ１５７で、最終的に得られるＡが、３
bitＣＲＣの演算結果である。
なくなるまで、ＳＴ１５２からＳＴ１５５までの処理が
繰り返され、ＳＴ１５７で、最終的に得られるＡが、３
bitＣＲＣの演算結果である。
【００６２】このように、入力データ１ビットにつき１
マシンサイクルでＣＲＣ演算を繰り返し実行することに
より、ＤＳＰによるＣＲＣ演算を効率よく実行すること
ができ、ＤＳＰの１チップ化、携帯端末の小型化・軽量
化・低価格化、及び、バッテリーの長寿命化を実現する
ことができる。
マシンサイクルでＣＲＣ演算を繰り返し実行することに
より、ＤＳＰによるＣＲＣ演算を効率よく実行すること
ができ、ＤＳＰの１チップ化、携帯端末の小型化・軽量
化・低価格化、及び、バッテリーの長寿命化を実現する
ことができる。
【００６３】（実施の形態２）図３は、本実施の形態に
係る演算処理装置の構成を示すブロック図である。な
お、図３において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
係る演算処理装置の構成を示すブロック図である。な
お、図３において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
【００６４】図３に示す演算処理装置は、図１に示す演
算処理装置と比較して、演算器１０４、１０５の代り
に、選択部２０１、２０２、演算器２０３、演算結果記
憶部２０４を追加した構成を採る。
算処理装置と比較して、演算器１０４、１０５の代り
に、選択部２０１、２０２、演算器２０３、演算結果記
憶部２０４を追加した構成を採る。
【００６５】図３に示す演算処理装置は、図１に示す演
算処理装置における２つの演算器１０４、１０５の処理
を演算器２０３で兼用し、１ビット当たり２マシンサイ
クルでＣＲＣ演算を実行する。選択部２０１及び選択部
２０２は、１マシンサイクル目と２マシンサイクル目と
で、演算器２０３に入力するデータを切替える。
算処理装置における２つの演算器１０４、１０５の処理
を演算器２０３で兼用し、１ビット当たり２マシンサイ
クルでＣＲＣ演算を実行する。選択部２０１及び選択部
２０２は、１マシンサイクル目と２マシンサイクル目と
で、演算器２０３に入力するデータを切替える。
【００６６】以下、各マシンサイクルにおける各部の動
作について説明する。
作について説明する。
【００６７】１マシンサイクル目において、選択部２０
１は、入力データ記憶部１０２に格納された入力データ
を演算器２０３に出力する。選択部２０２は、演算デー
タ記憶部１０１に格納された演算データのＭＳＢを演算
器２０３に出力する。演算器２０３は、入力データと演
算データのＭＳＢとのｍｏｄ２加算を行い、演算結果を
演算結果記憶部２０４に格納する。
１は、入力データ記憶部１０２に格納された入力データ
を演算器２０３に出力する。選択部２０２は、演算デー
タ記憶部１０１に格納された演算データのＭＳＢを演算
器２０３に出力する。演算器２０３は、入力データと演
算データのＭＳＢとのｍｏｄ２加算を行い、演算結果を
演算結果記憶部２０４に格納する。
【００６８】２マシンサイクル目において、選択部２０
１は、演算データ記憶部１０１に格納された演算データ
を演算器２０３に出力する。選択部２０２は、生成多項
式記憶部１０３に格納された生成多項式の係数を演算器
２０３に出力する。演算器２０３は、演算データと生成
多項式の係数とのｍｏｄ２加算を行い、演算結果を選択
部１０６に出力する。
１は、演算データ記憶部１０１に格納された演算データ
を演算器２０３に出力する。選択部２０２は、生成多項
式記憶部１０３に格納された生成多項式の係数を演算器
２０３に出力する。演算器２０３は、演算データと生成
多項式の係数とのｍｏｄ２加算を行い、演算結果を選択
部１０６に出力する。
【００６９】また、２マシンサイクル目において、選択
部１０６は、演算結果記憶部２０４に格納された演算結
果に基づいて、シフトデータと演算器２０３の演算結果
のいずれか一方を選択し、選択したものを新たに演算デ
ータとして演算データ記憶部１０１に格納する。例え
ば、演算結果記憶部２０４に格納された演算結果が
「０」であればシフトデータを演算データ記憶部１０１
に格納し、「１」であれば演算器１０５の演算結果を演
算データ記憶部１０１に格納する。
部１０６は、演算結果記憶部２０４に格納された演算結
果に基づいて、シフトデータと演算器２０３の演算結果
のいずれか一方を選択し、選択したものを新たに演算デ
ータとして演算データ記憶部１０１に格納する。例え
ば、演算結果記憶部２０４に格納された演算結果が
「０」であればシフトデータを演算データ記憶部１０１
に格納し、「１」であれば演算器１０５の演算結果を演
算データ記憶部１０１に格納する。
【００７０】このように、１ビット当たり２マシンサイ
クルでＣＲＣ演算を行い、１つの演算器で２度のｍｏｄ
２加算を行うことにより、実施の形態１よりも装置の構
成を簡略化することができる。また、従来に比べて、Ｄ
ＳＰによるＣＲＣ演算を効率よく実行することができ、
ＤＳＰの１チップ化、携帯端末の小型化・軽量化・低価
格化、及び、バッテリーの長寿命化を実現することがで
きる。
クルでＣＲＣ演算を行い、１つの演算器で２度のｍｏｄ
２加算を行うことにより、実施の形態１よりも装置の構
成を簡略化することができる。また、従来に比べて、Ｄ
ＳＰによるＣＲＣ演算を効率よく実行することができ、
ＤＳＰの１チップ化、携帯端末の小型化・軽量化・低価
格化、及び、バッテリーの長寿命化を実現することがで
きる。
【００７１】なお、演算処理装置を２相クロックで動作
させ、演算結果記憶部２０４をラッチ（latch circui
t）で構成し、１相目のクロックでラッチさせ、上記１
サイクル目に相当する各部の処理を１相目のクロックで
行い、上記２サイクル目に相当する各部の処理を２相目
のクロックで行わせることにより、本実施の形態に係る
演算処理装置は、入力データ１ビット当たり１マシンサ
イクル相当の時間でＣＲＣ演算を実行することができ
る。
させ、演算結果記憶部２０４をラッチ（latch circui
t）で構成し、１相目のクロックでラッチさせ、上記１
サイクル目に相当する各部の処理を１相目のクロックで
行い、上記２サイクル目に相当する各部の処理を２相目
のクロックで行わせることにより、本実施の形態に係る
演算処理装置は、入力データ１ビット当たり１マシンサ
イクル相当の時間でＣＲＣ演算を実行することができ
る。
【００７２】（実施の形態３）図４は、本実施の形態に
係る演算処理装置の構成を示すブロック図である。な
お、図４において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
係る演算処理装置の構成を示すブロック図である。な
お、図４において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
【００７３】図４に示す演算処理装置は、図１に示す演
算処理装置と比較して、演算器１０４、１０５の代り
に、演算器３０１を追加した構成を採る。
算処理装置と比較して、演算器１０４、１０５の代り
に、演算器３０１を追加した構成を採る。
【００７４】図４に示す演算処理装置は、図１に示す演
算処理装置における２つの演算器１０４、１０５の処理
を演算器３０１で兼用し、２種類のデータをマージ（me
rge：合併）してから演算することにより、１ビット当
たり１マシンサイクルでＣＲＣ演算を実行する。
算処理装置における２つの演算器１０４、１０５の処理
を演算器３０１で兼用し、２種類のデータをマージ（me
rge：合併）してから演算することにより、１ビット当
たり１マシンサイクルでＣＲＣ演算を実行する。
【００７５】以下、３bitＣＲＣの場合を例に、各構成
部が行う処理を具体的に説明する。
部が行う処理を具体的に説明する。
【００７６】３bitＣＲＣの場合、演算データ記憶部１
０１及び生成多項式記憶部１０３は、少なくとも３ビッ
トで構成され、演算器３０１は少なくとも４ビットのｍ
ｏｄ２加算を行う。
０１及び生成多項式記憶部１０３は、少なくとも３ビッ
トで構成され、演算器３０１は少なくとも４ビットのｍ
ｏｄ２加算を行う。
【００７７】演算データ記憶部１０１に格納される演算
データをＡ[２：０]、入力データ記憶部１０２に格納さ
れる入力データの各時点における先頭の１ビットをＢ、
生成多項式記憶部１０３に格納される生成多項式の係数
をＣ[２：０]とする。
データをＡ[２：０]、入力データ記憶部１０２に格納さ
れる入力データの各時点における先頭の１ビットをＢ、
生成多項式記憶部１０３に格納される生成多項式の係数
をＣ[２：０]とする。
【００７８】演算器３０１に入力されるデータの一方
は、演算データ記憶部１０１に格納された演算データを
１ビットＭＳＢ側に論理シフトしたデータ{Ａ[１]、Ａ
[０]、０}と入力データ記憶部１０２に格納された１ビ
ットの入力データ{Ｂ}とをマージした値{Ａ[１]、Ａ
[０]、０、Ｂ}である。また、他方は、生成多項式記憶
部１０３に格納された生成多項式の係数{Ｃ[２]、Ｃ
[１]、Ｃ[０]}と演算データ記憶部１０１に格納された
演算データのＭＳＢ{Ａ[２]}とをマージした値{Ｃ
[２]、Ｃ[１]、Ｃ[０]、Ａ[２]}である。
は、演算データ記憶部１０１に格納された演算データを
１ビットＭＳＢ側に論理シフトしたデータ{Ａ[１]、Ａ
[０]、０}と入力データ記憶部１０２に格納された１ビ
ットの入力データ{Ｂ}とをマージした値{Ａ[１]、Ａ
[０]、０、Ｂ}である。また、他方は、生成多項式記憶
部１０３に格納された生成多項式の係数{Ｃ[２]、Ｃ
[１]、Ｃ[０]}と演算データ記憶部１０１に格納された
演算データのＭＳＢ{Ａ[２]}とをマージした値{Ｃ
[２]、Ｃ[１]、Ｃ[０]、Ａ[２]}である。
【００７９】演算器３０１は、{Ａ[１]、Ａ[０]、０、
Ｂ}と{Ｃ[２]、Ｃ[１]、Ｃ[０]、Ａ[２]}とのｍｏｄ２
加算を行い、加算結果を選択部１０６に出力する。
Ｂ}と{Ｃ[２]、Ｃ[１]、Ｃ[０]、Ａ[２]}とのｍｏｄ２
加算を行い、加算結果を選択部１０６に出力する。
【００８０】選択部１０６は、演算器３０１の演算結果
のＬＳＢ{Ａ[２]^Ｂ}に基づいて、シフトデータ{Ａ
[１]、Ａ[０]、０}と演算器３０１のＬＳＢ以外の演算
結果{Ａ[１]^Ｃ[２]、Ａ[０]^Ｃ[１]、０^Ｃ[０]}のい
ずれか一方を選択し、選択したものを新たに演算データ
{Ａ[２：０]}として演算データ記憶部１０１に格納す
る。例えば、{Ａ[２]^Ｂ}が「０」であれば{Ａ[１]、Ａ
[０]、０}を演算データ記憶部１０１に格納し、「１」
であれば{Ａ[１]^Ｃ[２]、Ａ[０]^Ｃ[１]、０^Ｃ[０]}
を演算データ記憶部１０１に格納する。
のＬＳＢ{Ａ[２]^Ｂ}に基づいて、シフトデータ{Ａ
[１]、Ａ[０]、０}と演算器３０１のＬＳＢ以外の演算
結果{Ａ[１]^Ｃ[２]、Ａ[０]^Ｃ[１]、０^Ｃ[０]}のい
ずれか一方を選択し、選択したものを新たに演算データ
{Ａ[２：０]}として演算データ記憶部１０１に格納す
る。例えば、{Ａ[２]^Ｂ}が「０」であれば{Ａ[１]、Ａ
[０]、０}を演算データ記憶部１０１に格納し、「１」
であれば{Ａ[１]^Ｃ[２]、Ａ[０]^Ｃ[１]、０^Ｃ[０]}
を演算データ記憶部１０１に格納する。
【００８１】このように、２種類のデータをマージして
から演算することにより、演算器を１つにして、１ビッ
ト当たり１マシンサイクルでＣＲＣ演算を行うことがで
き、実施の形態１よりも装置の構成を簡略化することが
できる。
から演算することにより、演算器を１つにして、１ビッ
ト当たり１マシンサイクルでＣＲＣ演算を行うことがで
き、実施の形態１よりも装置の構成を簡略化することが
できる。
【００８２】（実施の形態４）図５は、本実施の形態に
係る演算処理装置の構成を示すブロック図である。な
お、図５において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
係る演算処理装置の構成を示すブロック図である。な
お、図５において、図１と共通の構成部分については図
１と同一の符号を付して説明を省略する。
【００８３】図５に示す演算処理装置は、図１に示す演
算処理装置と比較して、シフト部４０１を追加した構成
を採る。
算処理装置と比較して、シフト部４０１を追加した構成
を採る。
【００８４】シフト部４０１は、生成多項式の（最高次
数−１）の値だけ演算データ記憶部１０１に格納される
演算データをＬＳＢ側に論理シフトし、ＬＳＢの値を演
算器１０４に出力する。
数−１）の値だけ演算データ記憶部１０１に格納される
演算データをＬＳＢ側に論理シフトし、ＬＳＢの値を演
算器１０４に出力する。
【００８５】これにより、任意のビットのＣＲＣ演算に
対応させることができる。
対応させることができる。
【００８６】（実施の形態５）図６は、本実施の形態に
係る演算処理装置の構成を示すブロック図である。な
お、図６において、図５と共通の構成部分については図
５と同一の符号を付して説明を省略する。
係る演算処理装置の構成を示すブロック図である。な
お、図６において、図５と共通の構成部分については図
５と同一の符号を付して説明を省略する。
【００８７】図６に示す演算処理装置は、図５に示す演
算処理装置と比較して、演算データ記憶部１０１を汎用
レジスタ５０１にて構成し、入力データ記憶部１０２を
ＲＡＭ５０２とシフトレジスタ５０３にて構成し、生成
多項式記憶部１０３をＲＯＭ５０４と汎用レジスタ５０
５にて構成し、シフト部４０１を汎用シフタ５０６にて
構成し、演算器１０５をＡＬＵ（Arithmetic Logic Uni
t）５０７にて構成している。
算処理装置と比較して、演算データ記憶部１０１を汎用
レジスタ５０１にて構成し、入力データ記憶部１０２を
ＲＡＭ５０２とシフトレジスタ５０３にて構成し、生成
多項式記憶部１０３をＲＯＭ５０４と汎用レジスタ５０
５にて構成し、シフト部４０１を汎用シフタ５０６にて
構成し、演算器１０５をＡＬＵ（Arithmetic Logic Uni
t）５０７にて構成している。
【００８８】以下、生成多項式としてＧ(Ｘ)＝１＋Ｘ＋
Ｘ3を用い、１６ビットの固定小数点ＤＳＰを用いて３b
itＣＲＣを実現する場合を例に、各構成部が行う処理を
具体的に説明する。
Ｘ3を用い、１６ビットの固定小数点ＤＳＰを用いて３b
itＣＲＣを実現する場合を例に、各構成部が行う処理を
具体的に説明する。
【００８９】汎用レジスタ５０１には、演算データＡ
[１５：０]が格納され、ＣＲＣ演算を行う前に初期値Ａ
[１５：０]＝0×0000が設定される。
[１５：０]が格納され、ＣＲＣ演算を行う前に初期値Ａ
[１５：０]＝0×0000が設定される。
【００９０】ＲＡＭ５０２には、入力データが１６ビッ
ト詰めでＭＳＢから先頭にデータが数ワード分格納さ
れ、ＣＲＣ演算を行う前に、１ワード分の入力データＢ
[１５：０]がシフトレジスタ５０３に転送される。
ト詰めでＭＳＢから先頭にデータが数ワード分格納さ
れ、ＣＲＣ演算を行う前に、１ワード分の入力データＢ
[１５：０]がシフトレジスタ５０３に転送される。
【００９１】シフトレジスタ５０３は、ＣＲＣ演算が実
行されると、１マシンサイクルに１回、ＭＳＢの値を演
算器１０４に出力し、同時にシフトアップする。
行されると、１マシンサイクルに１回、ＭＳＢの値を演
算器１０４に出力し、同時にシフトアップする。
【００９２】ＲＯＭ５０４には、少なくとも１つの生成
多項式の係数が格納され、ＣＲＣ演算を行う前に、予め
ＤＳＰが指示した生成多項式が汎用レジスタ５０５に転
送される。本例の場合、ＲＯＭ５０４には{０、１、１}
が格納される。
多項式の係数が格納され、ＣＲＣ演算を行う前に、予め
ＤＳＰが指示した生成多項式が汎用レジスタ５０５に転
送される。本例の場合、ＲＯＭ５０４には{０、１、１}
が格納される。
【００９３】汎用レジスタ５０５は、ＲＯＭ５０４の出
力が１６ビットに満たない場合、生成多項式下位側に、
残りの上位ビットを零詰めして格納する。３bitＣＲＣ
の場合、汎用レジスタ５０５は、Ｃ[１５：０]＝0×000
3を格納する。
力が１６ビットに満たない場合、生成多項式下位側に、
残りの上位ビットを零詰めして格納する。３bitＣＲＣ
の場合、汎用レジスタ５０５は、Ｃ[１５：０]＝0×000
3を格納する。
【００９４】汎用シフタ５０６は、生成多項式の（最高
次数−１）の値だけ汎用レジスタ５０１に格納された演
算データＡ[１５：０]をＬＳＢ側に論理シフトし、ＬＳ
Ｂの値を演算器１０４に出力する。本例の場合、汎用シ
フタ５０６はＡ[２]を出力する。
次数−１）の値だけ汎用レジスタ５０１に格納された演
算データＡ[１５：０]をＬＳＢ側に論理シフトし、ＬＳ
Ｂの値を演算器１０４に出力する。本例の場合、汎用シ
フタ５０６はＡ[２]を出力する。
【００９５】ＡＬＵ５０７には、汎用レジスタ５０１に
格納された演算データを１ビットＭＳＢ側に論理シフト
した値であるシフトデータ{Ａ[１４：０]、０}が常に固
定配線で入力される。また、ＡＬＵ５０７には、汎用レ
ジスタ５０５に格納された生成多項式の係数Ｃ[１５：
０]が入力される。ＡＬＵ５０７は、{Ａ[１４：０]、
０}とＣ[１５：０]とのｍｏｄ２加算を行い、演算結果
を選択部１０６に出力する。
格納された演算データを１ビットＭＳＢ側に論理シフト
した値であるシフトデータ{Ａ[１４：０]、０}が常に固
定配線で入力される。また、ＡＬＵ５０７には、汎用レ
ジスタ５０５に格納された生成多項式の係数Ｃ[１５：
０]が入力される。ＡＬＵ５０７は、{Ａ[１４：０]、
０}とＣ[１５：０]とのｍｏｄ２加算を行い、演算結果
を選択部１０６に出力する。
【００９６】選択部１０６には、ＡＬＵ５０７の演算結
果と、シフトデータが常に固定配線で入力される。選択
部１０６は、演算器１０４の演算結果に基づいて、ＡＬ
Ｕ５０７の演算結果とシフトデータのいずれか一方を選
択し、選択したものを新たに演算データとして汎用レジ
スタ５０１に格納する。例えば、演算器１０４の演算結
果が「０」であればシフトデータを汎用レジスタ５０１
に格納し、「１」であればＡＬＵ５０７の演算結果を汎
用レジスタ５０１に格納する。
果と、シフトデータが常に固定配線で入力される。選択
部１０６は、演算器１０４の演算結果に基づいて、ＡＬ
Ｕ５０７の演算結果とシフトデータのいずれか一方を選
択し、選択したものを新たに演算データとして汎用レジ
スタ５０１に格納する。例えば、演算器１０４の演算結
果が「０」であればシフトデータを汎用レジスタ５０１
に格納し、「１」であればＡＬＵ５０７の演算結果を汎
用レジスタ５０１に格納する。
【００９７】ここで、汎用レジスタ５０１、５０５は、
ＣＲＣ演算以外における途中の演算結果を保存できる。
ＣＲＣ演算以外における途中の演算結果を保存できる。
【００９８】シフトレジスタ５０３は、割り算命令等、
ＤＳＰのＣＲＣ演算以外の命令と兼用できる。
ＤＳＰのＣＲＣ演算以外の命令と兼用できる。
【００９９】汎用シフタ５０６は、ＣＲＣ演算以外のシ
フト演算実行命令時は、汎用レジスタ群やメモリ（ＲＡ
Ｍ又はＲＯＭ）等からデータを入力してシフト演算を行
い、演算結果を汎用レジスタやメモリ等に書込みを行
う。
フト演算実行命令時は、汎用レジスタ群やメモリ（ＲＡ
Ｍ又はＲＯＭ）等からデータを入力してシフト演算を行
い、演算結果を汎用レジスタやメモリ等に書込みを行
う。
【０１００】ＡＬＵ５０７は、ＣＲＣ演算以外のＡＬＵ
演算実行命令時は、汎用レジスタ群やメモリ（ＲＡＭ又
はＲＯＭ）等からデータを入力してＡＬＵ演算を行い、
演算結果を汎用レジスタやメモリ等に書込みを行う。
演算実行命令時は、汎用レジスタ群やメモリ（ＲＡＭ又
はＲＯＭ）等からデータを入力してＡＬＵ演算を行い、
演算結果を汎用レジスタやメモリ等に書込みを行う。
【０１０１】このように、ＣＲＣ演算にＤＳＰの汎用レ
ジスタ、シフトレジスタ、汎用シフタ、ＡＬＵ等を適宜
用いることにより、演算処理装置をＬＳＩ化する場合、
チップ面積をさらに削減することができ、コストを低減
することができる。
ジスタ、シフトレジスタ、汎用シフタ、ＡＬＵ等を適宜
用いることにより、演算処理装置をＬＳＩ化する場合、
チップ面積をさらに削減することができ、コストを低減
することができる。
【０１０２】なお、上記各実施の形態においては、生成
多項式の次数の高い方をＭＳＢ側に格納したが、ＬＳＢ
側に格納して適宜変更を施すことも可能である。
多項式の次数の高い方をＭＳＢ側に格納したが、ＬＳＢ
側に格納して適宜変更を施すことも可能である。
【０１０３】また、無線通信の基地局装置あるいは端末
装置のチャネル復号部に上記各実施の形態に係る演算処
理装置のいずれかを組み込むことにより、チャネル符号
化部、チャネル復号部及びタイミング制御部等を１チッ
プのＤＳＰのソフトウェアで形成できるため、装置にお
ける部品点数を削減でき、装置の小型化・軽量化・低価
格化を図ることができる。
装置のチャネル復号部に上記各実施の形態に係る演算処
理装置のいずれかを組み込むことにより、チャネル符号
化部、チャネル復号部及びタイミング制御部等を１チッ
プのＤＳＰのソフトウェアで形成できるため、装置にお
ける部品点数を削減でき、装置の小型化・軽量化・低価
格化を図ることができる。
【０１０４】
【発明の効果】以上説明したように、本発明の演算処理
装置は、入力データ１ビットにつき１又は２マシンサイ
クルでＣＲＣ演算を繰り返し実行することができるの
で、ＤＳＰによるＣＲＣ演算を効率よく実行することが
でき、ＤＳＰの１チップ化、携帯端末の小型化・軽量化
・低価格化、及び、バッテリーの長寿命化を実現するこ
とができる。
装置は、入力データ１ビットにつき１又は２マシンサイ
クルでＣＲＣ演算を繰り返し実行することができるの
で、ＤＳＰによるＣＲＣ演算を効率よく実行することが
でき、ＤＳＰの１チップ化、携帯端末の小型化・軽量化
・低価格化、及び、バッテリーの長寿命化を実現するこ
とができる。
【図１】本発明の実施の形態１に係る演算処理装置の構
成を示すブロック図
成を示すブロック図
【図２】上記実施の形態に係る演算処理装置の処理動作
を示すフロー図
を示すフロー図
【図３】本発明の実施の形態２に係る演算処理装置の構
成を示すブロック図
成を示すブロック図
【図４】本発明の実施の形態３に係る演算処理装置の構
成を示すブロック図
成を示すブロック図
【図５】本発明の実施の形態４に係る演算処理装置の構
成を示すブロック図
成を示すブロック図
【図６】本発明の実施の形態５に係る演算処理装置の構
成を示すブロック図
成を示すブロック図
【図７】生成多項式Ｇ(Ｘ)＝１＋Ｘ＋Ｘ3 のＣＲＣ演算
の符号化回路図
の符号化回路図
１０１ 演算データ記憶部 １０２ 入力データ記憶部 １０３ 生成多項式記憶部 １０４、１０５、２０３、３０１ 演算器 １０６、２０１、２０２ 選択部 ２０４ 演算結果記憶部 ４０１ シフト部 ５０１ 汎用レジスタ ５０３ シフトレジスタ ５０５ 汎用レジスタ ５０６ 汎用シフタ ５０７ ＡＬＵ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸田 隆 石川県金沢市彦三町二丁目１番45号 株式 会社松下通信金沢研究所内 Ｆターム(参考） 5B001 AA04 AB02 AC01 AD06 AE02 5J065 AA01 AB01 AC02 AD04 AF03 AH02 AH05 AH06 AH19
Claims (15)
- 【請求項１】 第１記憶手段に格納された演算データの
最上位ビットと第２記憶手段に格納された入力データと
の２進数加算を行う第１演算手段と、前記演算データを
１ビット最上位ビット側にシフトしたシフトデータと第
３記憶手段に格納された生成多項式の係数との２進数加
算を行う第２演算手段と、前記第１演算手段の演算結果
に基づき、前記第２演算手段の演算結果あるいは前記シ
フトデータのいずれかを選択し、新たな演算データとし
て前記第１記憶手段に格納する選択手段とを具備するこ
とを特徴とする演算処理装置。 - 【請求項２】 第１記憶手段に格納された演算データの
最上位ビットと第２記憶手段に格納された入力データと
の２進数加算である第１演算を行い、前記演算データを
１ビット最上位ビット側にシフトしたシフトデータと第
３記憶手段に格納された生成多項式の係数との２進数加
算である第２演算を行う第３演算手段と、前記第１演算
の演算結果に基づき、前記第２演算の演算結果あるいは
前記シフトデータのいずれかを選択し、新たな演算デー
タとして前記第１記憶手段に格納する選択手段とを具備
することを特徴とする演算処理装置。 - 【請求項３】 選択手段は、第２演算の演算結果が入力
されるまで、第１演算の演算結果を第４記憶手段に保持
することを特徴とする請求項２記載の演算処理装置。 - 【請求項４】 第１記憶手段に格納された演算データを
１ビット最上位ビット側にシフトしたシフトデータに、
第２記憶手段に格納された入力データを合併した値と、
第３記憶手段に格納された生成多項式の係数に、前記演
算データの最上位ビットを合併した値との２進数加算を
行う第４演算手段と、入力データと演算データの最上位
ビットとの２進数加算結果に基づき、前記シフトデータ
と生成多項式の係数との２進数加算結果あるいは前記シ
フトデータのいずれかを選択し、新たな演算データとし
て前記第１記憶手段に格納する選択手段とを具備するこ
とを特徴とする演算処理装置。 - 【請求項５】 第１記憶手段に格納された演算データを
１ビット最上位ビット側にシフトしたシフトデータと、
第３記憶手段に格納された生成多項式の係数に、第２記
憶手段に格納された入力データを合併した値との２進数
加算を行う第４演算手段と、入力データと演算データの
最上位ビットとの２進数加算結果に基づき、前記シフト
データと生成多項式の係数との２進数加算結果あるいは
前記シフトデータのいずれかを選択し、新たな演算デー
タとして前記第１記憶手段に格納する選択手段とを具備
することを特徴とする演算処理装置。 - 【請求項６】 第１記憶手段に格納される演算データの
最上位ビットを所定位置に移動するシフト手段を具備す
ることを特徴とする請求項１から請求項５のいずれかに
記載の演算処理装置。 - 【請求項７】 シフト手段はＤＳＰの汎用シフタを構成
要素とすることを特徴とする請求項６記載の演算処理装
置。 - 【請求項８】 演算手段のうち、少なくとも一つがＡＬ
Ｕを構成要素とすることを特徴とする請求項１から請求
項７のいずれかに記載の演算処理装置。 - 【請求項９】 記憶手段のうち、少なくとも一つがＤＳ
Ｐの汎用レジスタを構成要素とすることを特徴とする請
求項１から請求項８のいずれかに記載の演算処理装置。 - 【請求項１０】 記憶手段のうち、少なくとも一つがシ
フトレジスタを構成要素とすることを特徴とする請求項
１から請求項９のいずれかに記載の演算処理装置。 - 【請求項１１】 請求項１から請求項１０のいずれかに
記載の演算処理装置を搭載することを特徴とする無線通
信端末装置。 - 【請求項１２】 請求項１１記載の無線通信端末装置と
無線通信を行うことを特徴とする無線通信基地局装置。 - 【請求項１３】 請求項１から請求項１０のいずれかに
記載の演算処理装置を搭載することを特徴とする無線通
信基地局装置。 - 【請求項１４】 請求項１３記載の無線通信基地局装置
と無線通信を行うことを特徴とする無線通信端末装置。 - 【請求項１５】 請求項１から請求項１０のいずれかに
記載の演算処理装置をソフトウェアで実現したプログラ
ムを記録したことを特徴とする機械読取り可能な記録媒
体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12267399A JP3607116B2 (ja) | 1999-04-28 | 1999-04-28 | 演算処理装置 |
| PCT/JP2000/002681 WO2000067125A1 (fr) | 1999-04-28 | 2000-04-25 | Processeur |
| CN 00800598 CN1300391A (zh) | 1999-04-28 | 2000-04-25 | 运算处理装置 |
| AU39881/00A AU3988100A (en) | 1999-04-28 | 2000-04-25 | Processor |
| EP00919165A EP1096380A1 (en) | 1999-04-28 | 2000-04-25 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12267399A JP3607116B2 (ja) | 1999-04-28 | 1999-04-28 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311096A true JP2000311096A (ja) | 2000-11-07 |
| JP3607116B2 JP3607116B2 (ja) | 2005-01-05 |
Family
ID=14841813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12267399A Expired - Fee Related JP3607116B2 (ja) | 1999-04-28 | 1999-04-28 | 演算処理装置 |
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| Country | Link |
|---|---|
| EP (1) | EP1096380A1 (ja) |
| JP (1) | JP3607116B2 (ja) |
| CN (1) | CN1300391A (ja) |
| AU (1) | AU3988100A (ja) |
| WO (1) | WO2000067125A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002029228A1 (en) | 2000-10-05 | 2002-04-11 | Nissan Motor Co., Ltd. | Control of supercharger |
| US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
| WO2019224955A1 (ja) * | 2018-05-23 | 2019-11-28 | 堺ディスプレイプロダクト株式会社 | 接続システム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124351B2 (en) * | 2002-12-04 | 2006-10-17 | Stmicroelectronics Asia Pacific Pte. Ltd. | Software instructions utilizing a hardwired circuit |
| CN100517214C (zh) * | 2007-05-30 | 2009-07-22 | 北京天碁科技有限公司 | 一种实现二进制多项式运算的硬件配置方法及硬件系统 |
| CN102681818A (zh) * | 2011-03-09 | 2012-09-19 | 上海华虹集成电路有限责任公司 | 基于ucps加密算法的128比特模加电路及控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3252029B2 (ja) * | 1993-08-04 | 2002-01-28 | 松下電器産業株式会社 | 符号化装置及び符号化方法 |
-
1999
- 1999-04-28 JP JP12267399A patent/JP3607116B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-25 AU AU39881/00A patent/AU3988100A/en not_active Abandoned
- 2000-04-25 EP EP00919165A patent/EP1096380A1/en not_active Withdrawn
- 2000-04-25 WO PCT/JP2000/002681 patent/WO2000067125A1/ja not_active Application Discontinuation
- 2000-04-25 CN CN 00800598 patent/CN1300391A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
| WO2002029228A1 (en) | 2000-10-05 | 2002-04-11 | Nissan Motor Co., Ltd. | Control of supercharger |
| WO2019224955A1 (ja) * | 2018-05-23 | 2019-11-28 | 堺ディスプレイプロダクト株式会社 | 接続システム |
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| Publication number | Publication date |
|---|---|
| EP1096380A1 (en) | 2001-05-02 |
| WO2000067125A1 (fr) | 2000-11-09 |
| JP3607116B2 (ja) | 2005-01-05 |
| AU3988100A (en) | 2000-11-17 |
| CN1300391A (zh) | 2001-06-20 |
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