WO2005101669A1

WO2005101669A1 - パスメモリ回路

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Publication number: WO2005101669A1
Application number: PCT/JP2004/018194
Authority: WO
Inventors: Yukio Arima
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-04-07
Filing date: 2004-12-07
Publication date: 2005-10-27
Also published as: US7734992B2; US20070177687A1; JPWO2005101669A1; JP4324195B2

Abstract

　ある段以降の記憶回路（１３）を停止する際、特定ステートの生き残りパスを記憶するメモリ領域Ｂ（２）の記憶要素回路（１１）をリピータとして動作させ、それ以外のメモリ領域Ｃ（３）に属する記憶要素回路（１１）を停止させることによって、新たにバス配線やセレクタを追加することなしに復号結果を出力する。

Description

明細書

パスメモリ回路

技術分野

[0001] 本発明は、通信、光ディスク、磁気ディスクのリードチャネルに用いられるビタビ復号において、各ステートにおける生残りパス情報を記憶するノスメモリ回路に関するものである。

背景技術

[0002] ビタビ復号は、ある特定の畳み込みによって符号ィ匕されたデータ列を受信した際に、その畳み込みの規則に基づいて最も適当と思われるデータを予測、復号する技術である。畳み込みの規則は状態遷移図として記述することができ、更にこの状態遷移図に時間の概念を考慮すると、トレリス線図として記述できる。

[0003] 一例として、図 1に畳み込み符号化器を、図 2にそれに対応したトレリス線図をそれぞれ示す。図 1のうち 81、 82は遅延素子、 83、 84は加算器である。遅延素子 81, 8 2は 1時刻前の値を保持する。図 2中の kは時刻を示している。すなわち、図 2は時刻 k 1から時刻 kまでの状態遷移と、時刻 kから時刻 k+ 1までの状態遷移とを示している。また、 SO— S3は状態遷移におけるステート番号を示している。ステート間を結ぶ線はブランチと呼ばれ、あるステートが次に遷移し得るステートへ接続して、る。

[0004] ビタビ復号では、各ステートからの遷移の尤度 (確力しさ）を評価するために各ブランチについて評価関数を用いてブランチメトリックを計算する。一方、復号を開始して以来、各ステートはそのステートに至るブランチのうち最も確からし、ブランチのブランチメトリックを累積加算して記憶している。これをパスメトリックという。通常、ブランチメトリックの計算は理想値と実際に受信した値との二乗誤差で求められており、時刻 k 1におけるパスメトリックと時刻 kでのブランチメトリックとを加算した結果が最小となるブランチを最も確力も、ブランチと判断して、る。

[0005] ノスメモリ回路は、各時刻における最も確から、ブランチで示される遷移をとる理想値を保持し、時刻とともに後段にシフトしていく。このシフト動作時に各記憶回路はそれぞれ最も確力しいブランチに相当する前段の記憶要素回路力の値を選択して保持する。例えば、ある時刻で SOについて最も確力しいブランチが S1から遷移してくるブランチだった場合、 M0 (i) =M1 (i-1)となる。ここで、 MO (x)はステート 0 に関する X段目のメモリの内容、 Ml (X)はステート 1に関する X段目のメモリの内容、 i は 1からパスメモリ段数 1までの範囲の整数である。

[0006] このような処理によって得られた、各時刻における最も確からしいブランチを連結したパスを生き残りパスと!/、う。トレリス線図中の各ステートはそれぞれの生き残りパスを持って、るが、復号処理が進むにつれて全てのステートが持つ生き残りパスは同じものに収束する。パスメモリ回路の内容も同様にシフト動作が進むと各ステートに関するメモリの内容が同じ値に収束する。このようにして得られた 1つの生き残りパスがビタビ復号による最終的な復号結果である。

[0007] ここまでの説明で、パスメモリ回路のメモリ段数 (メモリ長）としては復号結果が収束するまでのデータを保持できる段数があれば十分であることが分かる。しかしながら、収束に必要な時間は符号ィヒ方式や適用するアプリケーションだけでなぐ温度、ノィズなど使用環境の違いによっても変動するため、一意に決めることは不可能である。このため、従来のビタビ復号のパスメモリ回路では使用環境の変動を見込んで長めのメモリ長が用いられている。しかしながら、これは回路規模の増大と消費電力の増カロを引き起こす原因となってしまう。

[0008] このため、復号処理の状況に応じてメモリ長を切り替えることが可能なパスメモリ回路が広く提案されている (特許文献 1及び特許文献 2参照)。例えば、図 3に示すように M (Mは正の整数)段のメモリ長を持つパスメモリ回路のうち、復号結果の収束状況に応じて j段目以降の記憶要素回路の動作を停止する手法である。ここで、 jは整数でかつ 0<j≤Mである。図 3中、 20がそれぞれのステートで決まる最も確からしいブランチに応じて入力信号を選択する選択回路、 21は選択回路 20の出力を保持する記憶要素回路、 22は選択記憶要素回路、 23は 1段の記憶回路、 24は出力選択回路を示す。

[0009] j段目以降の記憶回路 23を停止することを指示するメモリ長制御信号を受信した場合、 j段目以降の記憶回路 23は供給されるクロック信号が停止されるなどの方法によつて動作を停止する。このとき、パスメモリ回路の出力を正常に取り出すため、出力選択回路 24ではメモリ長制御信号に応じて、 j 1段目の記憶回路 23の出力を選択し出力する。このようにして、図 3のパスメモリ回路は j 1段の記憶回路 23の動作だけで済み、 M— j + 1段分の記憶回路 23の消費電力を削減することができる。

[0010] また、パスメモリ回路のうち後段部分を停止できるようにする代わりに、前段部分を停止できるようにしてパスメモリ回路への入力段を選択する手法も知られて、る（特許文献 3参照)。

特許文献 1：特開昭 63- 166332号公報

特許文献 2 :特開平 10— 302412号公報

特許文献 3：特開 2002-368628号公報

発明の開示

発明が解決しょうとする課題

[0011] このようにパスメモリ回路における消費電力の問題を解決する手法としてパスメモリ回路のメモリ長を可変にする手法が提案されているが、回路規模の増加が課題となる。図 3に示す構成では、 j段目以降の記憶回路 23の動作を停止した場合、パスメモリ回路の出力を取り出すために j 1段目の出力を引き出し、 M段目の出力とのいずれかを選択する手段が必要となる。停止できる段が増えれば、それに応じて出力を Iき出すための配線とセレクタも増加してしまうと、う問題がある。

[0012] 本発明の目的は、パスメモリ回路の低消費電力化と回路規模の削減とを実現することにある。

課題を解決するための手段

[0013] 本発明によるパスメモリ回路は、 i+ l (iは整数でかつ 0<i< M)段目以降の記憶要素回路を制御信号によって動作停止可能とし、 i+ 1段目以降の記憶要素回路のうちある特定のステートに関するデータを保持する記憶要素回路をメモリ領域 Bとし、 i+ 1 段目以降の記憶要素回路のうちメモリ領域 Bに属さないものをメモリ領域 C、残りの記憶要素回路をメモリ領域 Aとして分割し、 j (jは整数でかつ i<j≤M)段目以降の記憶要素回路を停止する場合、メモリ領域 Cの j段目以降は停止し、メモリ領域 Bの j段目以降はメモリ領域 Bに属する記憶要素回路がシフトレジスタを構成するように制御することを特徴とする。発明の効果

[0014] このような手段を講じることで、本発明によるパスメモリ回路は、 j段目以降の記憶要素回路を停止した場合でも、それぞれの段カゝら出力を取り出すバス配線やそれぞれの出力を選択するためのセレクタを追加することなしにパスメモリ出力を得ることが可能であり、パスメモリ回路の低消費電力化の実現と回路規模の削減に顕著な効果を示す。

図面の簡単な説明

[0015] [図 1]図 1は、一般的な畳み込み符号化器の構成を示すブロック図である。

[図 2]図 2は、図 1の畳み込み符号化器に対応したトレリス線図である。

[図 3]図 3は、可変メモリ長を有する従来のノスメモリ回路を示すブロック図である。

[図 4]図 4は、本発明の第 1の実施形態に係るパスメモリ回路のブロック図である。

[図 5]図 5は、図 4中のメモリ長制御信号の生成例を示すブロック図である。

[図 6]図 6は、図 4中のメモリ長制御信号の他の生成例を示すブロック図である。

[図 7]図 7は、本発明の第 2の実施形態に係るパスメモリ回路中のメモリ領域 Bのための記憶要素回路の構成例を示す回路図である。

[図 8]図 8は、図 7の記憶要素回路の変形例を示す回路図である。

[図 9]図 9は、図 7及び図 8の構成に代わる、メモリ長制御信号の同期化手法を示す回路図である。

[図 10]図 10は、本発明の第 3の実施形態に係るパスメモリ回路のブロック図である。

[図 11]図 11は、本発明の第 4の実施形態に係るパスメモリ回路のブロック図である。

[図 12]図 12は、図 11中の記憶要素回路の構成例を示す回路図である。

符号の説明

[0016] 1 メモリ領域 A

2 メモリ領域 B

3 メモリ領域 C

10, 20 選択回路

11, 21 記憶要素回路

12, 22 選択記憶要素回路 13, 23 記憶回路

14 リピータ型選択記憶要素回路

15 同期型選択記憶要素回路

16 クロック ff¾御回路

17 スキャンパス

18 動作モード制御回路

24 出力選択回路

31 同期パルス生成回路

32 データ保持回路

41 同期信号生成回路

42 マスター記憶回路

43 スレーブ記憶回路

51 同期パルス生成回路

52 ドライバ回路

61 収束判定回路

62 論理和回路

71 メモリ長設定ユニット

72 論理和回路

81, 82 遅延素子

83, 84 加算器

101 選択回路

102 データ保持回路

発明を実施するための最良の形態

[0017] 以下、説明を簡単にするため、図 1に示す畳み込み符号化器によって符号化されたデータ列の復号を行うビタビ復号器に基づ、て説明する。この符号化器による状態遷移は上述したように図 2に示すトレリス遷移図を描く。

[0018] 《第 1の実施形態》

図 4は、本発明によるパスメモリ回路を示している。図 4中、 1がメモリ領域 A、 2がメモリ領域 B、 3がメモリ領域 C、 10が選択回路、 11が記憶要素回路、 12が選択記憶要素回路、 13が 1段の記憶回路を示す。選択記憶要素回路 12は、ビタビ復号によつてそれぞれのステート毎に求められる最も確からしいブランチを示す信号に応じて入力信号を選択して出力する選択回路 10と、その出力をクロック信号に同期して保持する記憶要素回路 11とから構成される。記憶回路 13は、同じ段に属する全てのステートに関する選択記憶要素回路 12から構成される。

[0019] 図 4に示したパスメモリ回路は最大メモリ長が Mであり、拘束長が 3 (すなわちステート数は 4)なので、選択記憶要素回路 12の個数は全部で 4M個である。

[0020] メモリ領域 Aは、ビタビ復号の収束が最も早い場合に必要となる i段までの全ステートに関する選択記憶要素回路 12を含む領域である。メモリ領域 Bは、 i+ 1段目から M 段目の選択記憶要素回路 12のうち、ステート 0に関するものを含む領域である。メモリ領域 Cは、それ以外の全ての選択記憶要素回路 12を含む領域である。このうちメモリ領域 A及びメモリ領域 Cに属する選択回路 10及び記憶要素回路 11はそれぞれ一般的なセレクタと、一般的なフリップフロップ又はラッチとでよい。これに対し、メモリ領域 Bに属する選択回路 10は、動作停止する場合に前段の選択記憶要素回路 12のうちメモリ領域 Bに属するもの力来る入力を選択するように制御される必要がある。ただし、メモリ領域 Bの記憶要素回路 11は一般的なフリップフロップ又はラッチでよい。

[0021] ここで、 j段目以降の記憶回路 13を停止する場合にっ、て説明する。 j段目以降の記憶回路 13に対して動作停止を指示するメモリ長制御信号 (ここではメモリ長制御信号 =Hの場合、動作停止を指示しているものとする。）が入力されると、メモリ領域 Bでは i+ 1段目から j 1段目までは通常の動作を行、、 j段目以降では選択回路 10が常にステート 0の選択記憶要素回路 12の出力（図 4では X入力）を選択する。この機能は、選択回路 10のセレクト信号（図 4では S入力）とメモリ長制御信号との論理演算により容易に実現可能である。このように、選択回路 10が常に X入力を選択することによって、メモリ領域 Bの j段以降の選択記憶要素回路 12はシフトレジスタのように前段の出力を後段にシフトしていくことになる。これによつて、パスメモリ回路の出力として j 1段目の記憶回路 13の出力信号が出力される。

[0022] 一方、メモリ領域 Cでは i+ 1段目から j 1段目までは通常の動作を行、、； j段目以降ではその動作を停止する。動作を停止するには、クロック信号の供給を停止する方法が一般的に知られている。クロック信号の供給を停止することで選択記憶要素回路 1 2の動作を停止するには、メモリ領域 Cに供給されるクロックの配線をそれぞれの段毎に分離しておき、対応するメモリ長制御信号が Hの場合はクロック信号を L固定又は H固定にするように制御すればょ、。

[0023] 更に、メモリ長制御信号が Hである段の回路を構成するトランジスタの基板に逆方向バイアスを印加してもよい。これによつてリーク電流を低減できるので、消費電力をより低減することが可能である。また、それぞれの段に供給される電源を分離しておき、動作を停止する段の回路に電源自体を供給しな、と、う制御を行ってもょ、。

[0024] 次に、メモリ長制御信号の生成方法について説明する。前記特許文献 1及び 2に開示されるように、ビタビ復号器に入力される信号の振幅レベルやディスク読み取りのヘッド位置などの外的要因を参照して必要なメモリ長を決定する方法が一般に知られている。図 5は、このような方法によるメモリ長制御回路を示している。図 5中、 71はメモリ長設定ユニット、 72は論理和回路である。

[0025] メモリ長設定ユニット 71は外的な要因を入力として、それに応じて最適なメモリ長を推定し、その結果に応じたメモリ長制御信号を出力する。推定方法はアプリケーションによって様々な形態をとり得るが、そのうちの一形態として、入力信号の平均強度を求め、その値に基づ、て事前に記憶してぉ、たメモリ長を選択してメモリ長制御信号を出力する方法が考えられる。メモリ長制御回路が j 1段のメモリ長で復号が可能と判断した場合は、 j段以降の記憶回路 13へ入力されるメモリ長制御信号は論理和回路 72により全て Hになるように生成される。

[0026] また別の生成方法として、ビタビ復号の経過を参照してメモリ長制御信号を生成してもよい。図 6にその場合の回路構成を示す。図 6中の 61は、段毎の全ての選択記憶要素回路 12の出力を観測しビタビ復号の結果が収束したかどうかを判定する収束判定回路である。ビタビ復号によって正しく復号が行われた場合、パスメモリ回路の同じ段に含まれる全てのステートの保持データは同じ値に収束する。このため、それぞれの段で各選択記憶要素回路 12の出力を比較して、全てが等しい場合には次段に供給するメモリ長制御信号を Hにする。また、外的要因を参照する場合と同様、前段のメモリ長制御信号が Hの場合はその段のメモリ長制御信号も論理和回路 62により Hにする。こうすることで、復号結果が 1つの値に収束した段の次の段以降のメモリ長制御信号が全て Hになる。

[0027] 《第 2の実施形態》

次に、本発明の第 2の実施形態を示す。第 2の実施形態におけるメモリ領域 Bの記憶要素回路 11は、メモリ長制御信号力^の場合にはクロック信号に同期して入力信号を保持、出力を行い、メモリ長制御信号が Hの場合にはクロック信号に関わらず入力信号をそのまま出力する動作を行う。すなわち、第 1の実施形態ではメモリ領域 Bとメモリ領域 Cとのクロック配線を分離する必要があった力第 2の実施形態ではその必要はない。また、メモリ領域 Cの記憶要素回路 11にはメモリ領域 Bと同じ構成の記憶要素回路 11を使用することができる。

[0028] 図 7にそのような記憶要素回路 11の構成図を示す。図 7中、 31は同期パルス生成回路、 32はデータ保持回路である。同期パルス生成回路 31は、（メモリ長)制御信号力の場合は同期信号の立ち上がりエッジに同期してパルスを出力し、同制御信号が Hの場合は H固定の信号を出力する。生成されるパルス信号のパルス幅は、図 7 中の遅延素子の遅延量で決まる。一方、データ保持回路 32は、同期パルス生成回路 31の出力信号が Hの場合は入力信号を取り込みながら出力し、 Lの場合は取り込んだデータを保持して出力する。

[0029] 記憶要素回路 11に図 7に示す構成の回路を使用する場合、図 7の同期信号と制御信号とにそれぞれ記憶回路 13に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路 10の出力信号を入力する。これによつて、メモリ長制御信号力の記憶回路 13では、記憶要素回路 11はクロック信号に同期して選択回路 1 0の出力を保持、出力し、メモリ長制御信号が Hの記憶回路 13では、同期パルス生成回路 31の出力信号は H固定となり、データ保持回路 32は入力信号を取り込みな力出力するモードとなるので、記憶要素回路 11は選択回路 10の出力信号をそのまま出力することになる。この出力はクロック信号に関わらず行われるので、メモリ長制御信号が Hの記憶回路 13へ供給するクロック信号を停止できる。こうすることで、同期パルス生成回路 ₃₁やクロック信号を駆動するバッファなどで消費される電力を低減することができる。

[0030] 図 8は、同様の動作をする記憶要素回路 11の更に異なる構成図である。図 8中、 4 1は同期信号生成回路、 42はマスター記憶回路、 43はスレーブ記憶回路である。同期信号生成回路 41では、（メモリ長)制御信号が Lの場合には入力された同期信号をそのまま第 1及び第 2の同期信号 CLK, CLK2としてそれぞれ出力する。逆に、同制御信号が Hの場合には CLKには同期信号と同じ信号を出力し、 CLK2には同期信号の反転信号を出力する。制御信号の値に関わらず、 XCLK、 XCLK2はそれぞれ CLK、 CLK2の反転信号を出力する。このような規則にしたがって生成される CL K、 CLK2、 XCLK、 XCLK2に応じて、マスター記憶回路 42では、 CLKが Lのとき入力信号を取り込みながら出力し、 CLKが Hのとき取り込んだデータを保持しながら出力する一方、スレーブ記憶回路 43では、 CLK2が Hのときマスター記憶回路 42の出力を取り込みながら出力し、 CLK2が Lのときに取り込んだデータを保持しながら出力する。

[0031] 記憶要素回路 11に図 8に示す構成の回路を使用する場合、図 8の同期信号と制御信号にそれぞれ記憶回路 13に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路 10の出力信号を入力する。これによつて、メモリ長制御信号力の記憶回路 13では、記憶要素回路 11はクロック信号に同期して選択回路 10 の出力を保持、出力し、一方、メモリ長制御信号が Hの記憶回路 13では、同期信号生成回路 41の出力信号である CLKと CLK2はそれぞれ反転した関係となる。このとき記憶回路 13に供給されるクロックを Lに固定すれば、 CLKは L固定、 CLK2は H固定となり、マスター記憶回路 42及びスレーブ記憶回路 43はそれぞれ入力信号を取り込みながら出力するモードとなるので、記憶要素回路 11は選択回路 10の出力信号をそのまま出力することになる。

[0032] ここで、更に面積効率の高い構成について説明する。図 9に構成図を示す。図 9中

、 51はクロック信号に同期したパルス信号を生成する同期パルス生成回路、 52は同期パルス生成回路 ₅₁の出力とメモリ長制御信号との論理和を出力するドライバ回路である。図 7に示す記憶要素回路 11を使用した場合、同期パルス生成回路 31を記憶要素回路 11の数だけ持つことになる。これに対して図 9では、一般的なラッチを選択記憶要素回路 12中の記憶要素回路として使用し、それらへ供給するパルス信号を 1つの同期パルス生成回路 51で生成することで、電力と面積の削減を図る。同期パルス生成回路 51で生成されたパルス信号は、それぞれの段の選択記憶要素回路 12に供給されるが、その際にドライバ回路 52で対応するメモリ長制御信号との論理和をとつて力も入力される。これによつて、先に説明したのと同等の動作が実現できる。図 9ではメモリ領域 Bしか図示しな力つた力メモリ領域 Cに同様の構成を適用してもよい。その際、メモリ領域 B及びメモリ領域 Cへ供給されるパルス信号は共通でよい

[0033] ここまでの説明で明らかであるが、図 7、図 8、図 9のいずれの構成をとつても、 j段以降の記憶回路 13を停止した場合、メモリ領域 Bの j段以降の選択記憶要素回路 12は前段の出力を後段にリピートしていくことになる。すなわち、ノスメモリ回路の出力として j 1段目の記憶回路 13の出力信号が出力される。

[0034] ここに示した点以外のメモリ領域 A、メモリ領域 Cに関する動作及びメモリ長制御信号の生成方法などは、第 1の実施形態と同様である。

[0035] 《第 3の実施形態》

図 10に第 3の実施形態の構成図を示す。図 10中、 14はリピータ型選択記憶要素回路、 15は同期型選択記憶要素回路、 16はメモリ長制御信号に応じてクロック信号を制御するクロック制御回路である。リピータ型選択記憶要素回路 14は前述の選択記憶要素回路 12と同様の構造であるが、その内部の記憶要素回路 11は、メモリ長制御信号が Hのときにクロック信号に関わらず入力信号をそのまま出力する記憶要素回路である。同期型選択記憶要素回路 15は前述の選択記憶要素回路 12と同様の構造であるが、その内部の記憶要素回路 11は、メモリ長制御信号が Hのときにクロック信号に同期して入力信号を保持、出力する記憶要素回路である。ただし、図 10 ではメモリ領域 Aは図示を省略して、る。

[0036] 第 3の実施形態ではメモリ領域 Bに属する選択記憶要素回路の一部が同期型選択記憶要素回路 15であり、残りがリピータ型選択記憶要素回路 14となっている。実際には同期型選択記憶回路 15は、ある段数おきに配置される。この段数は、ノスメモリ回路に入力されるクロック信号の周期 Tc、リピータ型選択記憶要素回路 14の出力遅延 Td、同期型選択記憶要素回路 15の出力遅延 To及びセットアップ制約 Ts、更に選択記憶要素回路間の配線遅延 T1によって、

同期型選択記憶要素回路 15の配置間隔≤ (Tc-Tl-To-Ts)/(Td+Tl) のように決定できる。

[0037] クロック制御回路 16は、入力されるメモリ長制御信号力^の場合はクロック信号を出力し、 Hの場合はクロック信号を停止する。このクロック制御回路 16の出力は、メモリ領域 Bにおいてリピータ型選択記憶要素回路 14が用いられている段ではメモリ領域 B及びメモリ領域 Cの全ての選択記憶要素回路 14, 12に供給される。一方、同期型選択記憶要素回路 15ではメモリ領域 Cの選択記憶要素回路 12だけにクロック制御回路 16の出力が供給され、メモリ領域 Bの選択記憶要素回路 (すなわち、同期型選択記憶要素回路 15)にはクロック制御回路 16で制御されていない元のクロック信号が入力される。

[0038] このような構成をとることにより、メモリ長制御信号によって j段以降が停止する場合には、メモリ領域 Bでは同期型選択記憶要素回路 15はクロック信号に同期してデータを保持、出力し、リピータ型選択記憶要素回路 14は入力信号をそのまま出力する

[0039] これによつて、クロックの動作による電力消費をできるだけ低減しつつ、停止する j段目から M段目までの出力遅延が動作クロックの周期を越えてタイミングエラーを起こすことを回避することができる。

[0040] 上述した第 1及び第 2の実施形態はメモリ領域 Bとしていずれのステートに関する選択記憶要素回路 12を用いてもよいが、最も効率の良い構成は、同じステートへの状態遷移を持つステートに関する選択記憶要素回路 12の一群をメモリ領域 Bに採用した場合である。例えば、図 2に示すトレリス線図ではステート 0 (SO)とステート 3 (S3) はそれぞれ次の状態が S0、 S3である状態遷移があるので、メモリ領域 Bに適している。このようなステートをメモリ領域 Bに採用した場合、選択回路 10はメモリ領域 Bに属する前段の選択記憶要素回路 12の出力を取り込むための特別なパスを新たに作らなくても、既存のパスを利用することが可能となる。これに対して、図 2中のステート 1 (S1)をメモリ領域 Bとして採用すると、 j 1段目のステート 1に関する選択記憶要素回路 12は j段目のステート 2とステート 3に関する選択記憶要素回路 12にし力接続していないため、新しくステート 1に関する選択記憶要素回路 12に接続するパスを設ける必要があるので好ましくない。第 3の実施形態でも同様である。

[0041] 《第 4の実施形態》

図 11に第 4の実施形態におけるメモリ領域 Bの構成図を示す。図 11中、 17はスキヤンパス、 18は動作モード制御回路である。ただし、図 11ではメモリ領域 A及びメモリ領域 Cは図示を省略している。

[0042] 一般的にフリップフロップなどのデータ保持回路は、チップ検査用にスキャンテスト回路が備えられている。図 12にスキャン機能付データ保持回路を示す。図 12中、 10 1はモード選択信号 (NT)が Lのとき通常入力（D)を選択し、 Hのときテスト入力（SI) を選択する選択回路、 102はクロック信号 (CK)に同期して入力信号を保持し出力するデータ保持回路である。

[0043] このようなスキャン機能付データ保持回路をメモリ領域 Bの記憶要素回路 11に用い、かつスキャンパス 17を、メモリ領域 B内の全ての記憶要素回路 11を i段目力も M段目まで昇順に接続するように構成する。更に、メモリ長制御信号力のときには入力された動作モード制御信号を出力し、メモリ長制御信号力のときには H固定信号を出力する動作モード制御回路 18の出力信号を、それぞれの段で記憶要素回路 11中の選択回路 101の NTに入力する。

[0044] このような構成をとることで、メモリ長制御信号によって j段以降が停止する場合には、； j段以降のメモリ領域 Bの記憶要素回路 11はスキャンモードで動作することになる。すなわち、記憶要素回路 11の入力はスキャンパス 17を介して入力される前段の記憶要素回路 11の出力を取り込み、それを M段目の記憶要素回路 11まで繰り返していく。

[0045] この構成で、一般的なスキャン機能付フリップフロップを記憶要素回路 11に用いた場合、メモリ領域 Bでは停止される段にもクロック信号を入力する必要がある。しかし、第 2の実施形態で示した図 7又は図 8の記憶要素回路 11を図 12中のデータ保持回路 102として用いれば、クロック信号を供給する必要はない。

[0046] 力!]えて、図 11の構成の場合、いずれのステートに関する選択記憶要素回路 12をメモリ領域 Bとしても回路構成の効率は変わらない。

[0047] なお、本実施形態でも第 3の実施形態に示すように同期型選択記憶要素回路 15とリピータ型選択記憶要素回路 14とを混在させることが可能である。

[0048] さて、第 4の実施形態の説明では、いずれのステートに関する選択記憶要素回路 1 2でもメモリ領域 Bとして採用することができると述べた力レイアウトをする際にはそれぞれのメモリ領域がそれぞれ 1つずつの領域に配置され、かつ互いに包含されないようにすると、メモリ長制御信号、動作モード制御信号、クロック信号等の分配が容易となる。このため、実際には、図 4の場合と同様に最上列か最下列に配置された選択記憶要素回路 12の列力メモリ領域 Bとなるように配置することが望ましい。

産業上の利用可能性

[0049] 本発明に係るパスメモリ回路は、回路規模の増加を抑えながらメモリ長の可変機能を実現するという特徴を有し、通信、光ディスク、磁気ディスクのリードチャネルシステムにおける誤り訂正技術として有用である。

Claims

請求の範囲

[1] 状態数 n(nは正の整数)の状態遷移に応じて復号を行うビタビ復号に用いられ、ビタビ復号の結果に応じて任意の入力を選択し出力する選択回路と、前記選択回路が選択し出力した結果を記憶する記憶要素回路とから構成される選択記憶要素回路を n列備えた記憶回路が M (Mは正の整数)段縦続接続されたパスメモリ回路であって先頭から i (iは 0以上、 M以下の整数)段の前記記憶回路によって構成されるメモリ領域 Aと、

i+ 1段目から M段目までの前記記憶回路のうち任意の状態 k(kは 1以上、 n以下の整数)に関する復号結果を選択、保持する前記選択記憶要素回路によって構成されるメモリ領域 Bと、

前記メモリ領域 A及び前記メモリ領域 B以外の前記選択記憶要素回路によって構成されるメモリ領域 Cとから構成され、

メモリ長制御信号に応じて前記メモリ領域 Cの; j (jは i+ 1以上、 M以下の整数)段目以降の記憶回路を停止し、かつ前記メモリ領域 Bの j段目以降の前記選択回路が前段の記憶回路のうち前記メモリ領域 Bに属する前記選択記憶要素回路の出力を選択することを特徴とするパスメモリ回路。

[2] 請求項 1記載のパスメモリ回路において、

ビタビ復号する信号の状況に応じてパスメモリ長を所望の長さに設定するように任意の段の記憶回路への前記メモリ長制御信号を一状態に設定するメモリ長設定手段と、

ある段の記憶回路への前記メモリ長制御信号が前記一状態に設定された場合に次段の記憶回路への前記メモリ長制御信号を前記一状態に設定する論理和手段とを更に備えたことを特徴とするパスメモリ回路。

[3] 請求項 1記載のパスメモリ回路において、

任意の段の前記記憶要素回路の出力が全て等しいと判定した場合に次段の記憶回路への前記メモリ長制御信号を一状態に設定する収束判定手段と、

[4] 請求項 1記載のパスメモリ回路において、

前記メモリ長制御信号に応じて前記メモリ領域 Cの j段目以降の記憶回路を停止したとき、前記メモリ領域 Bの j段目以降の前記記憶要素回路の各々力クロック信号に関わらず入力信号をそのまま出力することを特徴とするパスメモリ回路。

[5] 請求項 4記載のパスメモリ回路において、

前記メモリ領域 Bの記憶要素回路は、

同期パルス信号が一状態のときに入力信号を取り込み、他状態のときに保持するデータ保持手段と、

同期信号と制御信号とを入力とし前記制御信号が一状態のときに一状態の前記同期パルス信号を出力し、前記制御信号が他状態のときに前記同期信号力パルス信号を生成し前記同期パルス信号として出力する同期パルス生成手段とを有し、前記メモリ長制御信号を前記同期パルス生成手段の制御信号として用いることを特徴とするパスメモリ回路。

[6] 請求項 4記載のパスメモリ回路において、

前記メモリ領域 Bの記憶要素回路は、

第 1の同期信号がー状態のときに入力信号を保持し、他状態のときに前記入力信号を取り込むマスター記憶手段と、

第 2の同期信号がー状態のときに前記マスター記憶手段の出力を取り込み、他状態のときに保持するスレーブ記憶手段と、

同期信号と制御信号とを入力とし前記第 1の同期信号として前記同期信号を出力し、前記制御信号が一状態のとき前記同期信号の反転を前記第 2の同期信号として出力し、前記制御信号が他状態のとき前記第 2の同期信号として前記同期信号をそのまま出力する同期信号生成手段とを有し、

前記メモリ長制御信号を前記同期信号生成手段の制御信号として用いることを特徴とするパスメモリ回路。

[7] 請求項 4記載のパスメモリ回路において、前記メモリ領域 Bの記憶要素回路はラッチ回路であり、

入力した同期信号力パルス信号を生成し出力する同期パルス生成手段と、前記同期パルス生成手段の出力と前記メモリ長制御信号とを受け、前記メモリ長制御信号が一状態の場合には一状態の信号を出力し、他状態の場合には前記同期パルス生成手段の出力を出力するドライバ回路とを更に備え、

前記メモリ領域 Bへ前記ドライバ回路の出力信号を同期信号として与えることを特徴とするパスメモリ回路。

[8] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 Bは、

前記メモリ長制御信号が一状態の場合にクロック信号に同期して入力を保持、出力する同期型記憶要素回路と、

前記メモリ長制御信号が前記一状態の場合に前記クロック信号に関わらず入力信号をそのまま出力するリピータ型記憶要素回路とを有することを特徴とするパスメモリ回路。

[9] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 Bの前記記憶要素回路はスキャンテスト用の回路を備え、当該記憶要素回路間に i+ 1段目から M段目への順番で順次スキャンノスが接続され、前記メモリ長制御信号に応じて前記メモリ領域 Cの j段目以降の記憶回路を停止したとき、前記メモリ領域 Bの j段目以降の前記記憶要素回路力スキャンテストモードで動作することを特徴とするパスメモリ回路。

[10] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 A、前記メモリ領域 B及び前記メモリ領域 Cを構成する回路素子がそれぞれ独立した 1つずつの領域に配置され、前記メモリ領域 Bが前記メモリ領域 Aの 1列目又は n列目に対応しかつ当該メモリ領域 Aの列に隣接して配置されたことを特徴とするパスメモリ回路。

[11] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 Bは、前記選択回路の入力の 1つが 1時刻前の同じステートの前記選択記憶要素回路の出力となるステートに属する前記選択記憶要素回路で構成されたことを特徴とするパスメモリ回路。

[12] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 Cのうち j段目以降が停止する場合、前記メモリ領域 Cの j段目以降へのクロック信号の供給が停止することを特徴とするパスメモリ回路。

[13] 請求項 12記載のパスメモリ回路において、

前記メモリ領域 Cのうち j段目以降が停止する場合、前記メモリ領域 Cの j段目以降に含まれるトランジスタの基板に逆バイアスが与えられることを特徴とするパスメモリ回路。

[14] 請求項 1記載のパスメモリ回路において、

前記メモリ領域 Cのうち j段目以降が停止する場合、前記メモリ領域 Cの j段目以降への電源供給が遮断されることを特徴とするパスメモリ回路。