JPWO2005101669A1 - パスメモリ回路 - Google Patents

Abstract

ある段以降の記憶回路（１３）を停止する際、特定ステートの生き残りパスを記憶するメモリ領域Ｂ（２）の記憶要素回路（１１）をリピータとして動作させ、それ以外のメモリ領域Ｃ（３）に属する記憶要素回路（１１）を停止させることによって、新たにバス配線やセレクタを追加することなしに復号結果を出力する。

Description

本発明は、通信、光ディスク、磁気ディスクのリードチャネルに用いられるビタビ復号において、各ステートにおける生残りパス情報を記憶するパスメモリ回路に関するものである。

ビタビ復号は、ある特定の畳み込みによって符号化されたデータ列を受信した際に、その畳み込みの規則に基づいて最も適当と思われるデータを予測、復号する技術である。畳み込みの規則は状態遷移図として記述することができ、更にこの状態遷移図に時間の概念を考慮すると、トレリス線図として記述できる。

一例として、図１に畳み込み符号化器を、図２にそれに対応したトレリス線図をそれぞれ示す。図１のうち８１、８２は遅延素子、８３、８４は加算器である。遅延素子８１，８２は１時刻前の値を保持する。図２中のｋは時刻を示している。すなわち、図２は時刻ｋ−１から時刻ｋまでの状態遷移と、時刻ｋから時刻ｋ＋１までの状態遷移とを示している。また、Ｓ０〜Ｓ３は状態遷移におけるステート番号を示している。ステート間を結ぶ線はブランチと呼ばれ、あるステートが次に遷移し得るステートへ接続している。

ビタビ復号では、各ステートからの遷移の尤度（確からしさ）を評価するために各ブランチについて評価関数を用いてブランチメトリックを計算する。一方、復号を開始して以来、各ステートはそのステートに至るブランチのうち最も確からしいブランチのブランチメトリックを累積加算して記憶している。これをパスメトリックという。通常、ブランチメトリックの計算は理想値と実際に受信した値との二乗誤差で求められており、時刻ｋ−１におけるパスメトリックと時刻ｋでのブランチメトリックとを加算した結果が最小となるブランチを最も確からしいブランチと判断している。

パスメモリ回路は、各時刻における最も確からしいブランチで示される遷移をとる理想値を保持し、時刻とともに後段にシフトしていく。このシフト動作時に各記憶回路はそれぞれ最も確からしいブランチに相当する前段の記憶要素回路からの値を選択して保持する。例えば、ある時刻でＳ０について最も確からしいブランチがＳ１から遷移してくるブランチだった場合、Ｍ０（ｉ）＝Ｍ１（ｉ−１）となる。ここで、Ｍ０（ｘ）はステート０に関するｘ段目のメモリの内容、Ｍ１（ｘ）はステート１に関するｘ段目のメモリの内容、ｉは１からパスメモリ段数−１までの範囲の整数である。

このような処理によって得られた、各時刻における最も確からしいブランチを連結したパスを生き残りパスという。トレリス線図中の各ステートはそれぞれの生き残りパスを持っているが、復号処理が進むにつれて全てのステートが持つ生き残りパスは同じものに収束する。パスメモリ回路の内容も同様にシフト動作が進むと各ステートに関するメモリの内容が同じ値に収束する。このようにして得られた１つの生き残りパスがビタビ復号による最終的な復号結果である。

ここまでの説明で、パスメモリ回路のメモリ段数（メモリ長）としては復号結果が収束するまでのデータを保持できる段数があれば十分であることが分かる。しかしながら、収束に必要な時間は符号化方式や適用するアプリケーションだけでなく、温度、ノイズなど使用環境の違いによっても変動するため、一意に決めることは不可能である。このため、従来のビタビ復号のパスメモリ回路では使用環境の変動を見込んで長めのメモリ長が用いられている。しかしながら、これは回路規模の増大と消費電力の増加を引き起こす原因となってしまう。

このため、復号処理の状況に応じてメモリ長を切り替えることが可能なパスメモリ回路が広く提案されている（特許文献１及び特許文献２参照）。例えば、図３に示すようにＭ（Ｍは正の整数）段のメモリ長を持つパスメモリ回路のうち、復号結果の収束状況に応じてｊ段目以降の記憶要素回路の動作を停止する手法である。ここで、ｊは整数でかつ０＜ｊ≦Ｍである。図３中、２０がそれぞれのステートで決まる最も確からしいブランチに応じて入力信号を選択する選択回路、２１は選択回路２０の出力を保持する記憶要素回路、２２は選択記憶要素回路、２３は１段の記憶回路、２４は出力選択回路を示す。

ｊ段目以降の記憶回路２３を停止することを指示するメモリ長制御信号を受信した場合、ｊ段目以降の記憶回路２３は供給されるクロック信号が停止されるなどの方法によって動作を停止する。このとき、パスメモリ回路の出力を正常に取り出すため、出力選択回路２４ではメモリ長制御信号に応じて、ｊ−１段目の記憶回路２３の出力を選択し出力する。このようにして、図３のパスメモリ回路はｊ−１段の記憶回路２３の動作だけで済み、Ｍ−ｊ＋１段分の記憶回路２３の消費電力を削減することができる。

また、パスメモリ回路のうち後段部分を停止できるようにする代わりに、前段部分を停止できるようにしてパスメモリ回路への入力段を選択する手法も知られている（特許文献３参照）。
特開昭６３−１６６３３２号公報 特開平１０−３０２４１２号公報 特開２００２−３６８６２８号公報

このようにパスメモリ回路における消費電力の問題を解決する手法としてパスメモリ回路のメモリ長を可変にする手法が提案されているが、回路規模の増加が課題となる。図３に示す構成では、ｊ段目以降の記憶回路２３の動作を停止した場合、パスメモリ回路の出力を取り出すためにｊ−１段目の出力を引き出し、Ｍ段目の出力とのいずれかを選択する手段が必要となる。停止できる段が増えれば、それに応じて出力を引き出すための配線とセレクタも増加してしまうという問題がある。

本発明の目的は、パスメモリ回路の低消費電力化と回路規模の削減とを実現することにある。

本発明によるパスメモリ回路は、ｉ＋１（ｉは整数でかつ０＜ｉ＜Ｍ）段目以降の記憶要素回路を制御信号によって動作停止可能とし、ｉ＋１段目以降の記憶要素回路のうちある特定のステートに関するデータを保持する記憶要素回路をメモリ領域Ｂとし、ｉ＋１段目以降の記憶要素回路のうちメモリ領域Ｂに属さないものをメモリ領域Ｃ、残りの記憶要素回路をメモリ領域Ａとして分割し、ｊ（ｊは整数でかつｉ＜ｊ≦Ｍ）段目以降の記憶要素回路を停止する場合、メモリ領域Ｃのｊ段目以降は停止し、メモリ領域Ｂのｊ段目以降はメモリ領域Ｂに属する記憶要素回路がシフトレジスタを構成するように制御することを特徴とする。

このような手段を講じることで、本発明によるパスメモリ回路は、ｊ段目以降の記憶要素回路を停止した場合でも、それぞれの段から出力を取り出すバス配線やそれぞれの出力を選択するためのセレクタを追加することなしにパスメモリ出力を得ることが可能であり、パスメモリ回路の低消費電力化の実現と回路規模の削減に顕著な効果を示す。

図１は、一般的な畳み込み符号化器の構成を示すブロック図である。 図２は、図１の畳み込み符号化器に対応したトレリス線図である。 図３は、可変メモリ長を有する従来のパスメモリ回路を示すブロック図である。 図４は、本発明の第１の実施形態に係るパスメモリ回路のブロック図である。 図５は、図４中のメモリ長制御信号の生成例を示すブロック図である。 図６は、図４中のメモリ長制御信号の他の生成例を示すブロック図である。 図７は、本発明の第２の実施形態に係るパスメモリ回路中のメモリ領域Ｂのための記憶要素回路の構成例を示す回路図である。 図８は、図７の記憶要素回路の変形例を示す回路図である。 図９は、図７及び図８の構成に代わる、メモリ長制御信号の同期化手法を示す回路図である。 図１０は、本発明の第３の実施形態に係るパスメモリ回路のブロック図である。 図１１は、本発明の第４の実施形態に係るパスメモリ回路のブロック図である。 図１２は、図１１中の記憶要素回路の構成例を示す回路図である。

符号の説明

１ メモリ領域Ａ
２ メモリ領域Ｂ
３ メモリ領域Ｃ
１０，２０ 選択回路
１１，２１ 記憶要素回路
１２，２２ 選択記憶要素回路
１３，２３ 記憶回路
１４ リピータ型選択記憶要素回路
１５ 同期型選択記憶要素回路
１６ クロック制御回路
１７ スキャンパス
１８ 動作モード制御回路
２４ 出力選択回路
３１ 同期パルス生成回路
３２ データ保持回路
４１ 同期信号生成回路
４２ マスター記憶回路
４３ スレーブ記憶回路
５１ 同期パルス生成回路
５２ ドライバ回路
６１ 収束判定回路
６２ 論理和回路
７１ メモリ長設定ユニット
７２ 論理和回路
８１，８２ 遅延素子
８３，８４ 加算器
１０１ 選択回路
１０２ データ保持回路

以下、説明を簡単にするため、図１に示す畳み込み符号化器によって符号化されたデータ列の復号を行うビタビ復号器に基づいて説明する。この符号化器による状態遷移は上述したように図２に示すトレリス遷移図を描く。

《第１の実施形態》
図４は、本発明によるパスメモリ回路を示している。図４中、１がメモリ領域Ａ、２がメモリ領域Ｂ、３がメモリ領域Ｃ、１０が選択回路、１１が記憶要素回路、１２が選択記憶要素回路、１３が１段の記憶回路を示す。選択記憶要素回路１２は、ビタビ復号によってそれぞれのステート毎に求められる最も確からしいブランチを示す信号に応じて入力信号を選択して出力する選択回路１０と、その出力をクロック信号に同期して保持する記憶要素回路１１とから構成される。記憶回路１３は、同じ段に属する全てのステートに関する選択記憶要素回路１２から構成される。

図４に示したパスメモリ回路は最大メモリ長がＭであり、拘束長が３（すなわちステート数は４）なので、選択記憶要素回路１２の個数は全部で４Ｍ個である。

メモリ領域Ａは、ビタビ復号の収束が最も早い場合に必要となるｉ段までの全ステートに関する選択記憶要素回路１２を含む領域である。メモリ領域Ｂは、ｉ＋１段目からＭ段目の選択記憶要素回路１２のうち、ステート０に関するものを含む領域である。メモリ領域Ｃは、それ以外の全ての選択記憶要素回路１２を含む領域である。このうちメモリ領域Ａ及びメモリ領域Ｃに属する選択回路１０及び記憶要素回路１１はそれぞれ一般的なセレクタと、一般的なフリップフロップ又はラッチとでよい。これに対し、メモリ領域Ｂに属する選択回路１０は、動作停止する場合に前段の選択記憶要素回路１２のうちメモリ領域Ｂに属するものから来る入力を選択するように制御される必要がある。ただし、メモリ領域Ｂの記憶要素回路１１は一般的なフリップフロップ又はラッチでよい。

ここで、ｊ段目以降の記憶回路１３を停止する場合について説明する。ｊ段目以降の記憶回路１３に対して動作停止を指示するメモリ長制御信号（ここではメモリ長制御信号＝Ｈの場合、動作停止を指示しているものとする。）が入力されると、メモリ領域Ｂではｉ＋１段目からｊ−１段目までは通常の動作を行い、ｊ段目以降では選択回路１０が常にステート０の選択記憶要素回路１２の出力（図４ではＸ入力）を選択する。この機能は、選択回路１０のセレクト信号（図４ではＳ入力）とメモリ長制御信号との論理演算により容易に実現可能である。このように、選択回路１０が常にＸ入力を選択することによって、メモリ領域Ｂのｊ段以降の選択記憶要素回路１２はシフトレジスタのように前段の出力を後段にシフトしていくことになる。これによって、パスメモリ回路の出力としてｊ−１段目の記憶回路１３の出力信号が出力される。

一方、メモリ領域Ｃではｉ＋１段目からｊ−１段目までは通常の動作を行い、ｊ段目以降ではその動作を停止する。動作を停止するには、クロック信号の供給を停止する方法が一般的に知られている。クロック信号の供給を停止することで選択記憶要素回路１２の動作を停止するには、メモリ領域Ｃに供給されるクロックの配線をそれぞれの段毎に分離しておき、対応するメモリ長制御信号がＨの場合はクロック信号をＬ固定又はＨ固定にするように制御すればよい。

更に、メモリ長制御信号がＨである段の回路を構成するトランジスタの基板に逆方向バイアスを印加してもよい。これによってリーク電流を低減できるので、消費電力をより低減することが可能である。また、それぞれの段に供給される電源を分離しておき、動作を停止する段の回路に電源自体を供給しないという制御を行ってもよい。

次に、メモリ長制御信号の生成方法について説明する。前記特許文献１及び２に開示されるように、ビタビ復号器に入力される信号の振幅レベルやディスク読み取りのヘッド位置などの外的要因を参照して必要なメモリ長を決定する方法が一般に知られている。図５は、このような方法によるメモリ長制御回路を示している。図５中、７１はメモリ長設定ユニット、７２は論理和回路である。

メモリ長設定ユニット７１は外的な要因を入力として、それに応じて最適なメモリ長を推定し、その結果に応じたメモリ長制御信号を出力する。推定方法はアプリケーションによって様々な形態をとり得るが、そのうちの一形態として、入力信号の平均強度を求め、その値に基づいて事前に記憶しておいたメモリ長を選択してメモリ長制御信号を出力する方法が考えられる。メモリ長制御回路がｊ−１段のメモリ長で復号が可能と判断した場合は、ｊ段以降の記憶回路１３へ入力されるメモリ長制御信号は論理和回路７２により全てＨになるように生成される。

また別の生成方法として、ビタビ復号の経過を参照してメモリ長制御信号を生成してもよい。図６にその場合の回路構成を示す。図６中の６１は、段毎の全ての選択記憶要素回路１２の出力を観測しビタビ復号の結果が収束したかどうかを判定する収束判定回路である。ビタビ復号によって正しく復号が行われた場合、パスメモリ回路の同じ段に含まれる全てのステートの保持データは同じ値に収束する。このため、それぞれの段で各選択記憶要素回路１２の出力を比較して、全てが等しい場合には次段に供給するメモリ長制御信号をＨにする。また、外的要因を参照する場合と同様、前段のメモリ長制御信号がＨの場合はその段のメモリ長制御信号も論理和回路６２によりＨにする。こうすることで、復号結果が１つの値に収束した段の次の段以降のメモリ長制御信号が全てＨになる。

《第２の実施形態》
次に、本発明の第２の実施形態を示す。第２の実施形態におけるメモリ領域Ｂの記憶要素回路１１は、メモリ長制御信号がＬの場合にはクロック信号に同期して入力信号を保持、出力を行い、メモリ長制御信号がＨの場合にはクロック信号に関わらず入力信号をそのまま出力する動作を行う。すなわち、第１の実施形態ではメモリ領域Ｂとメモリ領域Ｃとのクロック配線を分離する必要があったが、第２の実施形態ではその必要はない。また、メモリ領域Ｃの記憶要素回路１１にはメモリ領域Ｂと同じ構成の記憶要素回路１１を使用することができる。

図７にそのような記憶要素回路１１の構成図を示す。図７中、３１は同期パルス生成回路、３２はデータ保持回路である。同期パルス生成回路３１は、（メモリ長）制御信号がＬの場合は同期信号の立ち上がりエッジに同期してパルスを出力し、同制御信号がＨの場合はＨ固定の信号を出力する。生成されるパルス信号のパルス幅は、図７中の遅延素子の遅延量で決まる。一方、データ保持回路３２は、同期パルス生成回路３１の出力信号がＨの場合は入力信号を取り込みながら出力し、Ｌの場合は取り込んだデータを保持して出力する。

記憶要素回路１１に図７に示す構成の回路を使用する場合、図７の同期信号と制御信号とにそれぞれ記憶回路１３に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路１０の出力信号を入力する。これによって、メモリ長制御信号がＬの記憶回路１３では、記憶要素回路１１はクロック信号に同期して選択回路１０の出力を保持、出力し、メモリ長制御信号がＨの記憶回路１３では、同期パルス生成回路３１の出力信号はＨ固定となり、データ保持回路３２は入力信号を取り込みながら出力するモードとなるので、記憶要素回路１１は選択回路１０の出力信号をそのまま出力することになる。この出力はクロック信号に関わらず行われるので、メモリ長制御信号がＨの記憶回路１３へ供給するクロック信号を停止できる。こうすることで、同期パルス生成回路３１やクロック信号を駆動するバッファなどで消費される電力を低減することができる。

図８は、同様の動作をする記憶要素回路１１の更に異なる構成図である。図８中、４１は同期信号生成回路、４２はマスター記憶回路、４３はスレーブ記憶回路である。同期信号生成回路４１では、（メモリ長）制御信号がＬの場合には入力された同期信号をそのまま第１及び第２の同期信号ＣＬＫ，ＣＬＫ２としてそれぞれ出力する。逆に、同制御信号がＨの場合にはＣＬＫには同期信号と同じ信号を出力し、ＣＬＫ２には同期信号の反転信号を出力する。制御信号の値に関わらず、ＸＣＬＫ、ＸＣＬＫ２はそれぞれＣＬＫ、ＣＬＫ２の反転信号を出力する。このような規則にしたがって生成されるＣＬＫ、ＣＬＫ２、ＸＣＬＫ、ＸＣＬＫ２に応じて、マスター記憶回路４２では、ＣＬＫがＬのとき入力信号を取り込みながら出力し、ＣＬＫがＨのとき取り込んだデータを保持しながら出力する一方、スレーブ記憶回路４３では、ＣＬＫ２がＨのときマスター記憶回路４２の出力を取り込みながら出力し、ＣＬＫ２がＬのときに取り込んだデータを保持しながら出力する。

記憶要素回路１１に図８に示す構成の回路を使用する場合、図８の同期信号と制御信号にそれぞれ記憶回路１３に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路１０の出力信号を入力する。これによって、メモリ長制御信号がＬの記憶回路１３では、記憶要素回路１１はクロック信号に同期して選択回路１０の出力を保持、出力し、一方、メモリ長制御信号がＨの記憶回路１３では、同期信号生成回路４１の出力信号であるＣＬＫとＣＬＫ２はそれぞれ反転した関係となる。このとき記憶回路１３に供給されるクロックをＬに固定すれば、ＣＬＫはＬ固定、ＣＬＫ２はＨ固定となり、マスター記憶回路４２及びスレーブ記憶回路４３はそれぞれ入力信号を取り込みながら出力するモードとなるので、記憶要素回路１１は選択回路１０の出力信号をそのまま出力することになる。

ここで、更に面積効率の高い構成について説明する。図９に構成図を示す。図９中、５１はクロック信号に同期したパルス信号を生成する同期パルス生成回路、５２は同期パルス生成回路５１の出力とメモリ長制御信号との論理和を出力するドライバ回路である。図７に示す記憶要素回路１１を使用した場合、同期パルス生成回路３１を記憶要素回路１１の数だけ持つことになる。これに対して図９では、一般的なラッチを選択記憶要素回路１２中の記憶要素回路として使用し、それらへ供給するパルス信号を１つの同期パルス生成回路５１で生成することで、電力と面積の削減を図る。同期パルス生成回路５１で生成されたパルス信号は、それぞれの段の選択記憶要素回路１２に供給されるが、その際にドライバ回路５２で対応するメモリ長制御信号との論理和をとってから入力される。これによって、先に説明したのと同等の動作が実現できる。図９ではメモリ領域Ｂしか図示しなかったが、メモリ領域Ｃに同様の構成を適用してもよい。その際、メモリ領域Ｂ及びメモリ領域Ｃへ供給されるパルス信号は共通でよい。

ここまでの説明で明らかであるが、図７、図８、図９のいずれの構成をとっても、ｊ段以降の記憶回路１３を停止した場合、メモリ領域Ｂのｊ段以降の選択記憶要素回路１２は前段の出力を後段にリピートしていくことになる。すなわち、パスメモリ回路の出力としてｊ−１段目の記憶回路１３の出力信号が出力される。

ここに示した点以外のメモリ領域Ａ、メモリ領域Ｃに関する動作及びメモリ長制御信号の生成方法などは、第１の実施形態と同様である。

《第３の実施形態》
図１０に第３の実施形態の構成図を示す。図１０中、１４はリピータ型選択記憶要素回路、１５は同期型選択記憶要素回路、１６はメモリ長制御信号に応じてクロック信号を制御するクロック制御回路である。リピータ型選択記憶要素回路１４は前述の選択記憶要素回路１２と同様の構造であるが、その内部の記憶要素回路１１は、メモリ長制御信号がＨのときにクロック信号に関わらず入力信号をそのまま出力する記憶要素回路である。同期型選択記憶要素回路１５は前述の選択記憶要素回路１２と同様の構造であるが、その内部の記憶要素回路１１は、メモリ長制御信号がＨのときにクロック信号に同期して入力信号を保持、出力する記憶要素回路である。ただし、図１０ではメモリ領域Ａは図示を省略している。

第３の実施形態ではメモリ領域Ｂに属する選択記憶要素回路の一部が同期型選択記憶要素回路１５であり、残りがリピータ型選択記憶要素回路１４となっている。実際には同期型選択記憶回路１５は、ある段数おきに配置される。この段数は、パスメモリ回路に入力されるクロック信号の周期Ｔｃ、リピータ型選択記憶要素回路１４の出力遅延Ｔｄ、同期型選択記憶要素回路１５の出力遅延Ｔｏ及びセットアップ制約Ｔｓ、更に選択記憶要素回路間の配線遅延Ｔｌによって、
同期型選択記憶要素回路１５の配置間隔≦（Ｔｃ−Ｔｌ−Ｔｏ−Ｔｓ）／（Ｔｄ＋Ｔｌ）
のように決定できる。

クロック制御回路１６は、入力されるメモリ長制御信号がＬの場合はクロック信号を出力し、Ｈの場合はクロック信号を停止する。このクロック制御回路１６の出力は、メモリ領域Ｂにおいてリピータ型選択記憶要素回路１４が用いられている段ではメモリ領域Ｂ及びメモリ領域Ｃの全ての選択記憶要素回路１４，１２に供給される。一方、同期型選択記憶要素回路１５ではメモリ領域Ｃの選択記憶要素回路１２だけにクロック制御回路１６の出力が供給され、メモリ領域Ｂの選択記憶要素回路（すなわち、同期型選択記憶要素回路１５）にはクロック制御回路１６で制御されていない元のクロック信号が入力される。

このような構成をとることにより、メモリ長制御信号によってｊ段以降が停止する場合には、メモリ領域Ｂでは同期型選択記憶要素回路１５はクロック信号に同期してデータを保持、出力し、リピータ型選択記憶要素回路１４は入力信号をそのまま出力する。

これによって、クロックの動作による電力消費をできるだけ低減しつつ、停止するｊ段目からＭ段目までの出力遅延が動作クロックの周期を越えてタイミングエラーを起こすことを回避することができる。

上述した第１及び第２の実施形態はメモリ領域Ｂとしていずれのステートに関する選択記憶要素回路１２を用いてもよいが、最も効率の良い構成は、同じステートへの状態遷移を持つステートに関する選択記憶要素回路１２の一群をメモリ領域Ｂに採用した場合である。例えば、図２に示すトレリス線図ではステート０（Ｓ０）とステート３（Ｓ３）はそれぞれ次の状態がＳ０、Ｓ３である状態遷移があるので、メモリ領域Ｂに適している。このようなステートをメモリ領域Ｂに採用した場合、選択回路１０はメモリ領域Ｂに属する前段の選択記憶要素回路１２の出力を取り込むための特別なパスを新たに作らなくても、既存のパスを利用することが可能となる。これに対して、図２中のステート１（Ｓ１）をメモリ領域Ｂとして採用すると、ｊ−１段目のステート１に関する選択記憶要素回路１２はｊ段目のステート２とステート３に関する選択記憶要素回路１２にしか接続していないため、新しくステート１に関する選択記憶要素回路１２に接続するパスを設ける必要があるので好ましくない。第３の実施形態でも同様である。

《第４の実施形態》
図１１に第４の実施形態におけるメモリ領域Ｂの構成図を示す。図１１中、１７はスキャンパス、１８は動作モード制御回路である。ただし、図１１ではメモリ領域Ａ及びメモリ領域Ｃは図示を省略している。

一般的にフリップフロップなどのデータ保持回路は、チップ検査用にスキャンテスト回路が備えられている。図１２にスキャン機能付データ保持回路を示す。図１２中、１０１はモード選択信号（ＮＴ）がＬのとき通常入力（Ｄ）を選択し、Ｈのときテスト入力（ＳＩ）を選択する選択回路、１０２はクロック信号（ＣＫ）に同期して入力信号を保持し出力するデータ保持回路である。

このようなスキャン機能付データ保持回路をメモリ領域Ｂの記憶要素回路１１に用い、かつスキャンパス１７を、メモリ領域Ｂ内の全ての記憶要素回路１１をｉ段目からＭ段目まで昇順に接続するように構成する。更に、メモリ長制御信号がＬのときには入力された動作モード制御信号を出力し、メモリ長制御信号がＨのときにはＨ固定信号を出力する動作モード制御回路１８の出力信号を、それぞれの段で記憶要素回路１１中の選択回路１０１のＮＴに入力する。

このような構成をとることで、メモリ長制御信号によってｊ段以降が停止する場合には、ｊ段以降のメモリ領域Ｂの記憶要素回路１１はスキャンモードで動作することになる。すなわち、記憶要素回路１１の入力はスキャンパス１７を介して入力される前段の記憶要素回路１１の出力を取り込み、それをＭ段目の記憶要素回路１１まで繰り返していく。

この構成で、一般的なスキャン機能付フリップフロップを記憶要素回路１１に用いた場合、メモリ領域Ｂでは停止される段にもクロック信号を入力する必要がある。しかし、第２の実施形態で示した図７又は図８の記憶要素回路１１を図１２中のデータ保持回路１０２として用いれば、クロック信号を供給する必要はない。

加えて、図１１の構成の場合、いずれのステートに関する選択記憶要素回路１２をメモリ領域Ｂとしても回路構成の効率は変わらない。

なお、本実施形態でも第３の実施形態に示すように同期型選択記憶要素回路１５とリピータ型選択記憶要素回路１４とを混在させることが可能である。

さて、第４の実施形態の説明では、いずれのステートに関する選択記憶要素回路１２でもメモリ領域Ｂとして採用することができると述べたが、レイアウトをする際にはそれぞれのメモリ領域がそれぞれ１つずつの領域に配置され、かつ互いに包含されないようにすると、メモリ長制御信号、動作モード制御信号、クロック信号等の分配が容易となる。このため、実際には、図４の場合と同様に最上列か最下列に配置された選択記憶要素回路１２の列がメモリ領域Ｂとなるように配置することが望ましい。

本発明に係るパスメモリ回路は、回路規模の増加を抑えながらメモリ長の可変機能を実現するという特徴を有し、通信、光ディスク、磁気ディスクのリードチャネルシステムにおける誤り訂正技術として有用である。

本発明は、通信、光ディスク、磁気ディスクのリードチャネルに用いられるビタビ復号において、各ステートにおける生残りパス情報を記憶するパスメモリ回路に関するものである。

ビタビ復号は、ある特定の畳み込みによって符号化されたデータ列を受信した際に、その畳み込みの規則に基づいて最も適当と思われるデータを予測、復号する技術である。畳み込みの規則は状態遷移図として記述することができ、更にこの状態遷移図に時間の概念を考慮すると、トレリス線図として記述できる。

一例として、図１に畳み込み符号化器を、図２にそれに対応したトレリス線図をそれぞれ示す。図１のうち８１、８２は遅延素子、８３、８４は加算器である。遅延素子８１，８２は１時刻前の値を保持する。図２中のｋは時刻を示している。すなわち、図２は時刻ｋ−１から時刻ｋまでの状態遷移と、時刻ｋから時刻ｋ＋１までの状態遷移とを示している。また、Ｓ０〜Ｓ３は状態遷移におけるステート番号を示している。ステート間を結ぶ線はブランチと呼ばれ、あるステートが次に遷移し得るステートへ接続している。

ビタビ復号では、各ステートからの遷移の尤度（確からしさ）を評価するために各ブランチについて評価関数を用いてブランチメトリックを計算する。一方、復号を開始して以来、各ステートはそのステートに至るブランチのうち最も確からしいブランチのブランチメトリックを累積加算して記憶している。これをパスメトリックという。通常、ブランチメトリックの計算は理想値と実際に受信した値との二乗誤差で求められており、時刻ｋ−１におけるパスメトリックと時刻ｋでのブランチメトリックとを加算した結果が最小となるブランチを最も確からしいブランチと判断している。

パスメモリ回路は、各時刻における最も確からしいブランチで示される遷移をとる理想値を保持し、時刻とともに後段にシフトしていく。このシフト動作時に各記憶回路はそれぞれ最も確からしいブランチに相当する前段の記憶要素回路からの値を選択して保持する。例えば、ある時刻でＳ０について最も確からしいブランチがＳ１から遷移してくるブランチだった場合、Ｍ０（ｉ）＝Ｍ１（ｉ−１）となる。ここで、Ｍ０（ｘ）はステート０に関するｘ段目のメモリの内容、Ｍ１（ｘ）はステート１に関するｘ段目のメモリの内容、ｉは１からパスメモリ段数−１までの範囲の整数である。

このような処理によって得られた、各時刻における最も確からしいブランチを連結したパスを生き残りパスという。トレリス線図中の各ステートはそれぞれの生き残りパスを持っているが、復号処理が進むにつれて全てのステートが持つ生き残りパスは同じものに収束する。パスメモリ回路の内容も同様にシフト動作が進むと各ステートに関するメモリの内容が同じ値に収束する。このようにして得られた１つの生き残りパスがビタビ復号による最終的な復号結果である。

ここまでの説明で、パスメモリ回路のメモリ段数（メモリ長）としては復号結果が収束するまでのデータを保持できる段数があれば十分であることが分かる。しかしながら、収束に必要な時間は符号化方式や適用するアプリケーションだけでなく、温度、ノイズなど使用環境の違いによっても変動するため、一意に決めることは不可能である。このため、従来のビタビ復号のパスメモリ回路では使用環境の変動を見込んで長めのメモリ長が用いられている。しかしながら、これは回路規模の増大と消費電力の増加を引き起こす原因となってしまう。

このため、復号処理の状況に応じてメモリ長を切り替えることが可能なパスメモリ回路が広く提案されている（特許文献１及び特許文献２参照）。例えば、図３に示すようにＭ（Ｍは正の整数）段のメモリ長を持つパスメモリ回路のうち、復号結果の収束状況に応じてｊ段目以降の記憶要素回路の動作を停止する手法である。ここで、ｊは整数でかつ０＜ｊ≦Ｍである。図３中、２０がそれぞれのステートで決まる最も確からしいブランチに応じて入力信号を選択する選択回路、２１は選択回路２０の出力を保持する記憶要素回路、２２は選択記憶要素回路、２３は１段の記憶回路、２４は出力選択回路を示す。

ｊ段目以降の記憶回路２３を停止することを指示するメモリ長制御信号を受信した場合、ｊ段目以降の記憶回路２３は供給されるクロック信号が停止されるなどの方法によって動作を停止する。このとき、パスメモリ回路の出力を正常に取り出すため、出力選択回路２４ではメモリ長制御信号に応じて、ｊ−１段目の記憶回路２３の出力を選択し出力する。このようにして、図３のパスメモリ回路はｊ−１段の記憶回路２３の動作だけで済み、Ｍ−ｊ＋１段分の記憶回路２３の消費電力を削減することができる。

また、パスメモリ回路のうち後段部分を停止できるようにする代わりに、前段部分を停止できるようにしてパスメモリ回路への入力段を選択する手法も知られている（特許文献３参照）。
特開昭６３−１６６３３２号公報 特開平１０−３０２４１２号公報 特開２００２−３６８６２８号公報

このようにパスメモリ回路における消費電力の問題を解決する手法としてパスメモリ回路のメモリ長を可変にする手法が提案されているが、回路規模の増加が課題となる。図３に示す構成では、ｊ段目以降の記憶回路２３の動作を停止した場合、パスメモリ回路の出力を取り出すためにｊ−１段目の出力を引き出し、Ｍ段目の出力とのいずれかを選択する手段が必要となる。停止できる段が増えれば、それに応じて出力を引き出すための配線とセレクタも増加してしまうという問題がある。

本発明の目的は、パスメモリ回路の低消費電力化と回路規模の削減とを実現することにある。

本発明によるパスメモリ回路は、ｉ＋１（ｉは整数でかつ０＜ｉ＜Ｍ）段目以降の記憶要素回路を制御信号によって動作停止可能とし、ｉ＋１段目以降の記憶要素回路のうちある特定のステートに関するデータを保持する記憶要素回路をメモリ領域Ｂとし、ｉ＋１段目以降の記憶要素回路のうちメモリ領域Ｂに属さないものをメモリ領域Ｃ、残りの記憶要素回路をメモリ領域Ａとして分割し、ｊ（ｊは整数でかつｉ＜ｊ≦Ｍ）段目以降の記憶要素回路を停止する場合、メモリ領域Ｃのｊ段目以降は停止し、メモリ領域Ｂのｊ段目以降はメモリ領域Ｂに属する記憶要素回路がシフトレジスタを構成するように制御することを特徴とする。

このような手段を講じることで、本発明によるパスメモリ回路は、ｊ段目以降の記憶要素回路を停止した場合でも、それぞれの段から出力を取り出すバス配線やそれぞれの出力を選択するためのセレクタを追加することなしにパスメモリ出力を得ることが可能であり、パスメモリ回路の低消費電力化の実現と回路規模の削減に顕著な効果を示す。

以下、説明を簡単にするため、図１に示す畳み込み符号化器によって符号化されたデータ列の復号を行うビタビ復号器に基づいて説明する。この符号化器による状態遷移は上述したように図２に示すトレリス遷移図を描く。

《第１の実施形態》
図４は、本発明によるパスメモリ回路を示している。図４中、１がメモリ領域Ａ、２がメモリ領域Ｂ、３がメモリ領域Ｃ、１０が選択回路、１１が記憶要素回路、１２が選択記憶要素回路、１３が１段の記憶回路を示す。選択記憶要素回路１２は、ビタビ復号によってそれぞれのステート毎に求められる最も確からしいブランチを示す信号に応じて入力信号を選択して出力する選択回路１０と、その出力をクロック信号に同期して保持する記憶要素回路１１とから構成される。記憶回路１３は、同じ段に属する全てのステートに関する選択記憶要素回路１２から構成される。

図４に示したパスメモリ回路は最大メモリ長がＭであり、拘束長が３（すなわちステート数は４）なので、選択記憶要素回路１２の個数は全部で４Ｍ個である。

メモリ領域Ａは、ビタビ復号の収束が最も早い場合に必要となるｉ段までの全ステートに関する選択記憶要素回路１２を含む領域である。メモリ領域Ｂは、ｉ＋１段目からＭ段目の選択記憶要素回路１２のうち、ステート０に関するものを含む領域である。メモリ領域Ｃは、それ以外の全ての選択記憶要素回路１２を含む領域である。このうちメモリ領域Ａ及びメモリ領域Ｃに属する選択回路１０及び記憶要素回路１１はそれぞれ一般的なセレクタと、一般的なフリップフロップ又はラッチとでよい。これに対し、メモリ領域Ｂに属する選択回路１０は、動作停止する場合に前段の選択記憶要素回路１２のうちメモリ領域Ｂに属するものから来る入力を選択するように制御される必要がある。ただし、メモリ領域Ｂの記憶要素回路１１は一般的なフリップフロップ又はラッチでよい。

ここで、ｊ段目以降の記憶回路１３を停止する場合について説明する。ｊ段目以降の記憶回路１３に対して動作停止を指示するメモリ長制御信号（ここではメモリ長制御信号＝Ｈの場合、動作停止を指示しているものとする。）が入力されると、メモリ領域Ｂではｉ＋１段目からｊ−１段目までは通常の動作を行い、ｊ段目以降では選択回路１０が常にステート０の選択記憶要素回路１２の出力（図４ではＸ入力）を選択する。この機能は、選択回路１０のセレクト信号（図４ではＳ入力）とメモリ長制御信号との論理演算により容易に実現可能である。このように、選択回路１０が常にＸ入力を選択することによって、メモリ領域Ｂのｊ段以降の選択記憶要素回路１２はシフトレジスタのように前段の出力を後段にシフトしていくことになる。これによって、パスメモリ回路の出力としてｊ−１段目の記憶回路１３の出力信号が出力される。

一方、メモリ領域Ｃではｉ＋１段目からｊ−１段目までは通常の動作を行い、ｊ段目以降ではその動作を停止する。動作を停止するには、クロック信号の供給を停止する方法が一般的に知られている。クロック信号の供給を停止することで選択記憶要素回路１２の動作を停止するには、メモリ領域Ｃに供給されるクロックの配線をそれぞれの段毎に分離しておき、対応するメモリ長制御信号がＨの場合はクロック信号をＬ固定又はＨ固定にするように制御すればよい。

更に、メモリ長制御信号がＨである段の回路を構成するトランジスタの基板に逆方向バイアスを印加してもよい。これによってリーク電流を低減できるので、消費電力をより低減することが可能である。また、それぞれの段に供給される電源を分離しておき、動作を停止する段の回路に電源自体を供給しないという制御を行ってもよい。

次に、メモリ長制御信号の生成方法について説明する。前記特許文献１及び２に開示されるように、ビタビ復号器に入力される信号の振幅レベルやディスク読み取りのヘッド位置などの外的要因を参照して必要なメモリ長を決定する方法が一般に知られている。図５は、このような方法によるメモリ長制御回路を示している。図５中、７１はメモリ長設定ユニット、７２は論理和回路である。

メモリ長設定ユニット７１は外的な要因を入力として、それに応じて最適なメモリ長を推定し、その結果に応じたメモリ長制御信号を出力する。推定方法はアプリケーションによって様々な形態をとり得るが、そのうちの一形態として、入力信号の平均強度を求め、その値に基づいて事前に記憶しておいたメモリ長を選択してメモリ長制御信号を出力する方法が考えられる。メモリ長制御回路がｊ−１段のメモリ長で復号が可能と判断した場合は、ｊ段以降の記憶回路１３へ入力されるメモリ長制御信号は論理和回路７２により全てＨになるように生成される。

また別の生成方法として、ビタビ復号の経過を参照してメモリ長制御信号を生成してもよい。図６にその場合の回路構成を示す。図６中の６１は、段毎の全ての選択記憶要素回路１２の出力を観測しビタビ復号の結果が収束したかどうかを判定する収束判定回路である。ビタビ復号によって正しく復号が行われた場合、パスメモリ回路の同じ段に含まれる全てのステートの保持データは同じ値に収束する。このため、それぞれの段で各選択記憶要素回路１２の出力を比較して、全てが等しい場合には次段に供給するメモリ長制御信号をＨにする。また、外的要因を参照する場合と同様、前段のメモリ長制御信号がＨの場合はその段のメモリ長制御信号も論理和回路６２によりＨにする。こうすることで、復号結果が１つの値に収束した段の次の段以降のメモリ長制御信号が全てＨになる。

《第２の実施形態》
次に、本発明の第２の実施形態を示す。第２の実施形態におけるメモリ領域Ｂの記憶要素回路１１は、メモリ長制御信号がＬの場合にはクロック信号に同期して入力信号を保持、出力を行い、メモリ長制御信号がＨの場合にはクロック信号に関わらず入力信号をそのまま出力する動作を行う。すなわち、第１の実施形態ではメモリ領域Ｂとメモリ領域Ｃとのクロック配線を分離する必要があったが、第２の実施形態ではその必要はない。また、メモリ領域Ｃの記憶要素回路１１にはメモリ領域Ｂと同じ構成の記憶要素回路１１を使用することができる。

図７にそのような記憶要素回路１１の構成図を示す。図７中、３１は同期パルス生成回路、３２はデータ保持回路である。同期パルス生成回路３１は、（メモリ長）制御信号がＬの場合は同期信号の立ち上がりエッジに同期してパルスを出力し、同制御信号がＨの場合はＨ固定の信号を出力する。生成されるパルス信号のパルス幅は、図７中の遅延素子の遅延量で決まる。一方、データ保持回路３２は、同期パルス生成回路３１の出力信号がＨの場合は入力信号を取り込みながら出力し、Ｌの場合は取り込んだデータを保持して出力する。

記憶要素回路１１に図７に示す構成の回路を使用する場合、図７の同期信号と制御信号とにそれぞれ記憶回路１３に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路１０の出力信号を入力する。これによって、メモリ長制御信号がＬの記憶回路１３では、記憶要素回路１１はクロック信号に同期して選択回路１０の出力を保持、出力し、メモリ長制御信号がＨの記憶回路１３では、同期パルス生成回路３１の出力信号はＨ固定となり、データ保持回路３２は入力信号を取り込みながら出力するモードとなるので、記憶要素回路１１は選択回路１０の出力信号をそのまま出力することになる。この出力はクロック信号に関わらず行われるので、メモリ長制御信号がＨの記憶回路１３へ供給するクロック信号を停止できる。こうすることで、同期パルス生成回路３１やクロック信号を駆動するバッファなどで消費される電力を低減することができる。

図８は、同様の動作をする記憶要素回路１１の更に異なる構成図である。図８中、４１は同期信号生成回路、４２はマスター記憶回路、４３はスレーブ記憶回路である。同期信号生成回路４１では、（メモリ長）制御信号がＬの場合には入力された同期信号をそのまま第１及び第２の同期信号ＣＬＫ，ＣＬＫ２としてそれぞれ出力する。逆に、同制御信号がＨの場合にはＣＬＫには同期信号と同じ信号を出力し、ＣＬＫ２には同期信号の反転信号を出力する。制御信号の値に関わらず、ＸＣＬＫ、ＸＣＬＫ２はそれぞれＣＬＫ、ＣＬＫ２の反転信号を出力する。このような規則にしたがって生成されるＣＬＫ、ＣＬＫ２、ＸＣＬＫ、ＸＣＬＫ２に応じて、マスター記憶回路４２では、ＣＬＫがＬのとき入力信号を取り込みながら出力し、ＣＬＫがＨのとき取り込んだデータを保持しながら出力する一方、スレーブ記憶回路４３では、ＣＬＫ２がＨのときマスター記憶回路４２の出力を取り込みながら出力し、ＣＬＫ２がＬのときに取り込んだデータを保持しながら出力する。

記憶要素回路１１に図８に示す構成の回路を使用する場合、図８の同期信号と制御信号にそれぞれ記憶回路１３に供給されるクロック信号とメモリ長制御信号とを入力し、入力信号として選択回路１０の出力信号を入力する。これによって、メモリ長制御信号がＬの記憶回路１３では、記憶要素回路１１はクロック信号に同期して選択回路１０の出力を保持、出力し、一方、メモリ長制御信号がＨの記憶回路１３では、同期信号生成回路４１の出力信号であるＣＬＫとＣＬＫ２はそれぞれ反転した関係となる。このとき記憶回路１３に供給されるクロックをＬに固定すれば、ＣＬＫはＬ固定、ＣＬＫ２はＨ固定となり、マスター記憶回路４２及びスレーブ記憶回路４３はそれぞれ入力信号を取り込みながら出力するモードとなるので、記憶要素回路１１は選択回路１０の出力信号をそのまま出力することになる。

ここで、更に面積効率の高い構成について説明する。図９に構成図を示す。図９中、５１はクロック信号に同期したパルス信号を生成する同期パルス生成回路、５２は同期パルス生成回路５１の出力とメモリ長制御信号との論理和を出力するドライバ回路である。図７に示す記憶要素回路１１を使用した場合、同期パルス生成回路３１を記憶要素回路１１の数だけ持つことになる。これに対して図９では、一般的なラッチを選択記憶要素回路１２中の記憶要素回路として使用し、それらへ供給するパルス信号を１つの同期パルス生成回路５１で生成することで、電力と面積の削減を図る。同期パルス生成回路５１で生成されたパルス信号は、それぞれの段の選択記憶要素回路１２に供給されるが、その際にドライバ回路５２で対応するメモリ長制御信号との論理和をとってから入力される。これによって、先に説明したのと同等の動作が実現できる。図９ではメモリ領域Ｂしか図示しなかったが、メモリ領域Ｃに同様の構成を適用してもよい。その際、メモリ領域Ｂ及びメモリ領域Ｃへ供給されるパルス信号は共通でよい。

ここまでの説明で明らかであるが、図７、図８、図９のいずれの構成をとっても、ｊ段以降の記憶回路１３を停止した場合、メモリ領域Ｂのｊ段以降の選択記憶要素回路１２は前段の出力を後段にリピートしていくことになる。すなわち、パスメモリ回路の出力としてｊ−１段目の記憶回路１３の出力信号が出力される。

ここに示した点以外のメモリ領域Ａ、メモリ領域Ｃに関する動作及びメモリ長制御信号の生成方法などは、第１の実施形態と同様である。

《第３の実施形態》
図１０に第３の実施形態の構成図を示す。図１０中、１４はリピータ型選択記憶要素回路、１５は同期型選択記憶要素回路、１６はメモリ長制御信号に応じてクロック信号を制御するクロック制御回路である。リピータ型選択記憶要素回路１４は前述の選択記憶要素回路１２と同様の構造であるが、その内部の記憶要素回路１１は、メモリ長制御信号がＨのときにクロック信号に関わらず入力信号をそのまま出力する記憶要素回路である。同期型選択記憶要素回路１５は前述の選択記憶要素回路１２と同様の構造であるが、その内部の記憶要素回路１１は、メモリ長制御信号がＨのときにクロック信号に同期して入力信号を保持、出力する記憶要素回路である。ただし、図１０ではメモリ領域Ａは図示を省略している。

第３の実施形態ではメモリ領域Ｂに属する選択記憶要素回路の一部が同期型選択記憶要素回路１５であり、残りがリピータ型選択記憶要素回路１４となっている。実際には同期型選択記憶回路１５は、ある段数おきに配置される。この段数は、パスメモリ回路に入力されるクロック信号の周期Ｔｃ、リピータ型選択記憶要素回路１４の出力遅延Ｔｄ、同期型選択記憶要素回路１５の出力遅延Ｔｏ及びセットアップ制約Ｔｓ、更に選択記憶要素回路間の配線遅延Ｔｌによって、
同期型選択記憶要素回路１５の配置間隔 ≦ (Tc-Tl-To-Ts)/(Td+Tl)
のように決定できる。

クロック制御回路１６は、入力されるメモリ長制御信号がＬの場合はクロック信号を出力し、Ｈの場合はクロック信号を停止する。このクロック制御回路１６の出力は、メモリ領域Ｂにおいてリピータ型選択記憶要素回路１４が用いられている段ではメモリ領域Ｂ及びメモリ領域Ｃの全ての選択記憶要素回路１４，１２に供給される。一方、同期型選択記憶要素回路１５ではメモリ領域Ｃの選択記憶要素回路１２だけにクロック制御回路１６の出力が供給され、メモリ領域Ｂの選択記憶要素回路（すなわち、同期型選択記憶要素回路１５）にはクロック制御回路１６で制御されていない元のクロック信号が入力される。

このような構成をとることにより、メモリ長制御信号によってｊ段以降が停止する場合には、メモリ領域Ｂでは同期型選択記憶要素回路１５はクロック信号に同期してデータを保持、出力し、リピータ型選択記憶要素回路１４は入力信号をそのまま出力する。

これによって、クロックの動作による電力消費をできるだけ低減しつつ、停止するｊ段目からＭ段目までの出力遅延が動作クロックの周期を越えてタイミングエラーを起こすことを回避することができる。

上述した第１及び第２の実施形態はメモリ領域Ｂとしていずれのステートに関する選択記憶要素回路１２を用いてもよいが、最も効率の良い構成は、同じステートへの状態遷移を持つステートに関する選択記憶要素回路１２の一群をメモリ領域Ｂに採用した場合である。例えば、図２に示すトレリス線図ではステート０（Ｓ０）とステート３（Ｓ３）はそれぞれ次の状態がＳ０、Ｓ３である状態遷移があるので、メモリ領域Ｂに適している。このようなステートをメモリ領域Ｂに採用した場合、選択回路１０はメモリ領域Ｂに属する前段の選択記憶要素回路１２の出力を取り込むための特別なパスを新たに作らなくても、既存のパスを利用することが可能となる。これに対して、図２中のステート１（Ｓ１）をメモリ領域Ｂとして採用すると、ｊ−１段目のステート１に関する選択記憶要素回路１２はｊ段目のステート２とステート３に関する選択記憶要素回路１２にしか接続していないため、新しくステート１に関する選択記憶要素回路１２に接続するパスを設ける必要があるので好ましくない。第３の実施形態でも同様である。

《第４の実施形態》
図１１に第４の実施形態におけるメモリ領域Ｂの構成図を示す。図１１中、１７はスキャンパス、１８は動作モード制御回路である。ただし、図１１ではメモリ領域Ａ及びメモリ領域Ｃは図示を省略している。

一般的にフリップフロップなどのデータ保持回路は、チップ検査用にスキャンテスト回路が備えられている。図１２にスキャン機能付データ保持回路を示す。図１２中、１０１はモード選択信号（ＮＴ）がＬのとき通常入力（Ｄ）を選択し、Ｈのときテスト入力（ＳＩ）を選択する選択回路、１０２はクロック信号（ＣＫ）に同期して入力信号を保持し出力するデータ保持回路である。

このようなスキャン機能付データ保持回路をメモリ領域Ｂの記憶要素回路１１に用い、かつスキャンパス１７を、メモリ領域Ｂ内の全ての記憶要素回路１１をｉ段目からＭ段目まで昇順に接続するように構成する。更に、メモリ長制御信号がＬのときには入力された動作モード制御信号を出力し、メモリ長制御信号がＨのときにはＨ固定信号を出力する動作モード制御回路１８の出力信号を、それぞれの段で記憶要素回路１１中の選択回路１０１のＮＴに入力する。

このような構成をとることで、メモリ長制御信号によってｊ段以降が停止する場合には、ｊ段以降のメモリ領域Ｂの記憶要素回路１１はスキャンモードで動作することになる。すなわち、記憶要素回路１１の入力はスキャンパス１７を介して入力される前段の記憶要素回路１１の出力を取り込み、それをＭ段目の記憶要素回路１１まで繰り返していく。

この構成で、一般的なスキャン機能付フリップフロップを記憶要素回路１１に用いた場合、メモリ領域Ｂでは停止される段にもクロック信号を入力する必要がある。しかし、第２の実施形態で示した図７又は図８の記憶要素回路１１を図１２中のデータ保持回路１０２として用いれば、クロック信号を供給する必要はない。

加えて、図１１の構成の場合、いずれのステートに関する選択記憶要素回路１２をメモリ領域Ｂとしても回路構成の効率は変わらない。

なお、本実施形態でも第３の実施形態に示すように同期型選択記憶要素回路１５とリピータ型選択記憶要素回路１４とを混在させることが可能である。

さて、第４の実施形態の説明では、いずれのステートに関する選択記憶要素回路１２でもメモリ領域Ｂとして採用することができると述べたが、レイアウトをする際にはそれぞれのメモリ領域がそれぞれ１つずつの領域に配置され、かつ互いに包含されないようにすると、メモリ長制御信号、動作モード制御信号、クロック信号等の分配が容易となる。このため、実際には、図４の場合と同様に最上列か最下列に配置された選択記憶要素回路１２の列がメモリ領域Ｂとなるように配置することが望ましい。

本発明に係るパスメモリ回路は、回路規模の増加を抑えながらメモリ長の可変機能を実現するという特徴を有し、通信、光ディスク、磁気ディスクのリードチャネルシステムにおける誤り訂正技術として有用である。

一般的な畳み込み符号化器の構成を示すブロック図である。 図１の畳み込み符号化器に対応したトレリス線図である。 可変メモリ長を有する従来のパスメモリ回路を示すブロック図である。 本発明の第１の実施形態に係るパスメモリ回路のブロック図である。 図４中のメモリ長制御信号の生成例を示すブロック図である。 図４中のメモリ長制御信号の他の生成例を示すブロック図である。 本発明の第２の実施形態に係るパスメモリ回路中のメモリ領域Ｂのための記憶要素回路の構成例を示す回路図である。 図７の記憶要素回路の変形例を示す回路図である。 図７及び図８の構成に代わる、メモリ長制御信号の同期化手法を示す回路図である。 本発明の第３の実施形態に係るパスメモリ回路のブロック図である。 本発明の第４の実施形態に係るパスメモリ回路のブロック図である。 図１１中の記憶要素回路の構成例を示す回路図である。

符号の説明

１ メモリ領域Ａ
２ メモリ領域Ｂ
３ メモリ領域Ｃ
１０，２０ 選択回路
１１，２１ 記憶要素回路
１２，２２ 選択記憶要素回路
１３，２３ 記憶回路
１４ リピータ型選択記憶要素回路
１５ 同期型選択記憶要素回路
１６ クロック制御回路
１７ スキャンパス
１８ 動作モード制御回路
２４ 出力選択回路
３１ 同期パルス生成回路
３２ データ保持回路
４１ 同期信号生成回路
４２ マスター記憶回路
４３ スレーブ記憶回路
５１ 同期パルス生成回路
５２ ドライバ回路
６１ 収束判定回路
６２ 論理和回路
７１ メモリ長設定ユニット
７２ 論理和回路
８１，８２ 遅延素子
８３，８４ 加算器
１０１ 選択回路
１０２ データ保持回路

Claims (14)

1. 状態数ｎ（ｎは正の整数）の状態遷移に応じて復号を行うビタビ復号に用いられ、ビタビ復号の結果に応じて任意の入力を選択し出力する選択回路と、前記選択回路が選択し出力した結果を記憶する記憶要素回路とから構成される選択記憶要素回路をｎ列備えた記憶回路がＭ（Ｍは正の整数）段縦続接続されたパスメモリ回路であって、
   先頭からｉ（ｉは０以上、Ｍ以下の整数）段の前記記憶回路によって構成されるメモリ領域Ａと、
   ｉ＋１段目からＭ段目までの前記記憶回路のうち任意の状態ｋ（ｋは１以上、ｎ以下の整数）に関する復号結果を選択、保持する前記選択記憶要素回路によって構成されるメモリ領域Ｂと、
   前記メモリ領域Ａ及び前記メモリ領域Ｂ以外の前記選択記憶要素回路によって構成されるメモリ領域Ｃとから構成され、
   メモリ長制御信号に応じて前記メモリ領域Ｃのｊ（ｊはｉ＋１以上、Ｍ以下の整数）段目以降の記憶回路を停止し、かつ前記メモリ領域Ｂのｊ段目以降の前記選択回路が前段の記憶回路のうち前記メモリ領域Ｂに属する前記選択記憶要素回路の出力を選択することを特徴とするパスメモリ回路。
2. 請求項１記載のパスメモリ回路において、
   ビタビ復号する信号の状況に応じてパスメモリ長を所望の長さに設定するように任意の段の記憶回路への前記メモリ長制御信号を一状態に設定するメモリ長設定手段と、
   ある段の記憶回路への前記メモリ長制御信号が前記一状態に設定された場合に次段の記憶回路への前記メモリ長制御信号を前記一状態に設定する論理和手段とを更に備えたことを特徴とするパスメモリ回路。
3. 請求項１記載のパスメモリ回路において、
   任意の段の前記記憶要素回路の出力が全て等しいと判定した場合に次段の記憶回路への前記メモリ長制御信号を一状態に設定する収束判定手段と、
   ある段の記憶回路への前記メモリ長制御信号が前記一状態に設定された場合に次段の記憶回路への前記メモリ長制御信号を前記一状態に設定する論理和手段とを更に備えたことを特徴とするパスメモリ回路。
4. 請求項１記載のパスメモリ回路において、
   前記メモリ長制御信号に応じて前記メモリ領域Ｃのｊ段目以降の記憶回路を停止したとき、前記メモリ領域Ｂのｊ段目以降の前記記憶要素回路の各々がクロック信号に関わらず入力信号をそのまま出力することを特徴とするパスメモリ回路。
5. 請求項４記載のパスメモリ回路において、
   前記メモリ領域Ｂの記憶要素回路は、
   同期パルス信号が一状態のときに入力信号を取り込み、他状態のときに保持するデータ保持手段と、
   同期信号と制御信号とを入力とし前記制御信号が一状態のときに一状態の前記同期パルス信号を出力し、前記制御信号が他状態のときに前記同期信号からパルス信号を生成し前記同期パルス信号として出力する同期パルス生成手段とを有し、
   前記メモリ長制御信号を前記同期パルス生成手段の制御信号として用いることを特徴とするパスメモリ回路。
6. 請求項４記載のパスメモリ回路において、
   前記メモリ領域Ｂの記憶要素回路は、
   第１の同期信号が一状態のときに入力信号を保持し、他状態のときに前記入力信号を取り込むマスター記憶手段と、
   第２の同期信号が一状態のときに前記マスター記憶手段の出力を取り込み、他状態のときに保持するスレーブ記憶手段と、
   同期信号と制御信号とを入力とし前記第１の同期信号として前記同期信号を出力し、前記制御信号が一状態のとき前記同期信号の反転を前記第２の同期信号として出力し、前記制御信号が他状態のとき前記第２の同期信号として前記同期信号をそのまま出力する同期信号生成手段とを有し、
   前記メモリ長制御信号を前記同期信号生成手段の制御信号として用いることを特徴とするパスメモリ回路。
7. 請求項４記載のパスメモリ回路において、
   前記メモリ領域Ｂの記憶要素回路はラッチ回路であり、
   入力した同期信号からパルス信号を生成し出力する同期パルス生成手段と、
   前記同期パルス生成手段の出力と前記メモリ長制御信号とを受け、前記メモリ長制御信号が一状態の場合には一状態の信号を出力し、他状態の場合には前記同期パルス生成手段の出力を出力するドライバ回路とを更に備え、
   前記メモリ領域Ｂへ前記ドライバ回路の出力信号を同期信号として与えることを特徴とするパスメモリ回路。
8. 請求項１記載のパスメモリ回路において、
   前記メモリ領域Ｂは、
   前記メモリ長制御信号が一状態の場合にクロック信号に同期して入力を保持、出力する同期型記憶要素回路と、
   前記メモリ長制御信号が前記一状態の場合に前記クロック信号に関わらず入力信号をそのまま出力するリピータ型記憶要素回路とを有することを特徴とするパスメモリ回路。
9. 請求項１記載のパスメモリ回路において、
   前記メモリ領域Ｂの前記記憶要素回路はスキャンテスト用の回路を備え、当該記憶要素回路間にｉ＋１段目からＭ段目への順番で順次スキャンパスが接続され、
   前記メモリ長制御信号に応じて前記メモリ領域Ｃのｊ段目以降の記憶回路を停止したとき、前記メモリ領域Ｂのｊ段目以降の前記記憶要素回路がスキャンテストモードで動作することを特徴とするパスメモリ回路。
10. 請求項１記載のパスメモリ回路において、
    前記メモリ領域Ａ、前記メモリ領域Ｂ及び前記メモリ領域Ｃを構成する回路素子がそれぞれ独立した１つずつの領域に配置され、前記メモリ領域Ｂが前記メモリ領域Ａの１列目又はｎ列目に対応しかつ当該メモリ領域Ａの列に隣接して配置されたことを特徴とするパスメモリ回路。
11. 請求項１記載のパスメモリ回路において、
    前記メモリ領域Ｂは、前記選択回路の入力の１つが１時刻前の同じステートの前記選択記憶要素回路の出力となるステートに属する前記選択記憶要素回路で構成されたことを特徴とするパスメモリ回路。
12. 請求項１記載のパスメモリ回路において、
    前記メモリ領域Ｃのうちｊ段目以降が停止する場合、前記メモリ領域Ｃのｊ段目以降へのクロック信号の供給が停止することを特徴とするパスメモリ回路。
13. 請求項１２記載のパスメモリ回路において、
    前記メモリ領域Ｃのうちｊ段目以降が停止する場合、前記メモリ領域Ｃのｊ段目以降に含まれるトランジスタの基板に逆バイアスが与えられることを特徴とするパスメモリ回路。
14. 請求項１記載のパスメモリ回路において、
    前記メモリ領域Ｃのうちｊ段目以降が停止する場合、前記メモリ領域Ｃのｊ段目以降への電源供給が遮断されることを特徴とするパスメモリ回路。

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