JP3250550B2

JP3250550B2 - パスメモリ回路およびビタビ復号回路

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Publication number: JP3250550B2
Application number: JP24874099A
Authority: JP
Inventors: 透高道
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-09-02
Filing date: 1999-09-02
Publication date: 2002-01-28
Anticipated expiration: 2019-09-02
Also published as: US6615388B1; JP2001077706A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパスメモリ回路およ
びビタビ復号回路に関わり、詳細には情報通信システム
における受信装置あるいは再生装置等で用いられるパス
メモリ回路およびビタビ復号回路に関する。

【０００２】

【従来の技術】無線アクセスシステムや衛星通信システ
ム等の情報通信システムでは、通信路において、通信信
号電力の減衰や雑音の付加の影響を受けやすい。このた
め、受信装置あるいは再生装置で、受信信号の誤り訂正
が行われる。この受信信号の誤りを検出し回復する誤り
訂正は、符号化利得、使用帯域、ハードウェアの複雑さ
等を考慮して種々の誤り訂正方式の中から適切な誤り訂
正方式が選定される。その中の１つに、畳み込み符号
（convolutional code）をビタビアルゴリズム（Viterb
i algorithm）による最尤復号法を用いて復号化を行う
ビタビ復号（Viterbidecoding）回路がある。このビタ
ビ復号回路は、受信信号を、想定される送信信号と比較
し、想定される送信信号の中から最も確からしい系列を
復号信号として推定するものであって、受信信号系列の
周期的な再結合を利用して残存系列を決定することによ
って、非常に効率の良い誤り訂正を実現する回路であ
る。

【０００３】図５は、ビタビ復号回路の構成の概要を表
わしたものである。ビタビ復号回路は、ブランチメトリ
ック計算回路１０と、ＡＣＳ（Add Compare Select）回
路１１と、メトリックメモリ回路１２と、パスメモリ回
路１３とから構成されている。このビタビ復号回路は、
送信装置側で４相位相変調（Quadrature Phase ShiftKe
ying：以下、ＱＰＳＫと略す。）された１組の同相成分
（In phase：以下、Ｉと略す。)信号および直交成分（Q
uadrature phase：以下、Ｑと略す。）信号が入力され
る。Ｉ信号およびＱ信号は、さらに送信装置側の畳み込
み符号化器によって畳み込み処理が行われている。畳み
込み符号化器は、シフトレジスタとｍｏｄ２の加算器に
より構成され、過去の入力信号を用いて入力信号あるい
はシフトレジスタ内の値を用いて符号化する。このよう
な畳み込み処理が行われたＩ信号１４とＱ信号１５は、
周波数ｆ₁［Ｈｚ］のクロック信号ＣＬＫ₁に同期してブ
ランチメトリック計算回路１０に入力される。

【０００４】ブランチメトリック計算回路１０は、受信
信号列と想定される送信信号列との距離を求め、例えば
両者のハミング距離に対応した値をブランチメトリック
値として生成する。ここでは、畳み込み符号化器のシフ
トレジスタ段数に相当し、過去の送信信号の影響の及ぶ
範囲である拘束長（constraint length）をｋとする
と、ブランチメトリック計算回路１０は、２^k本のブラ
ンチ用のブランチメトリック信号ＢＭ１６₀〜１６
_2∧k-1を生成し、ＡＣＳ（Add Compare Select）回路１
１に供給する。これ以降、例えば“２＾ｋ”は２^kを表
わすものとする。ブランチメトリック信号ＢＭ１６₀〜
１６_2∧k-1は、拘束長ｋによって定まる２^k-1個の各状
態からそれぞれ“０”が受信されたとき、そして“１”
が受信されたときのブランチのメトリック値を示す。

【０００５】ＡＣＳ回路１１は、ブランチメトリック計
算回路１０によって生成されたブランチメトリック信号
ＢＭ１６₀〜１６_2∧k-1とメトリックメモリ回路１２か
ら供給される現メトリック値ＭＮ１７₀〜１７
_2∧(k-1)-1とから、新メトリック値ＭＰ１８₀〜１８
_2∧(k-1)-1とパスセレクト信号ＰＳ１９₀〜１９
_2∧(k-1)-1を生成する。

【０００６】図６は、ＡＣＳ回路１１の構成の概要を表
わしたものである。ここでは、拘束長ｋが“３”である
場合を示す。ＡＣＳ回路１１は、拘束長ｋによって定ま
る４個の状態ごとに規定された第０〜第３のパスセレク
ト生成回路２０₀〜２０₃から構成されている。第０のパ
スセレクト生成回路２０₀には、ブランチメトリック信
号ＢＭ１６₀、１６₄と、メトリックメモリ回路１２から
現メトリック値ＭＮ１７₀、１７₂とが入力されている。
第０のパスセレクト生成回路２０₀は、メトリックメモ
リ回路１２に対して新メトリック値１８₀を供給し、パ
スセレクト信号ＰＳ１９₀を生成する。

【０００７】第１のパスセレクト生成回路２０₁には、
ブランチメトリック信号ＢＭ１６₁、１６₅と、メトリッ
クメモリ回路１２から現メトリック値ＭＮ１７₀、１７₂
とが入力されている。第１のパスセレクト生成回路２０
₁は、メトリックメモリ回路１２に対して新メトリック
値１８₁を供給し、パスセレクト信号ＰＳ１９₁を生成す
る。

【０００８】第２のパスセレクト生成回路２０₂には、
ブランチメトリック信号ＢＭ１６₂、１６₆と、メトリッ
クメモリ回路１２から現メトリック値ＭＮ１７₁、１７₃
とが入力されている。第２のパスセレクト生成回路２０
₂は、メトリックメモリ回路１２に対して新メトリック
値１８₂を供給し、パスセレクト信号ＰＳ１９₂を生成す
る。

【０００９】第３のパスセレクト生成回路２０₃には、
ブランチメトリック信号ＢＭ１６₃、１６₇と、メトリッ
クメモリ回路１２から現メトリック値ＭＮ１７₁、１７₃
とが入力されている。第３のパスセレクト生成回路２０
₃は、メトリックメモリ回路１２に対して新メトリック
値１８₃を供給し、パスセレクト信号ＰＳ１９₃を生成す
る。

【００１０】このような第０のパスセレクト生成回路２
０₀は、ブランチメトリック信号１６₀と現メトリック値
１７₀とを加算する第１の加算器２１₀と、ブランチメト
リック信号１６ ₄と現メトリック値１７₂とを加算する第
２の加算器２２₀と、第１および第２の加算器２１₀、２
２₀の加算結果の比較結果であるパスセレクト信号ＰＳ
１９₀を生成する比較器（CoMParater：ＣＭＰ）２３
₀と、パスセレクト信号ＰＳ１９₀に基づいて第１および
第２の加算器２１₀、２２₀の加算結果のうちいずれか一
方を選択して新メトリック値ＭＰ１８₀として出力する
セレクタ（SELector：以下、ＳＥＬと略す。）２４₀と
を有している。第１〜第３のパスセレクト生成回路２０
₁〜２０₃は、第０のパスセレクト生成回路２０₀の動作
および構成が同様であるため、説明を省略する。

【００１１】すなわち、パスセレクト生成回路は、拘束
長ｋによって定まる２^k-1個の状態ごとに、各状態に入
力されるブランチメトリック信号ＢＭに現メトリック値
ＭＮを加算して、尤度の高いほうを選択し、これに対応
した新メトリック値ＭＰと、パスセレクト信号ＰＳを生
成するようになっている。トレリス（trellis）線図を
用いたとき、この各状態における尤度の優れたパスを示
すパスセレクト信号ＰＳにしたがったパスを選ぶことに
よって、いわゆる生き残りパスが得られる。

【００１２】図５に戻って説明を続ける。上述したＡＣ
Ｓ回路１１から新メトリック値ＭＰ１８₀〜１８
_2∧(k-1)-1が入力されるメトリックメモリ回路１２は、
これらをそれぞれ周波数ｆ₁［Ｈｚ］のクロック信号Ｃ
ＬＫ₁でラッチして、現メトリック値ＭＮ１７₀〜１７
_2∧(k-1)-1としてＡＣＳ回路１１に対して供給する。す
なわち、受信されて復号されるたびにメトリック値を更
新するため、メトリックメモリ回路１２は、前クロック
のメトリック値を一旦保持する。

【００１３】パスメモリ回路１３は、復号されるたびに
ＡＣＳ回路１１から入力されたパスセレクト信号ＰＳ１
９₀〜１９_2∧(k-1)-1によって選択された各状態におけ
る復号データを保持することで、生き残りパスを記憶
し、復号信号２５として出力する。

【００１４】図７は、パスメモリ回路１３の構成の概要
を表わしたものである。ここでは、拘束長ｋが“３”の
場合を示す。このパスメモリ回路は、第１〜第Ｎ段のメ
モリ回路２６₁〜２６_Nが縦続接続されている。ただし、
Ｎは任意の整数とする。

【００１５】各段のメモリ回路２６_Mは、それぞれ２^k-1
個の状態に対応した記憶要素回路２７_M1〜２７
_M2∧(k-1)を有している。ここで、Ｍは１以上、かつＮ
以下の整数とする。

【００１６】記憶要素回路２７_MLは、２入力１出力セレ
クタ回路（以下、2 to 1 SELector：以下、２−１ＳＥ
Ｌと略す。）２８_MLとフリップフロップ回路（Flip Flo
p：以下、ＦＦと略す。）２９_MLとを有している。Ｌは
１以上、かつ２^k-1の整数とする。

【００１７】ＦＦ２９_MLは、周波数ｆ₁［Ｈｚ］のクロ
ック信号ＣＬＫ₁に同期して２−１ＳＥＬ２８_MLの出力
信号をラッチする。２−１ＳＥＬ２８_MLには、前段のメ
モリ回路２６_M-1の２つの異なるＦＦの出力信号が入力
され、クロック信号ＣＬＫ１に同期したパスセレクト信
号１９_L-1によって択一的に選択される。ただし、第１
段のメモリ回路２６₁の２−１ＳＥＬ２８_1Lについて
は、それぞれ状態“Ｌ−１”と状態“Ｌ−１＋２^k-1”
に対応したあらかじめ決められた復号データが入力され
るようになっている。例えば、拘束長ｋが“３”である
図７の場合には、２−１ＳＥＬ２８₁₁には、状態０に対
応した復号データ“０”と状態２に対応した復号データ
“１”とが入力される。同様に、２−１ＳＥＬ２８₁₃に
は、状態１に対応した復号データ“０”と状態４に対応
した復号データ“１”とが入力される。

【００１８】このようにパスメモリ回路１３は、“Ｎ×
２^k-1”個のＦＦが、クロックＣＬＫ₁の周期“１／
ｆ₁”［ｓ］ごとに同時に動作し、逐次次段のメモリ回
路にパスセレクタ信号によって選択された信号を転送す
る。そして、最終段の第Ｎ段のメモリ回路２６_Nの２^k-1
個の各状態番号の出力信号として復号信号３０₁〜３０
_k-1を出力する。

【００１９】このようなビタビ復号回路の復号データ
は、２^k-1個の各状態番号の出力信号としての復号信号
３０₁〜３０_k-1のうち、ＡＣＳ回路でのメトリック値の
尤度が最も優れたものと同一状態番号のデータを復号デ
ータとして決定するＭＬ法（Most Likelihood Method）
や、２^k-1個の各状態番号の出力信号としての復号信号
３０₁〜３０_k-1のうちクロックごとに過半数を示す
“０”あるいは“１”を復号データとして決定するＭＭ
法（Majority Method）により、決定される。

【００２０】ここで、記憶要素回路２７_mjに着目する。
以下では、ｍは２以上、かつＮ以下の整数であって、ｊ
は１以上、かつ２^k-1以下の奇数であるものとする。

【００２１】図８は、図７に示したパスメモリ回路を構
成する記憶要素回路２７_mjの接続関係を表わしたもので
ある。ここでは、第ｍ段のメモリ回路２６_mの記憶要素
回路２７_mjに対して２段前まで接続される記憶要素回路
を示している。このように記憶要素回路２７_mjの２−１
ＳＥＬ２８_mjの一方の入力端子からは、第（ｍ−１）段
のメモリ回路２６_m-1の記憶要素回路２７_(m-1)(j/2)に
おけるＦＦ２９_(m-1)(j _/2)の出力信号が入力されてい
る。ここで、“ｊ／２”は、小数点以下を切り上げた整
数を意味するものとし、以下同様である。また、２−１
ＳＥＬ２８_mjの他方の入力端子からは、第（ｍ−１）段
のメモリ回路２６_m-1の記憶要素回路２７₍ _m-1)(j/2)に
おけるＦＦ２９_{(m-1)(j/2+2∧(k-2))}の出力信号が入力
されている。このような記憶要素回路２７_mjの２−１Ｓ
ＥＬ２８_mjは、パスセレクト信号１９ _j-1にしたがっ
て、入力されるＦＦの出力信号のうちいずれか一方のＦ
Ｆの出力信号を選択する。

【００２２】第（ｍ−１）段のメモリ回路２６_m-1の記
憶要素回路２７_(m-1)(j/2)における２−１ＳＥＬ２８
_(m-1)(j/2)の一方の入力端子からは、第（ｍ−２）段の
メモリ回路２６_m-2の記憶要素回路２７_(m-1)(j/4)にお
けるＦＦ２９_(m-1)(j/4)の出力信号が入力されている。
また、２−１ＳＥＬ２８_(m-1)(j/2)の他方の入力端子か
らは、第（ｍ−２）段のメモリ回路２６_m-2の記憶要素
回路２７_(m-2)(j/4)におけるＦＦ２９
_{(m-2)(j/4+2∧(k-2))}の出力信号が入力されている。こ
のような記憶要素回路２７_(m-1)(j/2)の２−１ＳＥＬ２
８_(m-1)(j/2)は、パスセレクト信号１９_j/2-1にしたが
って、入力されるＦＦの出力信号のうちいずれか一方の
ＦＦの出力信号を選択する。

【００２３】第（ｍ−１）段のメモリ回路２６_m-1の記
憶要素回路２７_{(m-1)(j/2+2∧(k-2))}における２−１Ｓ
ＥＬ２８_{(m-1)(j/2+2∧(k-2))}の一方の入力端子から
は、第（ｍ−２）段のメモリ回路２６_m-2の記憶要素回
路２７_{(m-1)(j/4+2∧(k-3))}におけるＦＦ２９
_{(m-1)(j/4+2∧(k-3))}の出力信号が入力されている。ま
た、２−１ＳＥＬ２８_{(m-1)(j/2+2∧(k-2))}の他方の入
力端子からは、第（ｍ−２）段のメモリ回路２６_m-2の
記憶要素回路２７_{(m-2)(j/4+2∧(k-2)+2∧(k-3))}におけ
るＦＦ２９_(m-2) _{(j/4+2∧(k-2)+2∧(k-3))}の出力信号が
入力されている。このような記憶要素回路２７
_{(m-1)(j/2+2∧(k-2))}の２−１ＳＥＬ２８
_{(m-1)(j/2+2∧(k-2))}は、パスセレクト信号１９
_{(j/2+2∧(k-2))}にしたがって、入力されるＦＦの出力信
号のうちいずれか一方のＦＦの出力信号を選択する。

【００２４】次に、記憶要素回路２７_mjを、拘束長ｋに
よって定まり、状態番号によって識別される２^k-1個の
状態に対応付け、時間経過にともないこのデータが記憶
される状態を示す状態番号が変化する様子について説明
する。

【００２５】図９は、任意の時刻“Ｔ＋２”における記
憶要素回路２７_mjに記憶されているデータが、時刻“Ｔ
＋１”および時刻Ｔにおいて、どの記憶要素回路に記憶
されていたかを表わしたものである。ここでは、記憶要
素回路２７_mjの状態番号を“ｊ−１”であるものとす
る。時刻“Ｔ＋２”において、記憶要素回路２７_mjに記
憶されている状態番号“ｊ−１”によって識別される状
態３１_mjのデータは、時刻“Ｔ＋１”において状態番号
“ｊ／２−１”によって識別される状態３
１_(m-1 _)(j/2)、あるいは状態番号“ｊ／２＋２^k-2−
１”によって識別される状態３１₍ _{m-1)(j/2+2∧(k-2))}
に記憶されていたものである。

【００２６】同様に、時刻“Ｔ＋２”において、記憶要
素回路２７_m(j+1)に記憶されている状態番号“ｊ”によ
って識別される状態３１_m(j+1)のデータは、時刻“Ｔ＋
１”において状態番号“ｊ／２−１”によって識別され
る状態３１_(m-1)(j/2)、あるいは状態番号“ｊ／２＋２
^k-2−１”によって識別される状態３１_{(m-1)(j/2+2∧(}
_k-2))に記憶されていたものである。

【００２７】時刻“Ｔ＋１”において、記憶要素回路２
７_(m-1)(j/2)に記憶されている状態番号“ｊ／２−１”
によって識別される状態３１_(m-1)(j/2)のデータは、時
刻“Ｔ”において状態番号“ｊ／４−１”によって識別
される状態３１_(m-2)(j/4)、あるいは状態番号“ｊ／４
＋２^k-2−１”によって識別される状態３１_(m-2)(j/4
_+2∧(k-2))に記憶されていたものである。

【００２８】同様に、時刻“Ｔ＋１”において、記憶要
素回路２７_{(m-1)(j/2+2∧(k-2))}に記憶されている状態
番号“ｊ／２＋２^k-2−１”によって識別される状態３
１_(m-1) _{(j/2+2∧(k-2))}のデータは、時刻“Ｔ”におい
て状態番号“ｊ／４＋２^k-3−１”によって識別される
状態３１_{(m-2)(j/4+2∧(k-3))}、あるいは状態番号“ｊ
／４＋２^k-2＋２^k-3−１”によって識別される状態３１
_{(m-2)(j/4+2∧(k-2)+2∧(k-3))}に記憶されていたもので
ある。

【００２９】このようにパスメモリ回路は、最尤パスの
選択のために生き残りパスを記憶するとともに、高速に
復号処理を行うため、フリップフロップなどのレジスタ
によって構成されることから回路規模が増大し、消費電
力の増加をともなう。しかし、図８および図９に示した
ように、前段の記憶要素回路との間の接続関係に周期性
があるため、これらを利用することによってビタビ復号
による効率の良い復号処理と回路規模の縮小との両立と
を図ることができる。

【００３０】例えば特開平８−２３７１４５号公報「ビ
タビ復号回路」には、第Ｎ段の２つの状態と、これに続
く第（Ｎ＋１）段の２つの状態とからパスメモリを構成
することによって、周期性に着目した回路構成をとって
回路規模を縮小するとともに、動作周波数を半分にして
消費電力の低減を図る技術が開示されている。

【００３１】

【発明が解決しようとする課題】しかしながら、図５〜
図９に示した従来のビタビ復号回路およびパスメモリ回
路は、消費電力が大きいという問題があった。これは、
拘束長ｋで、深さＮ段のパスメモリ回路では、“Ｎ×２
^k-1”個のＦＦを必要とするとともに、周期“１／ｆ₁ ^”
［ｓ］ごとにクロック信号ＣＬＫ₁により全てのＦＦの
ラッチ動作が行われるためである。一般的に、低消費電
力と高集積化および低コスト化を実現する相補型金属酸
化膜半導体（Complementary Metal Oxide Semiconducto
r：ＣＭＯＳ）によって回路が構成されるため、このラ
ッチ動作により非常に大きな消費電力を費やしてしま
う。２−１ＳＥＬ回路と比較してもＦＦの消費電力が大
きいため、例えば一般的に用いられる拘束長ｋが“７”
で、深さ６０段のパスメモリ回路は、１クロックごとに
“３８４０”個のＦＦのラッチ動作が行われることにな
る。

【００３２】これは、例えば無線ＬＡＮ（Local Area N
etwork）装置に代表される無線アクセスシステムでは、
その受信装置として、携帯用パーソナルコンピュータや
携帯端末装置等に組み込まれる場合が想定される。これ
ら携帯用パーソナルコンピュータや携帯端末装置等は、
装置の小型化・軽量化とこれに反するバッテリー動作時
間を長くするため、受信装置に消費電力はできるだけ小
さいほうが都合が良い。したがって、できるだけ消費電
力の小さいビタビ復号回路およびパスメモリ回路の実現
が望まれる。

【００３３】これに対して特開平８−２３７１４５号公
報に開示された技術では、パスメモリ回路の周期性に着
目して回路構成を変更するとともに、動作周波数を半分
にすることで消費電力の低減を図っている。しかし、こ
の特開平８−２３７１４５号公報に開示された技術で
は、ＡＣＳ回路の構成も変更する必要があり、その導入
にはコスト高を招くという問題がある。

【００３４】そこで本発明の目的は、低コストで消費電
力を低減するパスメモリ回路およびビタビ復号回路を提
供することにある。

【００３５】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）拘束長ｋによって定められる複数の状態ごと
に第（ｍ−１）段（ｍは２以上の自然数）の第（ｊ／
４）の状態（ｊは２^k-1以下の自然数。ただし、除算結
果は小数点切り上げとする。）、第（ｊ／４＋２^k-2）
の状態、第（ｊ／４＋２^k-3）の状態および第（ｊ／４
＋２^k-2＋２^k-3）の状態それぞれの記憶要素回路によっ
て保持されたデータのうちから１つのデータを所定の選
択信号にしたがって択一的に選択する選択手段と、この
選択手段によって選択されたデータを所定のクロック信
号に同期して保持する保持手段とを備える第ｍ段の第ｊ
の状態の記憶要素回路が互いに複数接続された第１およ
び第２のメモリ回路と、（ロ）これら第１および第２の
メモリ回路の最終段の記憶要素回路に状態ごとに保持さ
れたデータを交互に選択出力する交互選択出力手段と、
（ハ）クロック信号の半分の周期を単位とした１時刻前
の第（ｊ／２）および第（ｊ／２＋２^k-2）の状態のパ
スセレクト信号を保持する第１および第２の保持手段
と、（ニ）現時刻における第ｊの状態のパスセレクト信
号に応じてこれら第１および第２の保持手段に保持され
たデータのうちいずれか一方を選択して選択信号を生成
する選択信号生成手段とをパスメモリ回路に具備させ
る。

【００３６】すなわち請求項１記載の発明では、第ｍ段
（ｍは２以上の自然数）の第ｊの状態の記憶要素回路に
おいて、拘束長ｋによって定められる複数の状態ごとに
第（ｍ−１）段の第（ｊ／４）の状態（ｊは２^k-1以下
の自然数。ただし、除算結果は小数点切り上げとす
る。）、第（ｊ／４＋２^k-2）の状態、第（ｊ／４＋２
^k-3）の状態および第（ｊ／４＋２^k-2＋２^k-3）の状態
それぞれの記憶要素回路によって保持されたデータのう
ちから１つのデータを所定の選択信号にしたがって択一
的に選択し、これを所定のクロック信号に同期して保持
する。そして、第１および第２保持手段により、クロッ
ク信号の半分の周期を単位とした１時刻前の第（ｊ／
２）および第（ｊ／２＋２^k-2）の状態のパスセレクト
信号を保持し、選択信号生成手段により、現時刻におけ
る第ｊの状態のパスセレクト信号に応じてこれら保持デ
ータのうちいずれか一方を選択して選択信号を生成する
ようにした。このような記憶要素回路を互いに複数接続
して第１および第２のメモリ回路を構成し、その最終段
で交互選択出力手段より記憶要素回路に状態ごとに保持
されたデータを交互に選択出力させる。これにより、従
来のビタビ復号回路の生き残りパスを記憶するパスメモ
リ回路と同数の保持手段を設けながら、動作周波数を半
分にして、同様の復号データを得ることができるため、
処理能力を低下させることなく、消費電力を低減化させ
ることができる。

【００３７】請求項２記載の発明では、請求項１記載の
パスメモリ回路で、所定のクロック信号に同期して出力
信号を反転する反転出力手段を備え、交互選択出力手段
はこの反転出力手段によって反転された出力信号に基づ
いて状態ごとに保持されたデータを交互に選択出力する
ことを特徴としている。

【００３８】すなわち請求項２記載の発明では、クロッ
ク信号に同期して反転する出力信号を用いて、第１およ
び第２のメモリ回路の最終段の記憶要素回路に保持され
たデータを交互に選択出力させるようにしたので、装置
の簡素化と、後段の回路に対して同期精度の優れた復号
データを供給することができる。

【００３９】請求項３記載の発明では、請求項１記載の
パスメモリ回路で、少なくとも第１および第２のメモリ
回路と、第１および第２の保持回路は、相補型金属酸化
膜半導体によって構成されていることを特徴としてい
る。

【００４０】すなわち請求項３記載の発明では、保持手
段が多用される構成部分を相補型金属酸化膜半導体で構
成するようにしたので、データの遷移時に消費電力が大
きいＦＦなどの保持回路を用いた場合、動作周波数が半
分にすることによって消費電力もこれに比例してほぼ半
分にすることができ、その効果が顕著となる。

【００４１】請求項４記載の発明では、（イ）受信デー
タと想定される送信データとのハミング距離に対応した
ブランチメトリック値を生成するブランチメトリック値
生成手段と、（ロ）このブランチメトリック値生成手段
によって生成されたブランチメトリック値と第１のブラ
ンチメトリック値に第２のブランチメトリック値を生成
し、これに基づいて拘束長によって定まる状態ごとに生
き残りパスを選択するパスセレクト信号を生成するパス
セレクト信号生成手段と、（ハ）パスセレクト信号生成
手段によって生成された第２のブランチメトリック値を
一旦保持し、第１のブランチメトリック値としてパスセ
レクト信号生成手段に供給するブランチメトリック値記
憶手段と、（ニ）拘束長ｋによって定められる複数の状
態ごとに第（ｍ−１）段（ｍは２以上の自然数）の第
（ｊ／４）の状態（ｊは２^k-1以下の自然数。ただし、
除算結果は小数点切り上げとする。）、第（ｊ／４＋２
^k-2）の状態、第（ｊ／４＋２^k-3）の状態および第（ｊ
／４＋２^k-2＋２^k-3）の状態それぞれの記憶要素回路に
よって保持されたデータのうちから１つのデータを所定
の選択信号にしたがって択一的に選択する選択手段と、
この選択手段によって選択されたデータを所定のクロッ
ク信号に同期して保持する保持手段とを備える第ｍ段の
第ｊの状態の記憶要素回路が互いに複数接続された第１
および第２のメモリ回路と、（ホ）これら第１および第
２のメモリ回路の最終段の記憶要素回路に状態ごとに保
持されたデータを交互に選択出力する交互選択出力手段
と、（ヘ）クロック信号の半分の周期を単位とした１時
刻前の第（ｊ／２）および第（ｊ／２＋２^k-2）の状態
のパスセレクト信号を保持する第１および第２の保持手
段と、（ト）現時刻における第ｊの状態のパスセレクト
信号に応じてこれら第１および第２の保持手段に保持さ
れたデータのうちいずれか一方を選択して選択信号を生
成する選択信号生成手段とをビタビ復号回路に具備させ
る。

【００４２】すなわち請求項４記載の発明では、請求項
１記載の発明のパスメモリ回路を従来のビタビ復号回路
にそのまま適用することができるので、ビタビ復号回路
の他の構成回路であるブランチメトリック計算回路、Ａ
ＣＳ回路およびメトリックメモリ回路等の変更が不要な
ため、低コストで、少ない開発工数により、低消費電力
化を実現するビタビ復号回路を提供することができる。

【００４３】

【発明の実施の形態】

【００４４】

【実施例】以下実施例につき本発明を詳細に説明する。

【００４５】図１は、本発明の一実施例におけるパスメ
モリ回路の原理的構成を説明するためのものである。こ
こで説明するように構成されたパスメモリ回路は、ＣＭ
ＯＳ回路からなり、図５に示すビタビ復号回路に対し
て、そのまま適用することができる。ここでは、本実施
例におけるパスメモリ回路のうち、第ｎ段のメモリ回路
における状態番号“ｊ−１”に対応する記憶要素回路を
示す。すなわち、記憶要素回路４０_(n-1)j、４０_njは、
第ｎ段のメモリ回路における状態番号“ｊ−１”で識別
される状態に対応した記憶要素回路である。ただし、ｎ
は４以上、かつパスメモリ段数Ｎ以下の偶数であるもの
とする。ｊは、拘束長をｋとしたとき、１以上、かつ２
^k-1以下の整数であるものとする。記憶要素回路４０
_(n-1)jは、４入力１セレクタ回路（4 to 1 SELector：
以下、４−１ＳＥＬと略す。）４１_(n- _1)jと、４−１Ｓ
ＥＬ４１_(n-1)jの出力信号をラッチするＦＦ４２_(n-1)j
とから構成されている。記憶要素回路４０_njは、４−１
ＳＥＬ４１_njと、４−１ＳＥＬ４１_njの出力信号をラッ
チするＦＦ４２_njとから構成されている。

【００４６】４−１ＳＥＬ４１_(n-1)jは、前段の第（ｎ
−１）段のメモリ回路における記憶要素回路４０
_(n-3)(j/4)、４０_{(n-3)(j/4+2∧(k-3))}、４０
_{(n-3)(j/4+2∧(k-2))}、４０
_{(n-3)(j/4+2∧(k-2)+2∧(k-3))}で記憶されたデータが入
力される。記憶要素回路４０_(n-3)(j/4)は、状態番号
“ｊ／４−１”によって識別される状態に対応した記憶
要素回路である。記憶要素回路４０
_{(n-3)(j/4+2∧(k-3))}は、状態番号“ｊ／４＋２^k-3−
１”によって識別される状態に対応した記憶要素回路で
ある。記憶要素回路４０_{(n-3)(j/4+2∧(k-2))}は、状態
番号“ｊ／４＋２^k-2−１”によって識別される状態に
対応した記憶要素回路である。記憶要素回路４０
_(n-3)(j/4+ _{2∧(k-2)+2∧(k-3))}は、状態番号“ｊ／４＋
２^k-2＋２^k-3−１”によって識別される状態に対応した
記憶要素回路である。この４−１ＳＥＬ４１_(n-1)jは、
時刻“Ｔ＋２”におけるパスセレクト信号ＰＳ１９
_jと、パスセレクト信号生成回路４３_jによって生成され
たパスセレクト信号４４_jとに基づいて、前段の記憶要
素回路に記憶されたデータのいずれか１つを選択する。

【００４７】４−１ＳＥＬ４１_njは、前段の第（ｎ−
１）段のメモリ回路における記憶要素回路４０
_(n-2)(j/4)、４０_{(n-2)(j/4+2∧(k-3))}、４０
_{(n-2)(j/4+2∧(k-2))}、４０
_{(n-2)(j/4+2∧(k-2)+2∧(k-3))}で記憶されたデータが入
力される。記憶要素回路４０_(n-2)(j/4)は、状態番号
“ｊ／４−１”によって識別される状態に対応した記憶
要素回路である。記憶要素回路４０
_{(n-2)(j/4+2∧(k-3))}は、状態番号“ｊ／４＋２^k-3−
１”によって識別される状態に対応した記憶要素回路で
ある。記憶要素回路４０_{(n-2)(j/4+2∧(k-2))}は、状態
番号“ｊ／４＋２^k-2−１”によって識別される状態に
対応した記憶要素回路である。記憶要素回路４０
_{(n-2)(j/4+2∧(k} _{-2)+2∧(k-3))}は、状態番号“ｊ／４＋
２^k-2＋２^k-3−１”によって識別される状態に対応した
記憶要素回路である。この４−１ＳＥＬ４１_njは、時刻
“Ｔ＋２”におけるパスセレクト信号ＰＳ１９_jと、パ
スセレクト信号生成回路４３_jによって生成されたパス
セレクト信号４４_jとに基づいて、前段の記憶要素回路
に記憶されたデータのいずれか１つを選択する。

【００４８】ＦＦ４２_(n-1)j、４２_njは、図７で示した
周波数ｆ₁［Ｈｚ］のクロック信号ＣＬＫ₁の半分の周波
数である周波数ｆ₂［Ｈｚ］のクロック信号ＣＬＫ₂に同
期して、それぞれ４−１ＳＥＬ４１_(n-1)j、４１_njによ
って選択された選択信号をラッチする。

【００４９】パスセレクト信号生成回路４３_jは、ＦＦ
４５_j、４６_jと、２−１ＳＥＬ４７_jとから構成されて
いる。ＦＦ４５_jは、パスセレクト信号ＰＳ１９_jに対し
て、周波数ｆ₁［Ｈｚ］のクロック信号ＣＬＫ₁で１クロ
ック前の時刻“Ｔ＋１”における状態番号“ｊ／２−
１”で識別される状態“ｊ／２の”パスセレクト信号Ｐ
Ｓ１９_j/2を、クロック信号ＣＬＫ₁に同期してラッチす
る。ＦＦ４６_jは、パスセレクト信号ＰＳ１９_jに対し
て、周波数ｆ₁［Ｈｚ］のクロック信号ＣＬＫ₁で１クロ
ック前の時刻“Ｔ＋１”における状態番号“ｊ／２＋２
^k-2−１”で識別される状態“ｊ／２＋２^k-2”のパスセ
レクト信号ＰＳ１９_{j/2+2∧(k-2)}を、クロック信号ＣＬ
Ｋ₁に同期してラッチする。

【００５０】２−１ＳＥＬ４７_jは、時刻“Ｔ＋２”に
おけるパスセレクト信号ＰＳ１９_jにより、いずれか一
方が選択されて、パスセレクト信号４４_jとして、４−
１ＳＥＬ_(n-1)j、４１_njに供給される。

【００５１】すなわち、時刻“Ｔ＋１”に、状態番号
“ｊ／２−１”によって識別される状態のパスセレクト
信号ＰＳ１９_j/2および、状態番号“ｊ／２＋２^k-2−
１”によって識別される状態のパスセレクト信号ＰＳ１
９_{j/2+2∧(k-2)}がパスセレクト信号生成回路４３_jに入
力されると、それぞれＦＦ４５_j、４６_jで保持される。

【００５２】続いて、周波数ｆ₁［Ｈｚ］のクロック信
号ＣＬＫ₁の１クロック経過後である時刻“Ｔ＋２”
に、状態番号“ｊ−１”によって識別される状態のパス
セレクト信号ＰＳ１９_jが入力され、２−１ＳＥＬ４７_j
はパスセレクト信号ＰＳ_j/2、１９_{j/2+2∧(k-2)}のうち
いずれか一方を選択する。ここでは、時刻“Ｔ＋２”に
おけるパスセレクト信号１９_jが“Ｌ”のとき、時刻
“Ｔ＋１”におけるパスセレクト信号１９_j/2を選択
し、時刻“Ｔ＋２”におけるパスセレクト信号１９_jが
“Ｈ”のとき、時刻“Ｔ＋１”におけるパスセレクト信
号１９_{j/2+2∧(k-2)}を選択する。２−１ＳＥＬ４７_jに
よって選択されたパスセレクト信号は、パスセレクト信
号４４_jとして、４−１ＳＥＬ４１_(n-1)j、４１_njに対
して供給される。

【００５３】４−１ＳＥＬ４１_(n-1)jは、時刻“Ｔ＋
２”におけるパスセレクト信号ＰＳ１９_jと、パスセレ
クト信号生成回路４３_jによって生成されたパスセレク
ト信号４４_jとに基づいて、前段の記憶要素回路に記憶
されたデータのいずれか１つを選択する。

【００５４】ここでは、時刻“Ｔ＋２”におけるパスセ
レクト信号ＰＳ１９_jが“Ｌ”で、パスセレクト信号生
成回路４３_jによって生成されたパスセレクト信号４４_j
が“Ｌ”の場合、４−１ＳＥＬ４１_(n-1)jは、前段の記
憶要素回路４０_(n-3)(j/4)によって保持されたデータを
選択出力する。

【００５５】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｌ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｈ”の
場合、４−１ＳＥＬ４１_(n-1)jは、前段の記憶要素回路
４０_{(n-3)(j/4+2∧(k-2))}によって保持されたデータを
選択出力する。

【００５６】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｈ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｌ”の
場合、４−１ＳＥＬ４１_(n-1)jは、前段の記憶要素回路
４０_{(n-3)(j/4+2∧(k-3))}によって保持されたデータを
選択出力する。

【００５７】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｈ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｈ”の
場合、４−１ＳＥＬ４１_(n-1)jは、前段の記憶要素回路
４０_{(n-3)(j/4+2∧(k-2)+2∧(k} _-3))によって保持された
データを選択出力する。

【００５８】このようにして４−１ＳＥＬ４１_(n-1)jに
よって選択出力されたデータは、ＦＦ４２_(n-1)jによっ
て、周波数“ｆ₁／２”［Ｈｚ］のクロック信号ＣＬＫ₂
によってリタイミングされる。このリタイミングされた
信号は、選択データ４８_(n-1 _)jとなる。

【００５９】同様に、４−１ＳＥＬ４１_njは、時刻“Ｔ
＋２”におけるパスセレクト信号ＰＳ１９_jと、パスセ
レクト信号生成回路４３_jによって生成されたパスセレ
クト信号４４_jとに基づいて、前段の記憶要素回路に記
憶されたデータのいずれか１つを選択する。

【００６０】ここでは、時刻“Ｔ＋２”におけるパスセ
レクト信号ＰＳ１９_jが“Ｌ”で、パスセレクト信号生
成回路４３_jによって生成されたパスセレクト信号４４_j
が“Ｌ”の場合、４−１ＳＥＬ４１_njは、前段の記憶要
素回路４０_(n-2)(j/4)によって保持されたデータを選択
出力する。

【００６１】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｌ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｈ”の
場合、４−１ＳＥＬ４１_njは、前段の記憶要素回路４０
_{(n-2)(j/4+2∧(k-2))}によって保持されたデータを選択
出力する。

【００６２】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｈ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｌ”の
場合、４−１ＳＥＬ４１_njは、前段の記憶要素回路４０
_{(n-2)(j/4+2∧(k-3))}によって保持されたデータを選択
出力する。

【００６３】時刻“Ｔ＋２”におけるパスセレクト信号
ＰＳ１９_jが“Ｈ”で、パスセレクト信号生成回路４３_j
によって生成されたパスセレクト信号４４_jが“Ｈ”の
場合、４−１ＳＥＬ４１_njは、前段の記憶要素回路４０
_{(n-2)(j/4+2∧(k-2)+2∧(k-3))}によって保持されたデー
タを選択出力する。

【００６４】このようにして４−１ＳＥＬ４１_njによっ
て選択出力されたデータは、ＦＦ４２_njによって、周波
数“ｆ₁／２”［Ｈｚ］のクロック信号ＣＬＫ₂によって
リタイミングされる。このリタイミングされた信号は、
選択データ４８_njとなる。

【００６５】記憶要素回路４０_(n-1)j、４０_njは、いず
れも状態番号“ｊ−１”によって識別される状態の第ｎ
段のデータを保持することになり、交互に選択データ４
８_(n _-1)j、４８_njを出力させることで、状態番号“ｊ−
１”の第ｎ段目のパスメモリ回路の出力信号となる。す
なわち、選択データ４８_(n-1)j、４８_njを交互に並べた
直列データは、図９における状態番号“ｊ−１”の出力
データに相当する。

【００６６】このように本実施例における状態番号“ｊ
−１”の出力データを保持する記憶要素回路４
０_(n-1)j、４０_njは、状態番号“ｊ／４−１”、“ｊ／
４＋２^k-2−１”、“ｊ／４＋２^k-3−１”、“ｊ／４＋
２^k-2＋２^k-3−１”に対応する記憶要素回路の中から、
時刻“Ｔ＋２”における状態番号“ｊ−１”のパスセレ
クト信号ＰＳ１９_jと、時刻“Ｔ＋１”における状態番
号“ｊ／２−１”のパスセレクト信号ＰＳ１９_j/2およ
び状態番号“ｊ／２＋２^k-2−１”のパスセレクト信号
ＰＳ１９_{j/2+2∧(k-2)}とから、直接選択出力するように
した。一方、図９に示すように従来では、状態番号“ｊ
／４−１”、“ｊ／４＋２^k-2−１”、“ｊ／４＋２^k-3
−１”、“ｊ／４＋２^k-2＋２^k-3−１”に対応する記憶
要素回路の中から、時刻“Ｔ＋１”において状態番号
“ｊ／２−１”のパスセレクト信号ＰＳ１９_j/2および
状態番号“ｊ／２＋２^k-2−１”のパスセレクト信号Ｐ
Ｓ１９_j/2+2∧_(k-2)から２状態に絞り込み、時刻“Ｔ＋
２”において状態番号“ｊ−１”のパスセレクト信号Ｐ
Ｓ１９_jにより、状態番号“ｊ／２−１”および状態番
号“ｊ／２＋２^k-2−１”のうちいずれか一方を選択す
る。このように、従来では周波数ｆ₁のクロック信号Ｃ
ＬＫ₁の最初の１クロックで２状態に絞り込み、次の１
クロックで１状態に絞り込むようにしているので、周波
数“ｆ₁／２”［Ｈｚ］のクロック信号ＣＬＫ₂の１クロ
ックにより４状態の中から直接１つを選択する本実施例
における記憶要素回路を適用したパスメモリ回路は、動
作周波数が半分で、全く等価の動作を実現することがで
きる。

【００６７】以下、図１に示した本実施例における記憶
要素回路を適用したパスメモリ回路について具体的に説
明する。上述したように、このパスメモリ回路は、図５
に示す従来のビタビ復号回路のパスメモリ回路に置き換
えて、そのまま適用することができる。

【００６８】図２は、本実施例におけるパスメモリ回路
の構成の概要を表わしたものである。ここでは、拘束長
ｋを“３”、パスメモリ段数Ｎを“６０”としている。
このパスメモリ回路は、奇数段のメモリ回路を有する奇
数段メモリ回路部４９₁と、偶数段のメモリ回路を有す
る偶数段メモリ回路部４９₂とを備えている。

【００６９】図３は、図２に示した奇数段メモリ回路部
４９₁の構成要部を表わしたものである。本実施例にお
けるパスメモリ回路における第１段のメモリ回路５０₁
は、拘束長ｋが“３”によって定められる状態番号
“０”〜状態番号“３”に対応して設けられた図１に示
した記憶要素回路５１₁〜５１₄から構成されている。

【００７０】状態番号“０”に対応する記憶要素回路５
１₁の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“０”、
状態番号“２”に対応するデータ“１”および状態番号
“３”に対応するデータ“１”が入力され、時刻“Ｔ＋
２”における状態番号“０”のパスセレクト信号ＰＳ１
９₀および時刻“Ｔ＋１”における状態番号“０”のパ
スセレクト信号生成回路５２₀によって生成されたパス
セレクト信号５３₀によって、いずれか１つが選択され
る。

【００７１】状態番号“１”に対応する記憶要素回路５
１₂の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“０”、
状態番号“２”に対応するデータ“１”および状態番号
“３”に対応するデータ“１”が入力され、時刻“Ｔ＋
２”における状態番号“１”のパスセレクト信号ＰＳ１
９₁および時刻“Ｔ＋１”における状態番号“１”のパ
スセレクト信号生成回路５２₁によって生成されたパス
セレクト信号５３₁によって、いずれか１つが選択され
る。

【００７２】状態番号“２”に対応する記憶要素回路５
１₃の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“０”、
状態番号“２”に対応するデータ“１”および状態番号
“３”に対応するデータ“１”が入力され、時刻“Ｔ＋
２”における状態番号“２”のパスセレクト信号ＰＳ１
９₂および時刻“Ｔ＋１”における状態番号“２”のパ
スセレクト信号生成回路５２₂によって生成されたパス
セレクト信号５３₂によって、いずれか１つが選択され
る。

【００７３】状態番号“３”に対応する記憶要素回路５
１₄の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“０”、
状態番号“２”に対応するデータ“１”および状態番号
“３”に対応するデータ“１”が入力され、時刻“Ｔ＋
２”における状態番号“３”のパスセレクト信号ＰＳ１
９₃および時刻“Ｔ＋１”における状態番号“３”のパ
スセレクト信号生成回路５２₃によって生成されたパス
セレクト信号５３₃によって、いずれか１つが選択され
る。

【００７４】記憶要素回路５１₁〜５１₄それぞれのＦＦ
は、各４−１ＳＥＬの選択出力信号を、クロック信号Ｃ
ＬＫ₂に同期してラッチする。

【００７５】図４は、図２に示した偶数段メモリ回路部
４９₂の構成要部を表わしたものである。本実施例のパ
スメモリ回路における第２段のメモリ回路５０₁は、拘
束長ｋが“３”によって定められる状態番号“０”〜状
態番号“３”に対応して設けられた図１に示した記憶要
素回路５４₁〜５４₄から構成されている。記憶要素回路
５４₁〜５４₄それぞれの構成は、記憶要素回路５１₁〜
５１₄と同様である。

【００７６】状態番号“０”に対応する記憶要素回路５
４₁の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“１”、
状態番号“２”に対応するデータ“０”および状態番号
“３”に対応するデータ“０”が入力され、時刻“Ｔ＋
２”における状態番号“０”のパスセレクト信号ＰＳ１
９₀および時刻“Ｔ＋１”における状態番号“０”のパ
スセレクト信号生成回路５２₀によって生成されたパス
セレクト信号５３₀によって、いずれか１つが選択され
る。

【００７７】状態番号“１”に対応する記憶要素回路５
４₂の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“１”、
状態番号“２”に対応するデータ“０”および状態番号
“３”に対応するデータ“０”が入力され、時刻“Ｔ＋
２”における状態番号“０”のパスセレクト信号ＰＳ１
９₁および時刻“Ｔ＋１”における状態番号“１”のパ
スセレクト信号生成回路５２₁によって生成されたパス
セレクト信号５３₁によって、いずれか１つが選択され
る。

【００７８】状態番号“２”に対応する記憶要素回路５
４₃の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“１”、
状態番号“２”に対応するデータ“０”および状態番号
“３”に対応するデータ“０”が入力され、時刻“Ｔ＋
２”における状態番号“２”のパスセレクト信号ＰＳ１
９₂および時刻“Ｔ＋１”における状態番号“２”のパ
スセレクト信号生成回路５２₂によって生成されたパス
セレクト信号５３₂によって、いずれか１つが選択され
る。

【００７９】状態番号“３”に対応する記憶要素回路５
４₄の４−１ＳＥＬには、状態番号“０”に対応するデ
ータ“０”、状態番号“１”に対応するデータ“１”、
状態番号“２”に対応するデータ“０”および状態番号
“３”に対応するデータ“０”が入力され、時刻“Ｔ＋
２”における状態番号“３”のパスセレクト信号ＰＳ１
９₃および時刻“Ｔ＋１”における状態番号“３”のパ
スセレクト信号生成回路５２₃によって生成されたパス
セレクト信号５３₃によって、いずれか１つが選択され
る。

【００８０】記憶要素回路５４₁〜５４₄それぞれのＦＦ
は、各４−１ＳＥＬの選択出力信号を、クロック信号Ｃ
ＬＫ₂に同期してラッチする。

【００８１】以下、第３段のメモリ回路５０₃〜第５９
段のメモリ回路５０₅₉までの奇数段の第（２ｍ−１）の
メモリ回路５０_2m-1（ｍは、２以上３０以下の整数）
は、拘束長ｋが“３”によって定められる状態番号
“０”〜状態番号“３”に対応して設けられた図１に示
した記憶要素回路５１_4m-3〜５１_4mから構成されてい
る。

【００８２】状態番号“０”に対応する記憶要素回路５
１_4m-3の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５１_4(m-1)-3〜５１
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“０”のパスセレクト信号ＰＳ
１９₀および時刻“Ｔ＋１”における状態番号“０”の
パスセレクト信号生成回路５２₀によって生成されたパ
スセレクト信号５３₀によって、いずれか１つが選択さ
れる。

【００８３】状態番号“１”に対応する記憶要素回路５
１_4m-2の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５１_4(m-1)-3〜５１
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“１”のパスセレクト信号ＰＳ
１９₁および時刻“Ｔ＋１”における状態番号“１”の
パスセレクト信号生成回路５２₁によって生成されたパ
スセレクト信号５３₁によって、いずれか１つが選択さ
れる。

【００８４】状態番号“２”に対応する記憶要素回路５
１_4m-1の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５１_4(m-1)-3〜５１
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“２”のパスセレクト信号ＰＳ
１９₂および時刻“Ｔ＋１”における状態番号“２”の
パスセレクト信号生成回路５２₂によって生成されたパ
スセレクト信号５３₂によって、いずれか１つが選択さ
れる。

【００８５】状態番号“３”に対応する記憶要素回路５
１_4mの４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５１_4(m-1)-3〜５１
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“３”のパスセレクト信号ＰＳ
１９₃および時刻“Ｔ＋１”における状態番号“３”の
パスセレクト信号生成回路５２₃によって生成されたパ
スセレクト信号５３₃によって、いずれか１つが選択さ
れる。

【００８６】これら記憶要素回路５１_4m-3〜５１_4mそれ
ぞれのＦＦは、各４−１ＳＥＬの選択出力信号を、クロ
ック信号ＣＬＫ₂に同期してラッチする。

【００８７】また、第４段のメモリ回路５０₄〜第６０
段のメモリ回路５０₆₀までの偶数段の第（２ｍ）メモリ
回路５０_2m（ｍは、２以上３０以下の整数）は、拘束長
ｋが“３”によって定められる状態番号“０”〜状態番
号“３”に対応して設けられた図１に示した記憶要素回
路５４_4m-3〜５４_4mから構成されている。

【００８８】状態番号“０”に対応する記憶要素回路５
４_4m-3の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５４_4(m-1)-3〜５４
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“０”のパスセレクト信号ＰＳ
１９₀および時刻“Ｔ＋１”における状態番号“０”の
パスセレクト信号生成回路５２₀によって生成されたパ
スセレクト信号５３₀によって、いずれか１つが選択さ
れる。

【００８９】状態番号“１”に対応する記憶要素回路５
４_4m-2の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５４_4(m-1)-3〜５４
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“１”のパスセレクト信号ＰＳ
１９₁および時刻“Ｔ＋１”における状態番号“１”の
パスセレクト信号生成回路５２₁によって生成されたパ
スセレクト信号５３₁によって、いずれか１つが選択さ
れる。

【００９０】状態番号“２”に対応する記憶要素回路５
４_4m-1の４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５４_4(m-1)-3〜５４
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“２”のパスセレクト信号ＰＳ
１９₂および時刻“Ｔ＋１”における状態番号“２”の
パスセレクト信号生成回路５２₂によって生成されたパ
スセレクト信号５３₂によって、いずれか１つが選択さ
れる。

【００９１】状態番号“３”に対応する記憶要素回路５
４_4mの４−１ＳＥＬには、前段の各状態番号“０”〜
“３”に対応する記憶要素回路５４_4(m-1)-3〜５４
_4(m-1)のＦＦに保持されたデータが入力され、時刻“Ｔ
＋２”における状態番号“３”のパスセレクト信号ＰＳ
１９₃および時刻“Ｔ＋１”における状態番号“３”の
パスセレクト信号生成回路５２₃によって生成されたパ
スセレクト信号５３₃によって、いずれか１つが選択さ
れる。

【００９２】これら記憶要素回路５４_4m-3〜５４_4mそれ
ぞれのＦＦは、各４−１ＳＥＬの選択出力信号を、クロ
ック信号ＣＬＫ₂に同期してラッチする。

【００９３】各状態番号“０”〜“３”に対応するパス
セレクト信号生成回路５２₀〜５２₃は、図１に示したパ
スセレクト信号生成回路４３_jに相当する。ここで、状
態番号“Ｘ”のパスセレクト信号を“ＰＳ＿Ｘ”と表わ
す。状態番号“０”に対応するパスセレクト信号生成回
路５２₀は、時刻“Ｔ＋１”における状態番号“０”の
パスセレクト信号“ＰＳ＿０”と、時刻“Ｔ＋１”にお
ける状態番号“２”のパスセレクト信号“ＰＳ＿２”と
が入力されてラッチされた後、図１に示したように時刻
“Ｔ＋２”のパスセレクト信号“ＰＳ＿０”によって択
一的に選択されたパスセレクト信号５３₀を生成する。

【００９４】状態番号“１”に対応するパスセレクト信
号生成回路５２₁は、時刻“Ｔ＋１”における状態番号
“０”のパスセレクト信号“ＰＳ＿０”と、時刻“Ｔ＋
１”における状態番号“２”のパスセレクト信号“ＰＳ
＿２”とが入力されてラッチされた後、図１に示したよ
うに時刻“Ｔ＋２”のパスセレクト信号“ＰＳ＿１”に
よって択一的に選択されたパスセレクト信号５３₁を生
成する。

【００９５】状態番号“２”に対応するパスセレクト信
号生成回路５２₂は、時刻“Ｔ＋１”における状態番号
“１”のパスセレクト信号“ＰＳ＿１”と、時刻“Ｔ＋
１”における状態番号“３”のパスセレクト信号“ＰＳ
＿３”とが入力されてラッチされた後、図１に示したよ
うに時刻“Ｔ＋２”のパスセレクト信号“ＰＳ＿２”に
よって択一的に選択されたパスセレクト信号５３₂を生
成する。

【００９６】状態番号“３”に対応するパスセレクト信
号生成回路５２₃は、時刻“Ｔ＋１”における状態番号
“１”のパスセレクト信号“ＰＳ＿１”と、時刻“Ｔ＋
１”における状態番号“３”のパスセレクト信号“ＰＳ
＿３”とが入力されてラッチされた後、図１に示したよ
うに時刻“Ｔ＋２”のパスセレクト信号“ＰＳ＿３”に
よって択一的に選択されたパスセレクト信号５３₃を生
成する。

【００９７】第５９段のメモリ回路５０₅₉の各状態番号
に対応する記憶要素回路５１₁₁₇〜５１₁₂₀の出力データ
５５₀〜５５₃は、それぞれ各状態番号に対応して設けら
れた２−１ＳＥＬ５６₀〜５６₃の一方の入力端子に入力
される。第６０段のメモリ回路５０₆₀の各状態番号に対
応する記憶要素回路５４₁₁₇〜５４₁₂₀の出力データ５７
₀〜５７₃は、それぞれ各状態番号に対応して設けられた
２−１ＳＥＬ５６₀〜５６₃の他方の入力端子に入力され
る。

【００９８】２−１ＳＥＬ５６₀〜５６₃は、クロック信
号ＣＬＫ₂に同期したトグル形フリップフロップ（Toggl
e Flip-Flop:以下、Ｔ−ＦＦと略す。）５８の出力信号
を選択制御信号として、それぞれ第５９段のメモリ回路
５０₅₉の記憶要素回路５１ ₁₁₇〜５１₁₂₀の出力データ５
５₀〜５５₃、あるいは第６０段のメモリ回路５０₆₀の記
憶要素回路５４₁₁₇〜５４₁₂₀の出力データ５７₀〜５７₃
を交互に選択して、それぞれ復号出力データ５９₀〜５
９₃として出力する。このようにして選択制御信号を生
成することにより、装置の簡素化とともに、後段の回路
に対してタイミングの基準となるクロック信号ＣＬＫ₂
に対して遅延の少ない同期精度の優れた復号出力データ
を供給することができる。

【００９９】このような構成のパスメモリ回路は、時刻
“Ｔ＋１”にパスセレクト信号生成回路５２₀、５２
₁に、パスセレクト信号“ＰＳ＿０”、“ＰＳ＿２”が
図示しないＡＣＳ回路より入力されて保持される。同時
に、パスセレクト信号生成回路５２₂、５２₃に、パスセ
レクト信号“ＰＳ＿１”、“ＰＳ＿３”が図示しないＡ
ＣＳ回路より入力されて保持される。

【０１００】周波数ｆ₁［Ｈｚ］のクロック信号ＣＬＫ₁
の１クロック経過後の時刻“Ｔ＋２”には、パスセレク
ト信号生成回路５２₀〜５２₃それぞれに、図示しないＡ
ＣＳ回路から各状態番号“０”〜“３”に対応したパス
セレクト信号“ＰＳ＿０”〜“ＰＳ＿３”が入力され
る。

【０１０１】パスセレクト信号生成回路５２₀では、時
刻“Ｔ＋１”に入力されて保持したパスセレクト信号
“ＰＳ＿０”、“ＰＳ＿２”のいずれか一方を、時刻
“Ｔ＋２”に入力されたパスセレクト信号“ＰＳ＿０”
にしたがって選択し、パスセレクト信号５３₀として状
態番号“０”に対応した各記憶要素回路に対して供給す
る。

【０１０２】パスセレクト信号生成回路５２₁も同様
に、時刻“Ｔ＋１”に入力されて保持したパスセレクト
信号“ＰＳ＿０”、“ＰＳ＿２”のいずれか一方を、時
刻“Ｔ＋２”に入力されたパスセレクト信号“ＰＳ＿
１”にしたがって選択し、パスセレクト信号５３₁とし
て状態番号“１”に対応した各記憶要素回路に対して供
給する。

【０１０３】パスセレクト信号生成回路５２₂では、時
刻“Ｔ＋１”に入力されて保持したパスセレクト信号
“ＰＳ＿１”、“ＰＳ＿３”のいずれか一方を、時刻
“Ｔ＋２”に入力されたパスセレクト信号“ＰＳ＿２”
にしたがって選択し、パスセレクト信号５３₂として状
態番号“２”に対応した各記憶要素回路に対して供給す
る。

【０１０４】パスセレクト信号生成回路５２₃も同様
に、時刻“Ｔ＋１”に入力されて保持したパスセレクト
信号“ＰＳ＿１”、“ＰＳ＿３”のいずれか一方を、時
刻“Ｔ＋２”に入力されたパスセレクト信号“ＰＳ＿
３”にしたがって選択し、パスセレクト信号５３₃とし
て状態番号“３”に対応した各記憶要素回路に対して供
給する。

【０１０５】一方、時刻“Ｔ＋２”では、第１段のメモ
リ回路５０₁の各記憶要素回路５１₁〜５１₄は、それぞ
れパスセレクト信号生成回路５２₀〜５２₃によって生成
されたパスセレクト信号５３₀〜５３₃にしたがって、状
態番号“０”〜“３”までの計４状態の中から１つを選
択する。そして、選択したデータを周波数が“ｆ₁／
２”［Ｈｚ］のクロック信号ＣＬＫ₂に同期して保持す
るとともに、次段の第３段のメモリ回路５０₃の各記憶
要素回路５１₅〜５１₈に供給する。

【０１０６】同時に、第２段のメモリ回路５０₂の各記
憶要素回路５４₁〜５４₄も同様に、それぞれパスセレク
ト信号生成回路５２₀〜５２₃によって生成されたパスセ
レクト信号５３₀〜５３₃にしたがって、状態番号“０”
〜“３”までの計４状態の中から１つを選択する。そし
て、選択したデータを周波数が“ｆ₁／２”［Ｈｚ］の
クロック信号ＣＬＫ₂に同期して保持するとともに、次
段の第４段のメモリ回路５０₄の各記憶要素回路５４₅〜
５４₈に供給する。

【０１０７】第３段のメモリ回路５０₃および第４段の
メモリ回路５０₄も同様に、それぞれパスセレクト信号
生成回路５２₀〜５２₃によって生成されたパスセレクト
信号５３₀〜５３₃にしたがって、状態番号“０”〜
“３”に対応する前段の記憶要素回路の出力データの中
から１つを選択する。そして、選択したデータを周波数
が“ｆ₁／２”［Ｈｚ］のクロック信号ＣＬＫ₂に同期し
て保持するとともに、次段のメモリ回路の各記憶要素回
路に供給する。これを第５９段目および第６０段目のメ
モリ回路の記憶要素回路まで、同様の選択出力動作を繰
り返す。

【０１０８】最終的に第５９段のメモリ回路５０₅₉の状
態番号“０”に対応する記憶要素回路５１₁₁₇の出力デ
ータ５５₀と、第６０段のメモリ回路５０₆₀の状態番号
“０”に対応する記憶要素回路５４₁₁₇の出力データ５
７₀とが、２−１ＳＥＬ５６₀によってクロック信号ＣＬ
Ｋ₂の１クロックごとに交互に選択される。このように
多重化出力された信号が、パスメモリ回路の状態番号
“０”の復号出力データ５９₀として出力される。

【０１０９】同様に、第５９段のメモリ回路５０₅₉の状
態番号“１”に対応する記憶要素回路５１₁₁₈の出力デ
ータ５５₁と、第６０段のメモリ回路５０₆₀の状態番号
“１”に対応する記憶要素回路５４₁₁₈の出力データ５
７₁とが、２−１ＳＥＬ５６₁によってクロック信号ＣＬ
Ｋ₂の１クロックごとに交互に選択される。このように
多重化出力された信号が、パスメモリ回路の状態番号
“１”の復号出力データ５９₁として出力される。第５
９段のメモリ回路５０₅₉の状態番号“２”に対応する記
憶要素回路５１₁₁₉の出力データ５５₂と、第６０段のメ
モリ回路５０₆₀の状態番号“２”に対応する記憶要素回
路５４₁₁₉の出力データ５７₂とが、２−１ＳＥＬ５６₂
によってクロック信号ＣＬＫ₂の１クロックごとに交互
に選択される。このように多重化出力された信号が、パ
スメモリ回路の状態番号“２”の復号出力データ５９₂
として出力される。第５９段のメモリ回路５０₅₉の状態
番号“３”に対応する記憶要素回路５１₁₂₀の出力デー
タ５５₃と、第６０段のメモリ回路５０₆₀の状態番号
“３”に対応する記憶要素回路５４₁₂₀の出力データ５
７₃とが、２−１ＳＥＬ５６₃によってクロック信号ＣＬ
Ｋ₂の１クロックごとに交互に選択される。このように
多重化出力された信号が、パスメモリ回路の状態番号
“３”の復号出力データ５９₃として出力される。

【０１１０】ここでは、拘束長ｋが“３”、パスメモリ
段数が“６０”の場合について説明したが、任意の拘束
長、パスメモリ段数のパスメモリ回路にも同様に適用す
ることができる。

【０１１１】このように本実施例におけるパスメモリ回
路は、各記憶要素回路同士の接続関係に着目して、状態
番号“ｊ−１”の出力データを保持する記憶要素回路４
０_(n _-1)j、４０_njは、状態番号“ｊ／４−１”、“ｊ／
４＋２^k-2−１”、“ｊ／４＋２^k-3−１”、“ｊ／４＋
２^k-2＋２^k-3−１”に対応する記憶要素回路の中から、
時刻“Ｔ＋２”における状態番号“ｊ−１”のパスセレ
クト信号ＰＳ１９_jと、時刻“Ｔ＋１”における状態番
号“ｊ／２−１”のパスセレクト信号ＰＳ１９_j/2およ
び状態番号“ｊ／２＋２^k-2−１”のパスセレクト信号
ＰＳ１９_j/2+2∧_(k-2)とから、直接選択出力するように
した。これにより、従来より周波数が半分のクロック信
号ＣＬＫ₂に同期させても、同様の復号データが得られ
る。

【０１１２】また、本実施例におけるパスメモリ回路
は、拘束長ｋ、深さＮ段の場合、クロック信号ＣＬＫ₂
に同期して動作するＦＦが“Ｎ×２^k-1”個、クロック
信号ＣＬＫ₁に同期して動作するＦＦが２^k個、４−１Ｓ
ＥＬが“Ｎ×２^k-1”個、２−１ＳＥＬが２^k個必要とな
る。これを従来のパスメモリ回路と比較すると、クロッ
ク信号ＣＬＫ₁に同期して動作するＦＦが“Ｎ×２^k-1”
個、２−１ＳＥＬが“Ｎ×２^k-1”個必要であったこと
から、回路規模としては大きくなる。一方、ＦＦの消費
電力はデータの遷移の頻度に比例して大きくなるため、
動作周波数に比例する。しかし、本実施例におけるパス
メモリ回路は、動作周波数を半分にすることができるた
め、上述した回路規模の増大による消費電力の増加分を
相殺するだけの低消費電力化を図ることができるように
なる。また、拘束長およびパスメモリ段数が大きいほ
ど、低消費電力化の効果が大きくなる。さらに、本実施
例によるパスメモリ回路は、図５に示したようなビタビ
復号回路の他の構成回路であるブランチメトリック計算
回路、ＡＣＳ回路およびメトリックメモリ回路の変更が
不要なため、低コストで、かつ少ない開発工数により、
低消費電力化を実現するビタビ復号回路を提供すること
ができる。その結果として、情報通信システムにおける
受信装置の消費電力を低減することができる。したがっ
て、例えば無線ＬＡＮ装置のように組み込まれた受信回
路に電力を供給する携帯型パーソナルコンピュータや携
帯型端末の電源の消費電力を減らすことができ、携帯型
装置に組み込まれるバッテリーの小型化や、長時間動作
を可能とする。

【０１１３】なお本実施例におけるパスメモリ回路は、
ディジタル論理回路により構成されるものとして説明し
たが、これに限定されるものではない。例えば、パスメ
モリ回路をソフトウェアにより構成している場合でも、
本実施例におけるパスメモリ回路の構成を適用すること
により、従来のビタビ復号の他の部分を変更することな
く、ビタビ復号を行うことができる。

【０１１４】

【発明の効果】以上説明したように請求項１記載の発明
によれば、従来のビタビ復号回路の生き残りパスを記憶
するパスメモリ回路と同数の保持手段を設けながら、動
作周波数を半分にして、同様の復号データを得ることが
できるため、処理能力を低下させることなく、消費電力
を低減化させることができる。さらに、周辺回路の変更
が不要なビタビ復号回路のパスメモリ回路を提供するこ
とができる。

【０１１５】また請求項２記載の発明によれば、クロッ
ク信号に同期して反転する出力信号を用いて、最終段の
記憶要素回路に保持されたデータを交互に選択出力させ
るようにしたので、装置の簡素化と、後段の回路に対し
て同期精度の優れた復号データを供給することができ
る。

【０１１６】さらに請求項３記載の発明によれば、保持
手段が多用される構成部分を相補型金属酸化膜半導体で
構成するようにしたので、データの遷移時に消費電力が
大きいＦＦなどの保持回路を用いた場合、動作周波数を
半分にすることによって消費電力もこれに比例してほぼ
半分にすることができる。

【０１１７】さらにまた請求項４記載の発明によれば、
請求項１記載の発明のパスメモリ回路を従来のビタビ復
号回路にそのまま適用することができるので、ビタビ復
号回路の他の構成回路であるブランチメトリック計算回
路、ＡＣＳ回路およびメトリックメモリ回路等の変更が
不要なため、低コストで、少ない開発工数により、低消
費電力化を実現するビタビ復号回路を提供することがで
きる。その結果として、情報通信システムにおける受信
装置の消費電力を低減することができる。したがって、
例えば無線ＬＡＮ装置のように組み込まれた受信回路に
電力を供給する携帯型パーソナルコンピュータや携帯型
端末の電源の消費電力を減らすことができ、携帯型装置
に組み込まれるバッテリーの小型化や、長時間動作を可
能とする。

【図面の簡単な説明】

【図１】本実施例におけるパスメモリ回路の原理的構成
を説明するための説明図である。

【図２】拘束長を３、パスメモリ段数を６０とした場合
の本実施例におけるパスメモリ回路の構成の概要を示す
ブロック図である。

【図３】本実施例におけるパスメモリ回路の奇数段メモ
リ部の構成要部を示すブロック図である。

【図４】本実施例におけるパスメモリ回路の偶数段メモ
リ部の構成要部を示すブロック図である。

【図５】ビタビ復号回路の構成の概要を示すブロック図
である。

【図６】ＡＣＳ回路の構成の概要を示すブロック図であ
る。

【図７】従来のパスメモリ回路の構成の概要を示すブロ
ック図である。

【図８】従来のパスメモリ回路を構成する記憶要素回路
の接続関係を示す説明図である。

【図９】従来のパスメモリ回路で、任意の時刻“Ｔ＋
２”における記憶要素回路に記憶されているデータが、
時刻“Ｔ＋１”および時刻Ｔにおいて、どの記憶要素回
路に記憶されていたかを示す説明図である。

【符号の説明】

１９_j 状態番号“ｊ−１”のパスセレクト信号１９_j/2 状態番号“ｊ／２−１”のパスセレクト信号１９_{j/2+2∧(k-2)} 状態番号“ｊ／２＋２^k-2−１”の
パスセレクト信号４０_(n-1)j、４０_nj 第ｎ段のメモリ回路の状態番号
“ｊ−１”の記憶要素回路４０_(n-3)(j/4)、４０_(n-2)(j/4) 第（ｎ−１）段のメ
モリ回路の状態番号“ｊ／４−１”の記憶要素回路４０_{(n-3)(j/4+2∧(k-3))}、４０_{(n-2)(j/4+2∧(k-3))}
第（ｎ−１）段のメモリ回路の状態番号“ｊ／４＋２
^k-3−１”の記憶要素回路４０_{(n-3)(j/4+2∧(k-2))}、４０_{(n-2)(j/4+2∧(k-2))}
第（ｎ−１）段のメモリ回路の状態番号“ｊ／４＋２
^k-2−１”の記憶要素回路４０_{(n-3)(j/4+2∧(k-2)+2∧(k-3))}、４０
_{(n-2)(j/4+2∧(k-2)+2∧(k-3))} 第（ｎ−１）段のメモ
リ回路の状態番号“ｊ／４＋２^k-2＋２^k-3−１”の記憶
要素回路４１_(n-1)j、４１_nj ４−１ＳＥＬ４２_(n-1)j、４２_nj、４５ｊ、４６ｊＦＦ４３ｊ状態“ｊ”のパスセレクト信号生成回路４４ｊパスセレクト信号４７ｊ２−１ＳＥＬ

Claims

(57)【特許請求の範囲】

【請求項１】拘束長ｋによって定められる複数の状態
ごとに第（ｍ−１）段（ｍは２以上の自然数）の第（ｊ
／４）の状態（ｊは２^k-1以下の自然数。ただし、除算
結果は小数点切り上げとする。）、第（ｊ／４＋
２^k-2）の状態、第（ｊ／４＋２^k-3）の状態および第
（ｊ／４＋２^k-2＋２^k-3）の状態それぞれの記憶要素回
路によって保持されたデータのうちから１つのデータを
所定の選択信号にしたがって択一的に選択する選択手段
と、この選択手段によって選択されたデータを所定のク
ロック信号に同期して保持する保持手段とを備える第ｍ
段の第ｊの状態の記憶要素回路が互いに複数接続された
第１および第２のメモリ回路と、これら第１および第２のメモリ回路の最終段の記憶要素
回路に前記状態ごとに保持されたデータを交互に選択出
力する交互選択出力手段と、前記クロック信号の半分の周期を単位とした１時刻前の
第（ｊ／２）および第（ｊ／２＋２^k-2）の状態のパス
セレクト信号を保持する第１および第２の保持手段と、現時刻における第ｊの状態のパスセレクト信号に応じて
これら第１および第２の保持手段に保持されたデータの
うちいずれか一方を選択して前記選択信号を生成する選
択信号生成手段とを具備することを特徴とするパスメモ
リ回路。
【請求項２】前記所定のクロック信号に同期して出力
信号を反転する反転出力手段を備え、前記交互選択出力
手段はこの反転出力手段によって反転された出力信号に
基づいて前記状態ごとに保持されたデータを交互に選択
出力することを特徴とする請求項１記載のパスメモリ回
路。
【請求項３】少なくとも前記第１および第２のメモリ
回路と、前記第１および第２の保持回路は、相補型金属
酸化膜半導体によって構成されていることを特徴とする
請求項１または請求項２記載のパスメモリ回路。
【請求項４】受信データと想定される送信データとの
ハミング距離に対応したブランチメトリック値を生成す
るブランチメトリック値生成手段と、このブランチメトリック値生成手段によって生成された
ブランチメトリック値と第１のブランチメトリック値に
第２のブランチメトリック値を生成し、これに基づいて
拘束長によって定まる状態ごとに生き残りパスを選択す
るパスセレクト信号を生成するパスセレクト信号生成手
段と、前記パスセレクト信号生成手段によって生成された第２
のブランチメトリック値を一旦保持し、前記第１のブラ
ンチメトリック値として前記パスセレクト信号生成手段
に供給するブランチメトリック値記憶手段と、拘束長ｋによって定められる複数の状態ごとに第（ｍ−
１）段（ｍは２以上の自然数）の第（ｊ／４）の状態
（ｊは２^k-1以下の自然数。ただし、除算結果は小数点
切り上げとする。）、第（ｊ／４＋２^k-2）の状態、第
（ｊ／４＋２^k-3）の状態および第（ｊ／４＋２^k-2＋２
^k-3）の状態それぞれの記憶要素回路によって保持され
たデータのうちから１つのデータを所定の選択信号にし
たがって択一的に選択する選択手段と、この選択手段に
よって選択されたデータを所定のクロック信号に同期し
て保持する保持手段とを備える第ｍ段の第ｊの状態の記
憶要素回路が互いに複数接続された第１および第２のメ
モリ回路と、これら第１および第２のメモリ回路の最終段の記憶要素
回路に前記状態ごとに保持されたデータを交互に選択出
力する交互選択出力手段と、前記クロック信号の半分の周期を単位とした１時刻前の
第（ｊ／２）および第（ｊ／２＋２^k-2）の状態のパス
セレクト信号を保持する第１および第２の保持手段と、現時刻における第ｊの状態のパスセレクト信号に応じて
これら第１および第２の保持手段に保持されたデータの
うちいずれか一方を選択して前記選択信号を生成する選
択信号生成手段とを具備することを特徴とするビタビ復
号回路。