JP2003530753A - 高速ａｃｓビタビデコーダの実行のためにメモリ内の状態の距離を効率的に読出して記憶するための方法および装置 - Google Patents

高速ａｃｓビタビデコーダの実行のためにメモリ内の状態の距離を効率的に読出して記憶するための方法および装置

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Abstract

(57)【要約】 本発明は、メモリ内の状態の距離を効率的に読出して記憶し、高速度ＡＣＳビタビデコーダの実行を向上するための方法および装置を記載している。この方法は、プロセスサイクル中にソース状態の距離のアドレス位置を判断するアドレス指定方式を適用することを含む。ソース状態の距離は、プロセスサイクル中にアドレス位置から読出され、ビタビアルゴリズム構成の加算−比較−選択のバタフライ演算へ適用され、目標状態の距離を生成する。次にこの方法では、ソース状態の距離によってこれまで占められていたアドレス位置へ各目標状態の距離を記憶する。この方法はさらに、プロセスサイクルにしたがってインクリメントされて循環されるプロセスサイクルカウンタに基づいて、ソース状態の距離のアドレス位置を判断するアドレス指定方式を提供する。この方法はさらに、所定の関数を採用して、ソース状態の距離のアドレス位置を判断するアドレス指定方式を提供する。

Description

【発明の詳細な説明】
【０００１】 発明の背景 発明の分野 本発明は、概ね、ビタビアルゴリズム（Viterbi algorithm）の応用に関する
。とくに、本発明は、ビタビを実現するときの高速の加算−比較−選択（Add-Co
mpare-Select, ACS）のバタフライ演算の実行を向上するために、状態の距離を
記憶して検索するための斬新な方法および装置に関する。
【０００２】 関連技術の記載 ビタビアルゴリズムは、畳込みをしてコード化された信号をデコードするため
の方法として、１９６７年に最初に採用された。その採用以来、ビタビアルゴリ
ズムは、データ通信、データ記録、ディジタル信号処理の分野において広く受け
入れられてきた。ビタビアルゴリズムは種々のディジタル推定の応用、例えば記
憶媒体へのエラーの記憶を低減すること、符号間干渉を取除くこと、並びに文字
およびテキスト認識の向上にうまく使用されてきた。
【０００３】 したがって、ビタビアルゴリズムは、畳込みをしてコード化されたデータにつ
いて誤り訂正をしてデコードするための第一位の方法となった。このような応用
では、ビタビアルゴリズムは、一連の測定（observation）に基づいて、最小の
誤り距離（metric）をもつパスを判断し、全ての可能なエンコーダの状態の特徴
を示すトレリス（trellis）をトラバースする。この“最短のパス”に沿う一連
の状態は、畳込みエンコーダによって生成される確率の最も高い順列に対応して
いる。
【０００４】 図１ａは、一般的な畳込みエンコーダを示している。この畳込みエンコーダ10
0は、８ビットのタップ付きシフトレジスタ110と１対の排他的論理和形の加算器
120とを含み、１対の排他的ＯＲ形の加算器120は一連のビットを入力ビット流Ｕ
（Ｄ）105から出力コード符号Ｃ０（Ｄ）、Ｃ１（Ｄ）の対のシーケンス125へ変
換する。とくに、図１ａはレート１／２のコードの例を示しており、レート１／
２のコードは、入力ビット流Ｕ（Ｄ）105から入力された各ビットごとに、１組
の２つの出力コード化符号Ｃ０（Ｄ）、Ｃ１（Ｄ）を生成する。特定のコードレ
ート、および図示された畳込みエンコーダ100の構成は単なる例であり、本発明
の種々の実施形態の処理および技術的範囲を全く制限していないことに注意すべ
きである。したがって別途記載するように、異なるコードレート、例えば１／３
または３／４のコードレートを本発明の実施形態に関連付けて使用してもよい。
【０００５】
【表７】
【０００６】 エンコーダ100の拘束長Ｋは、シフトレジスタ110内の遅延要素の数よりも１つ
多い。例えば、エンコーダ100において、拘束長Ｋは９に等しい。エンコーダ100
へ入力された入力ビット流Ｕ（Ｄ）105の各データビットにおいて、シーケンス1
25の出力コード符号の対Ｃ０（Ｄ）、Ｃ１（Ｄ）は入力ビットおよび前のＫ−１
の入力ビットに依存する。したがって、エンコーダ100は、２Ｋ−１の可能なエ
ンコーダ状態にまたがることができる出力コード符号の対を生成する。
【０００７】 次に、一般的な通信システムでは、シーケンス125の出力コード符号の対Ｃ０
（Ｄ）、Ｃ１（Ｄ）は変調され、ノイズのあるチャンネル（図示されていない）
を通して送られる。最後にデコーダは、ノイズのある畳込みをしてコード化され
たデータ流を受信して、ビタビアルゴリズムを採用し、ビタビアルゴリズムは、
畳込みコードの特性を利用して、最終的に入力ビット流Ｕ（Ｄ）105を判断する
。
【０００８】 畳込みコードの１つの長所は、高反復性の構造であることであり、したがって
これは対称コードツリーを与える。このような対称性により、最尤のパスを位置
付ける際に評価する必要のある状態数が低減する。さらに加えて、このような対
称コードをデコーディングするときは、２５６の可能なエンコーダの状態の各々
へ通じている最尤のローカルなパスのみが対象とされる。ある状態を通る最尤の
全体的なパスは、その状態を通る最尤のローカルなパスを必ず含まなければなら
ないので、他の全てのパスをさらに検討する必要はない。（ビタビアルゴリズム
の幾つかの応用では、何れのローカルなパスが最尤であるかに関する決定は、次
の状態に関係する情報が使用可能になってから行われることに注意すべきである
）。
【０００９】 ビタビデコーダはこれらのコード特性に依存して、制限された組の状態遷移を
もつ有限の状態機械として機能する。デコーダは、２Ｋ−１の可能なエンコーダ
状態の各々を仮定し、エンコーダがこれらの状態の各々から、次の組の２Ｋ−１ の可能なエンコーダ状態の各々へ遷移される確率を判断する。この場合に、遷移
の確率は、受信したノイズのある畳込みをしてコード化されたデータ流から得ら
れた測定に基づいている。
【００１０】 各状態遷移の確率は、距離（metric）と呼ばれる量によって表現され、これは
その状態遷移と、入力データ流内のその点において実際に測定されたものとの間
の（例えば、コード空間における）ディスタンス（distance）を表わす。このデ
ィスタンスは、特定の応用に依存して、例えば、ハミング距離（Hamming distan
ce）、ユークリッド距離(Euclidean distance)、または確率値の負の対数として
表わすことができる。距離がより短くなると、発生する確率がより高くなること
は明らかである。距離には２つのタイプ、すなわち状態の距離および分岐の距離
がある。状態の距離は、送られたコード符号の組が特定の状態を通ったという相
対的確率を表わしている。分岐の距離は、（ソース状態が正しいと仮定して）特
定のソース状態から特定の目標状態へ遷移が送られたという条件付き確率を表わ
している。
【００１１】 図１ｂに示したように、ビタビアルゴリズムは加算−比較−選択（Add-Compar
e-Select, ACS）のユニット150を採用することによって効率的に実行される。Ａ
ＣＳのユニット150は目標状態の距離の値を計算し、さらにＡＣＳのバタフライ
演算によってソース状態と目標状態との間の関係性を特徴付ける。図２は、単一
のＡＣＳのバタフライ演算155を示しており、ＡＣＳのバタフライ演算155は、エ
ンコーダ100内の２つの特定の隣合うソース状態において発生する唯一の可能な
状態遷移を評価する。唯一の可能な状態遷移であるという制限は、エンコーダ10
0の状態が所与の時間に１ビットだけ右へけた送りされたエンコーダの前の状態
であるという事実のためでもある。次の（右へけた送りされた）情報ビットは、
ソース状態から何れの遷移が行われたかを判断し、目標状態の最上位のビット（
most significant bit, MSB）として現れることになる。二値データ流では、ソ
ース状態が遷移できる可能な目標状態は２つだけある。したがって、図２に示さ
れているように、エンコーダ100は、ビット流Ｕ（Ｄ）105の入力データビットの
値に依存して、ソース状態“ｘ０”から目標状態“０ｘ”または“１ｘ”、ある
いはソース状態“ｘ１”から目標状態“０ｘ”または“１ｘ”のみへ遷移するこ
とができる。図２および他の図において、表記“ｘ０”および“ｘ１”は、ソー
ス状態の最下位のビット（least significant bit, LSB）がそれぞれ“０”およ
び“１”であり、一方で上位のビットが“ｘ”によって表わされていることを示
しており、表記“０ｘ”および“１ｘ”は、目標状態のＭＳＢがそれぞれ“０”
または“１”であり、一方で下位のビットが“ｘ”によって表わされていること
を示している。項“ｘ”は、それがソース状態または目標状態の番号に含まれて
いても、いなくても、同じ値（例えば、７-ビット値）を表わす。
【００１２】
【表８】
【００１３】
【表９】
【００１４】 ２つの目標状態の各々について、ＡＣＳ150はソース状態の距離の対と、その
目標状態へ導く分岐の距離の対との和を“比較（compare）”する。各目標状態
への最尤の遷移は、最小の距離の和によって表わされ、次にＡＣＳ150によって
“選択(select)”され、その目標状態へ目標状態の距離ｔｍ０ｘ、ｔｍ１ｘとし
て割り当てられる。
【００１５】
【表１０】
【００１６】 関係する技術の記載を容易にするために、ｎの受信した符号の２つの連続する
組に対してＡＣＳのバタフライ演算を行なうことによって、（Ｋ−１）のエンコ
ーダの状態の２つの完全な（かつ連続する）レベルに対して新しい目標状態の距
離を計算するのに必要なクロックサイクル数としてプロセスサイクルを定めるこ
とにする。例えば、図２に示したように、単一のＡＣＳのビタビバタフライ155
をもつビタビデコーダは、通常は、クロックサイクルごとに２つの目標状態を生
成し、したがって受信コード符号ごとに１２８のクロックサイクルを要求して、
エンコーダ100の２５６の全ての状態（すなわち、１つの完全なレベル）に対し
てＡＣＳの演算を行なう。したがって、このようなデコーダにおけるプロセスサ
イクルは、２５６のクロックサイクルとして定められる。処理速度を高めるため
に、多数のＡＣＳのバタフライ155を採用しているＡＣＳのバタフライアレイ構
造を使用して、プロセスサイクル当りのクロックサイクル数を低減する。
【００１７】 このようなアーキテクチャの1つの例は、図３に示した２×２のＡＣＳのバタ
フライアレイ300であり、これは２つの連続する受信コード符号を処理し、処理
速度を向上する。既に記載したように、ＡＣＳのバタフライ155は、２つのソー
ス状態（例えば、状態ｘ０およびｘ１）を読出し、２つの目標状態（例えば、０
ｘおよびｘ１）を計算する。拘束長Ｋ＝９をもつエンコーダ100において、ｘは
７ビットのプレースホールダー（すなわち、ｘ＝[ｘ６，ｘ５，ｘ４，ｘ３，ｘ
２，ｘ１，ｘ０]）を表わし、１２８のクロックサイクルの期間において０から
１２７へインクリメントされる。例えばｘ＝０００００００であるとき、２×２
のＡＣＳのバタフライアレイ300は、メモリ（例えば、状態ＲＡＭ145）から、１
ブロックの４つのソース状態＝００００ ００００，００００ ０００１， ０
０００ ００１０，および００００ ００１１を（すなわち、００（Ｈ），０１
（Ｈ），０２（Ｈ），および０３（Ｈ）、なおラベル（Ｈ）は１６進数を示して
いる）読出す。２×２のＡＣＳのバタフライアレイ300は、対応するブロックの
４つの目標状態＝００００ ００００，１０００ ００００，０１００ ０００
０，１１００ ００００（すなわち、００（Ｈ），８０（Ｈ），４０（Ｈ），お
よびＣＯ（Ｈ））を計算し、それらをメモリに書込む。出力ブロックにおける目
標状態の少なくとも幾つか（例えば、００（Ｈ），８０（Ｈ），０１（Ｈ），お
よび８１（Ｈ））は、入力ブロックにおけるソース状態（例えば、００（Ｈ），
０１（Ｈ），０２（Ｈ），および０３（Ｈ））とは異なるエンコーダの状態を表
わしているので、目標状態の出力ブロックは、（例えば、状態ＲＡＭ145内の）
異なるメモリ位置へ記憶される。このやり方では、バタフライアレイ300は、６
４のクロックサイクルにおいて（Ｋ＝９について）１つのプロセスサイクルを完
了する。
【００１８】 別の例として、図４ａおよび４ｂに示した４×２のＡＣＳのバタフライアレイ
400があり、これは1999年10月21日に出願された米国特許出願第09/422,920号（
“High-Speed ACS for Viterbi Decoder Implementations”）に記載されていて
、これは本発明の譲受人に譲渡され、ここでは参考文献として取り上げている。
４×２のＡＣＳのバタフライアレイ400は、２つの組の４つのＡＣＳのバタフラ
イ155のユニットを並行して実行することによって処理距離を８倍に高めている
。各クロックサイクル中に、アレイ400の第１段では、１つのブロックの８つの
ソース状態を読出し、１組のｎの受信コード符号の対応するブロックの８つの中
間の目標状態の距離を計算する。パラメータＸは、図４ａではソース状態および
目標状態の一部として含まれていて、４ビットのプレースホールダ（すなわち、
Ｘ＝[Ｘ３，Ｘ２，Ｘ１，Ｘ０]）を表わしており、１６のクロックサイクルの期
間において０から１５へインクリメントされる。中間の目標状態は再び配置され
、アレイ400の第２段へ（ソース状態として）供給され、対応するブロックの８
つの目標状態の距離は、次の組のｎの受信コード符号について計算される。した
がって、バタフライアレイ400は、３２のみのクロックサイクルにおいてＫ＝９
について、２組のｎの受信コード符号（すなわち、１プロセスサイクル）に対し
て完全な組の目標状態の距離を計算することができる。
【００１９】 さらに別の例のアーキテクチャには、図５ａおよび５ｂに示した変更形の８×
１のＡＣＳのバタフライアレイ500があり、これも参考文献として取り上げた上
述の米国特許出願第09/422,920号に記載されている。アレイ500も８つの並列の
ＡＣＳのバタフライユニット155を並行して実行することによって、処理速度を
８倍に高めていることが好ましい。１組のｎの受信コード符号において、８×１
のバタフライアレイ500は全ての８つのバタフライユニット155を使用して、１ブ
ロックの１６のソース状態を読出し、１クロックサイクルにおいて（４ビットの
カウンタＸによって識別される）対応するブロックの１６の目標状態の距離を計
算する。次のクロックサイクル中は、バタフライアレイ500は計算された目標状
態を、次の組のｎの受信コード符号に対するソース状態として使用する。したが
って、８×１のバタフライアレイ500は、２つの受信コード符号について、３２
のクロックサイクルにおけるエンコーダ100の２５６の全ての可能な状態につい
て目標状態の距離を計算する。
【００２０】 通常は、上述のＡＣＳのアーキテクチャは、状態ＲＡＭを２つの別々の領域へ
分割することを要求する。ソース状態は１つの領域から読出され、一方で目標状
態は第２の領域へ書込まれる。ソース状態が（例えば、各プロセスサイクルの後
で）消費されているとき、メモリ領域の役割はスイッチされる（すなわち、既に
書き込まれた目標状態が読出され、既に読出されたソース状態が上書きされる）
。２５６の全ての目標状態が計算されるまで、この二重緩衝の処理が続けられる
。二重緩衝は、（例えば、チップ領域について）浪費的であるが、出力ブロック
において生成された目標状態の少なくとも一部は、それらを生成するのに消費さ
れたソース状態とは異なるエンコーダの状態に対応するので、この技術が使用さ
れてきた。
【００２１】 1998年8月4日に出願された米国特許出願第09/129,021号（“Single RAM Add-C
ompare-Select Unit for Serial Viterbi Decoder”）には、二重緩衝の必要を
無くすための技術が提案されており、なお米国特許出願第09/129,021号は本出願
の譲受人に譲渡され、ここでは参考文献として取り上げている。この提案された
技術では、各ソース状態を読出すためのアドレスを判断する斬新なアドレス指定
方式を用意することによって、二重緩衝を克服することを試みている。この技術
では、モジューロＮのＡＣＳのサイクルカウンタ（なお、Ｎは特定の構造に依存
する）は、１つの完全な組の２Ｋ−１のソース状態を処理するたびにインクリメ
ントされる。各ソース状態ごとにメモリの読出しアドレスを得るために、アドレ
ス指定方式では処理されるソース状態の番号を循環し（rotate）、なお循環する
ビット数はモジューロＮのＡＣＳサイクルカウンタの値によって示され、各ソー
ス状態の番号は０ないし２Ｋ−１の範囲内である。例えば、第１のＡＣＳサイク
ルの間、循環は行われない。第２のＡＣＳサイクルの間は、各ソース状態ごとの
読出しアドレスは、状態番号を１だけ循環することによって得られる。第３のＡ
ＣＳサイクルの間は、状態番号を２だけ循環して、各ソース状態ごとに読出しア
ドレスを得る。各後続のＡＣＳサイクルでは、ＡＣＳのサイクルカウントが、パ
ターンの繰返し点であるＮ−１に到達するまで、カウンタは連続的に１だけイン
クリメントされる。
【００２２】 並列のＡＣＳのバタフライ構造では、１度にメモリから読出される（および書
込まれる）状態数を最大にすることが望ましい。さらに加えて、メモリの利用を
最適化するために、計算された目標状態を、消費したソース状態に対応する同じ
メモリ位置（すなわち、読出しアドレス）へ書込むことも望ましい。しかしなが
ら、これを効率的に行なうには、多数のクロックサイクルにおいて書込み処理を
、適切な番号の隣接する目標状態が計算されるまで、遅延することが必要である
。したがって、連続する番号の目標状態が計算されるまで、計算される目標状態
はパイプラインレジスタ内に一時的に記憶され、そのときに連続する目標状態は
、連続するアドレスをもつメモリ位置へ書込まれる。このように実行することに
より二重緩衝が避けられるが、計算される目標状態の数が増加するのにしたがっ
て、それらが要求するパイプラインレジスタの数が増加することに注意すべきで
ある。パイプラインレジスタが増加するのにしたがって、回路の複雑性を増し、
回路領域を増し、電力の使用が非効率的になる。バタフライ演算の実行を向上す
るのに必要とされるパイプラインレジスタの数は、（例えば、上述の２×２およ
び４×２の構成のような）並列のＡＣＳのバタフライ155を採用するＡＣＳのバ
タフライ構造によってさらに増加する。
【００２３】 したがって、高速ＡＣＳバタフライ演算の実行を向上するように、単一のメモ
リ内に状態を位置付けて記憶することができる方法および装置が必要とされてい
る。
【００２４】 発明の概要 本発明の原理に一致した方法および装置は、高速ＡＣＳバタフライ演算の実行
を向上するように、単一のメモリ内に状態を位置付けて記憶することができる方
法および装置を提供することによって、上述で識別した必要に対処している。
【００２５】 したがって、例示的な実施形態において、本発明は、プロセスサイクル中にソ
ース状態の距離のアドレス位置を判断するアドレス指定方式の応用を含む。ソー
ス状態の距離は、プロセスサイクル中にアドレス位置から読出され、ビタビアル
ゴリズムを実行する加算−比較−選択のバタフライ演算に適用され、目標状態の
距離を生成する。次にこの方法では、読出されたソース状態の距離によってこれ
まで占められていたアドレス位置へ、目標状態の距離を記憶する。この方法は、
プロセスサイクルにしたがってインクリメントされ循環されるプロセスサイクル
カウンタに基づいて、ソース状態の距離のアドレス位置を判断するアドレス指定
方式も提供する。この方法は、ソース状態の距離のアドレス位置を判断する所定
の機能を採用するアドレス指定方式も提供する。
【００２６】 図面の簡単な説明 本明細書の一部に取り入れられ、構成している添付の図面は、本発明の実施形
態を示しており、本発明の記述と一緒に、本発明の目的、長所、および原理を説
明している。
【００２７】 好ましい実施形態の詳細な説明 本発明の次の詳細な記述は、本発明に整合する好ましい実施形態を示す添付の
図面を参照している。他の実施形態も可能であり、本発明の意図および技術的範
囲から逸脱することなく、実施形態を変更してもよい。したがって、次の詳細な
記述は、本発明を制限することを意図していない。むしろ本発明の技術的範囲は
、本発明の特許請求項によって規定される。
【００２８】 別途記載するように、本発明は、図に示した構成要素におけるソフトウエア、
ファームウエア、およびハードウエアの多くの異なる実施形態において実行され
ている。本発明を実行するのに使用される実際のソフトウエアコードまたは指定
された制御ハードウエアは、本発明を制限していない。したがって、本明細書は
、この技術において普通の技能をもつ者がソフトウエアを設計し、ハードウエア
を制御して、本発明の好ましい実施形態を実行できるように記載されているので
、本発明の動作および振舞いは、実際のソフトウエアコードまたは指定されたハ
ードウエア構成要素をとくに参照せずに記載されている。
【００２９】 図６は、本発明の実施形態にしたがって構成されて動作するプロセスを示す高
レベルのフローチャートである。このようなプロセスは、記憶デバイス、例えば
コンピュータシステムの（不揮発性）メモリ、光ディスク、磁気テープ、または
磁気ディスク内に記憶されている。さらに、このようなプロセスは、コンピュー
タシステムが製造されるときにプログラムされるか、または後でコンピュータ読
出し媒体を介してプログラムされる。このような媒体には、記憶デバイスに関し
て既に記載した形態の何れか、さらに加えて、例えば変調または操作された搬送
波を含むことができ、このような搬送波はコンピュータ、マイクロプロセッサ、
ディジタル信号プロセッサ、または論理素子の他のアレイが読出す、復調／デコ
ードする、および／または実行する命令を構成している機械読出し可能コードを
伝達する。
【００３０】 図６のプロセスをサポートするのに使用される状態ＲＡＭは複数のバンクへ分
割され、各バンクは複数のメモリ位置を含み、各メモリ位置は複数の状態に適応
している。使用されるバンク数は、所望のアーキテクチャ、速度、およびパイプ
ラインレジスタの数に依存する。さらに加えて、各メモリ位置内に記憶される状
態数が増加するほど、必要なパイプラインレジスタの数が増加する。メモリを複
数のバンクに分割することによって、必要なパイプラインレジスタの数が低減し
、パイプラインレジスタの遅延が低減することになる。このような構成では、よ
り複雑なアドレス生成論理を犠牲にして、より少ない数のレジスタで、より迅速
に目標状態を書込むことができる。
【００３１】 上述の４×２のＡＣＳのバタフライアレイ400のような、１つの例示的な構成
では、状態ＲＡＭは２つのバンク（例えば、バンク０およびバンク１）へ分割さ
れ、各バンクは３２の部分をもち、各部分は４つの状態を記憶する（図７参照）
。各バンク内の３２の部分の各々は、ユニークな６ビットのアドレス（例えば、
ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）によって識別され、ＬＳＢ（すなわち、
ｂ０）はバンク選択パラメータとして働き、上位の５ビット（すなわち、ｂ５，
ｂ４，ｂ３，ｂ２，ｂ１）は、選択されたバンク内の部分のアドレスを指定する
。この特定の例では、記憶された状態レベルｍ０ないしｍ７は、図４ｂのソース
状態ラベル００（Ｈ）ないし０７（Ｈ）にそれぞれ対応するか、または別の対応
が使用されることもある。各バンク内の３２の部分の各々は、両バンクの２５６
の状態の全てを記憶するために、２５６の可能な状態の中の４つを記憶する。
【００３２】 上述の８×１のＡＣＳのバタフライアレイ500のような、１つの例示的な構成
では、状態ＲＡＭは、ここでも２つのバンクへ分割され、各バンクは１６の部分
をもち、各部分は８つの状態を記憶する（図８参照）。各バンク内の１６の部分
の各々は、ユニークな５ビットのアドレス（例えば、ｂ４，ｂ３，ｂ２，ｂ１，
ｂ０）によって識別され、ＬＳＢ（すなわち、ｂ０）はバンク選択パラメータと
して働き、上位の４ビット（すなわち、ｂ４，ｂ３，ｂ２，ｂ１）は、選択され
たバンク内の部分のアドレスを指定する。この特定の例では、記憶された状態ラ
ベルｍ０ないしｍ１５は、図５ｂのソース状態ラベル００（Ｈ）ないし０Ｆ（Ｈ
）に対応するか、または別の対応が使用されることもある。各バンク内の１６の
部分の各々は、両バンクの２５６の状態の全てを記憶するために、２５６の可能
な状態の中の８つを記憶する。
【００３３】 ブロックＢ６１０、Ｂ６１５、およびＢ６６０に示されているように、プロセ
スは、所望の数のプロセスサイクルが完了するまで実行される。ブロックＢ６１
７に示されているように、プロセスサイクル内のソース状態の各ブロックごとに
、ブロックＢ６２０ないしＢ６５０のタスクが（例えば、ループ方式またはパイ
プライン方式で）実行される。
【００３４】 ブロックＢ６２０では、状態ＲＡＭ内のソース状態の各ブロックの読出しアド
レスを判断するアドレス指定方式が適用される。別途記載されるように、バタフ
ライのＡＣＳの演算を介して、消費されたソース状態によってこれまで占められ
ていたメモリ位置へ、計算された目標状態を記憶することによって、緩衝要件が
低減される。状態ＲＡＭ内に記憶されたソース状態が一度消費された値をもつと
、その状態は、次のプロセスサイクルまでは、読出しのために再び訪れないので
、この演算は許容可能である。
【００３５】 しかしながら、このような演算を実行するために、１ブロック当りの状態数を
法とするブロック内で、かつ二値ラベルｃｉないしｃ１によって指示された（ｉ
は量（[（ソース状態数）／（１ブロック当りの状態数）]）について２を基数と
する対数である）ソース状態の１つのソース状態のブロック番号（０ないし２Ｋ −１ の範囲内の数として規定される）にしたがってソース状態を状態ＲＡＭから
読出すことは望ましくないことに注意すべきである。さらに加えて、複数の分割
されたバンクの各々の中の同じ相対的な位置からソース状態のブロックの各部分
を読出すことも望ましくない。別途記載するように、ソース状態のブロックの読
出しアドレスは、対応する生成された目標状態ブロックをブロック番号にしたが
って状態ＲＡＭ内に（例えば、順次に）記憶するようなやり方で判断される。（
その代わりに、本発明の実施形態の異なる構成では、目標状態のブロックの書込
みアドレスは（例えば、順次に）ブロック番号にしたがってソース状態ブロック
を読出すようなやり方で判断することもできる）。
【００３６】 １つの例示的な構成では、ソース状態のブロックの読出しアドレスは、モジュ
ーロＮのサイクルカウンタ（なお、Ｎは特定のアーキテクチャに依存する）にし
たがって、ブロック番号を循環することによって判断される。２Ｋ−１のソース
状態の完全な組が処理されるたびに、モジューロＮのＡＣＳサイクルカウンタが
インクリメントされる。このアドレス指定方式では、処理されるソース状態の各
ブロックに対するブロック番号をＡＣＳサイクルのカウントにしたがって循環し
て、そのブロックの読出しアドレスを求める。例えば、並列のＡＣＳのバタフラ
イアレイ400および500では、モジューロＮのカウンタは、各プロセスサイクルご
とに２だけインクリメントされる。
【００３７】 別の例示的な構成では、各ソース状態のブロック部分の読出しアドレスは、ソ
ース状態のブロック部分の番号およびプロセスサイクル数の所定の読出し関数ｆ
を適用することによって部分的に判断される。
【００３８】
【数１】
【００３９】 ソース状態のブロック部分の番号は、二値ラベルｃｉないしｃ０によって指定
され、１ブロック部分当りの状態数を法とするブロック部分内では、ソース状態
の1つの（０ないし２Ｋ−１の範囲内の）数として規定される。例えば状態ＲＡ
Ｍが２つのバンクに分割される場合に、ブロック部分の数は、ブロック数にｃ０ を右側に連結した数になる。特定のソース状態のブロック部分の読出しアドレス
は、ソース状態のブロックの読出しアドレス（すなわち、関数ｆによって生成さ
れたアドレス）と、その部分がバンク０から読出されるか、またはバンク１から
読出されるかを示すバンク選択パラメータｃ０とを組合せて定められる。
【００４０】 関数ｆは、特定のバタフライアレイ構成に依存し、プロセスサイクル数、ソー
ス状態のブロック部分の数（すなわち、ソース状態のブロック数およびラベルｃ０ ）、並びに循環を使用して、ソース状態のブロック部分の読出しアドレスを計
算する。とくに、関数ｆは、指定されたプロセスサイクル中に、バンク選択パラ
メータとブロック番号内の一定のビット値との排他的論理和（exclusive-or, XO
R）の演算を実行し、プロセスサイクル数が進行するときに、ブロック番号を左
へ循環することによって、ソース状態のブロック部分の読出しアドレスを生成す
る。
【００４１】 例えば、変更形の８×１のＡＣＳバタフライアレイ500について、１つの可能
な状態のブロック部分の読出しアドレスの関数ｆは、テーブル１−Ａに示した。
テーブル１−Ａに示されているように、５ビットのブロック部分の番号ｃ４ない
しｃ０およびプロセスサイクル数が与えられるとき、関数ｆは、４ビットのブロ
ック読出しアドレスｂ３ないしｂ０を判断する。変更形の８×１のＡＣＳのバタ
フライアレイ500では、１６のソース状態の全て、すなわち各バンクから１つの
８つの状態部分を読出す。テーブル１−Ａに示されているように、プロセスサイ
クル＃０において、ソース状態は各バンク内の位置ｂ３，ｂ２，ｂ１，ｂ０＝ｃ４ ，ｃ３，ｃ２，ｃ１から読出される。プロセスサイクル＃１では、ブロック番
号は左へ２回循環され、ブロックｃ０＝１の１つの部分において、その部分がバ
ンク１から読出されるとき、およびブロックｃ０＝０の他の部分において、その
部分がバンク０（内の恐らく異なるアドレス）から読出されるとき、読出しアド
レスはｂ３，ｂ２，ｂ１，ｂ０＝ｃ２，ｃ１，（ｃ４ ＸＯＲ ｃ０），ｃ３であ
る。したがって、モジューロＮの剰余がないサイクル数では、２つのブロック部
分が各バンク内の同じ位置から読出され、一方でモジューロ４の剰余をもつサイ
クル数では、２つのブロック部分が各バンク内の異なる位置から読出される。こ
の構成では、ラベルｃ０はバンク選択パラメータとして働くことに注意すべきで
ある。
【００４２】 テーブル１−Ｂは、この特定の形態の読出し関数ｆに基づいて、各プロセスサ
イクル中にブロック部分を読出すパターンを示している（各セル内の１６進数は
、表の左側の列のブロック部分の番号によってアドレス指定される部分の第１の
状態に対応し、ブロック部分の番号はｂ３ないしｂ０とｃ０とを連結している）
。このテーブル１Ｂから分かるように、開始のブロック部分のアドレスは、４プ
ロセスサイクル（すなわち、Ｎ＝４）の後で再び訪ずれる。
【００４３】
【表１１】
【００４４】
【表１２】
【００４５】 さらに説明することによって、図９ａおよび９ｂは、（図８に示したように分
割された）状態ＲＡＭ内のソース状態番号（図９ａ参照）とそのソース状態の位
置（図９ｂ参照）との間の（上記のテーブル１−Ａとして示されている）関数ｆ
によって規定された関係を示している。図９ａでは、二値ラベルｃ４ないしｃ０ はブロック部分の番号を示しており、一方で二値ラベルｄ２ないしｄ０は指定さ
れたブロック部分内の８つのソース状態の特定の１つを識別する。関数ｆを上述
のｃ４ないしｃ０へ適用した後で、この状態の位置は図９ｂに示され、なお二値
ラベルｂ３ないしｂ０は関数ｆによって出力された値を示し、値ｃ０はバンク選
択パラメータとして働く。
【００４６】 ４×２のＡＣＳのバタフライアレイにおける１つの可能な読出し関数ｆは、テ
ーブル２−Ａに示した。６ビットのブロック部分の番号ｃ５ないしｃ０およびプ
ロセスサイクル数が与えられるとき、この関数ｆは５ビットのブロックの読出し
アドレスｂ４ないしｂ０を判断する。既に記載したように、４×２のＡＣＳのバ
タフライアレイ400は、８つのソース状態の全て、すなわち各バンクから１つの
４つの状態の部分を読出す。テーブル２−Ａに示されているように、プロセスサ
イクル＃０において、ソース状態は、各バンク内のメモリのアドレスｂ４，ｂ３ ，ｂ２，ｂ１，ｂ０＝ｃ５，ｃ４，ｃ３，ｃ２，ｃ１から読出される。プロセス
サイクル＃１では、ブロック番号は左へ２回循環され、ブロックの一方の部分で
はｃ０＝１であり、ブロックの他方の部分ではｃ０＝０であるとき（ここでも、
ラベルｃ０はバンク選択パラメータとして働く）、読出しアドレスはｂ４,ｂ３
，ｂ２，ｂ１，ｂ０＝ｃ３，ｃ２，ｃ１，（ｃ４ ＸＯＲ ｃ０），ｃ５になる。
【００４７】 テーブル２−Ｂでは、各セル内の１６進数は、テーブル２−Ｂの左側の列のブ
ロック部分の番号によってアドレス指定される部分の第1の状態に対応し、ブロ
ック部分の番号はｂ４ないしｂ０とｃ０とを連結したものである。ブロック番号
内のビット数は基数（すなわち、５）であるので、この構成において最初のアド
レスを再び訪ずれるには、アドレスを２だけ循環するより多くの繰返し回数が要
求される。したがって、テーブル２−Ｂから分かるように、１２のプロセスサイ
クル（すなわち、Ｎ＝１２）の後で、最初のアドレスが再び訪ずれる（しかしな
がら、代わりの構成では、１０回のみの繰返しが必要である）。
【００４８】
【表１３】
【００４９】
【表１４】
【００５０】
【表１５】
【００５１】
【表１６】
【００５２】 さらに説明することによって、図１０ａおよび１０ｂは、（図７に示されてい
るように分割された）状態ＲＡＭ内のソース状態番号（図１０ａ参照）とそのソ
ース状態の位置（図１０ｂ参照）との間の（上記のテーブル２−Ａに示されてい
る）関数ｆによって規定されている関係を示している。図１０ａでは、二値ラベ
ルｃ５ないしｃ０はブロック部分の番号を示しており、一方で二値ラベルｄ１な
いしｄ０は指示されたブロック部分内の４つのソース状態の特定の１つを識別す
る。上述のように関数ｆをｃ５ないしｃ０へ適用した後で、この状態の位置は図
１０ｂに示され、なお二値ラベルｂ３ないしｂ０は関数ｆによって出力される値
を示し、値ｃ０はバンク選択パラメータとして働く。
【００５３】 図６のプロセスに戻ると、（ブロックＢ６２０の）アドレス指定方式によって
表わされたアドレス位置はブロックＢ６３０において読出される。ブロックＢ６
４０では、読出しソース状態に対応する目標状態は、ＡＣＳのバタフライ演算に
したがって計算される。既に記載したように、４×２のＡＣＳのバタフライアレ
イ400は、１つの受信コード符号ごとに８つの目標状態を計算し、中間の目標状
態を再配置し、それらをソース状態としてフィードバックし、次に受信コード符
号について８つの対応する目標状態を計算する。４×２のＡＣＳのバタフライア
レイ400は、各クロックサイクル中に、８つのソース状態を読出し、全部で８つ
の目標状態を計算する。したがって、４×２のＡＣＳのバタフライアレイ400は
、３２のクロックサイクルまたは１プロセスサイクル中に、２組のｎの受信コー
ド符号について２５６の全ての状態（すなわち、合計で５１２の状態）を計算す
る。
【００５４】 同様のやり方では、８×１のバタフライアレイ500は、１クロックサイクル中
に１組のｎの受信コード符号について１６の目標状態を計算し、計算された目標
状態をソース状態として使用して、次のクロックサイクル中に次の組のｎの受信
コード符号について１６の対応する目標状態を計算する。８×１のＡＣＳのバタ
フライアレイ500は、各クロックサイクル中に、１６のソース状態を読出し、１
６の目標状態を計算する。したがって、８×１のＡＣＳのバタフライアレイ500
は、１６のクロックサイクルにおいて、１組のｎの受信コード符号について２５
６の全ての状態を計算し、３２のクロックサイクルまたは1プロセスサイクルに
おいて、両方の組のｎの受信コード符号について２５６の全ての状態を計算する
。
【００５５】 最後に、ブロックＢ６５０では、ブロックＢ６２０において判断された読出し
アドレスに、累積の目標状態を記憶する。状態ＲＡＭを有効に使用するために、
読出しアドレスのメモリ位置のコンテンツは、累積の目標状態値で上書きされる
。既に記載したように、バンクは個々にアドレス指定可能であるので、目標状態
のブロックの各部分は状態ＲＡＭへ個々に上書きされる（しかしながら、２以上
の部分を並行して上書きすることができる）。例えば、４×２のＡＣＳのバタフ
ライアレイ400では、目標状態は４つの状態の部分に上書きされる。同様に、変
更形の８×1のＡＣＳのバタフライアレイ500では、目標状態は８つの状態の部分
に上書きされる。
【００５６】 図１１は、本発明の実施形態にしたがう装置を示している。プロセスサイクル
カウンタ720（例えば、モジューロＮカウンタ）は、各完了したプロセスサイク
ルごとにインクリメントされる。アドレス計算器710は、別途記載するように、
プロセスサイクルのカウントを受信し、各ブロック部分ごとにアドレス位置を判
断するように構成されている。状態ＲＡＭ740は、これらのアドレス位置を受信
し、ソース状態の距離のブロックをＡＣＳの計算器730へ出力するように構成さ
れている。ＡＣＳ計算器730は、ソース状態の距離のブロックと分岐の距離ユニ
ット750によって出力されたデータとから、目標状態の距離のブロックを計算す
るように構成されている。状態ＲＡＭ740は、さらに、ＡＣＳ計算器730から目標
状態の距離のブロックを受信し、ソース状態の距離のブロックを読出したアドレ
ス位置内のブロックを記憶して、ソース状態の距離のブロックを上書きするよう
に構成されている。一方のアドレス計算器710、プロセスサイクルカウンタ720、
ＡＣＳ計算器730、および分岐の距離ユニット750は（全体的または部分的に）、
同じマイクロプロセッサ、ディジタル信号プロセッサ、または論理素子の類似の
アレイに対して実行される１組の命令を含んでおり、他方の別のアドレス計算器
710、プロセスサイクルカウンタ720、ＡＣＳ計算器730、および分岐の距離ユニ
ット750も同様であることに注意すべきである。
【００５７】 したがって、上述の実施形態では、分割されたメモリバンク、パイプラインレ
ジスタ、および回路の複雑性の間で釣り合いをとり、高レートのＡＣＳのバタフ
ライ演算の実行を向上するやり方で、単一のメモリ内に状態を位置決めして記憶
することができる方法および装置を提供する。
【００５８】 さらに加えて、上述の好ましい実施形態では説明および記述を与えているが、
本発明を網羅するか、または記載されている形態に本発明を正確に制限すること
は意図されていない。変更および変形は、上述の教示と可能な一貫性があるか、
または本発明を実行することによって求められる。例えば、本明細書に記載され
ている実施形態のアーキテクチャは、１６×１のアレイまたは３２×１のアレイ
のような他のアレイの処理を実行するように容易に拡張することができ、３２ま
たは６４の状態はクロックサイクルごとに生成することができる。さらに加えて
、クロックサイクル中に１または２組のｎの受信した符号を処理する代わりに、
クロックサイクルごとにより多くの組のｎの受信した符号を処理するように、実
施形態を適応させることができる。記載した実施形態は、畳込みコードのデコー
ディングに関係しているが、本発明の実施形態は、ビタビアルゴリズムの他の応
用において使用することもできる。したがって、本発明の技術的範囲は、特許請
求項およびそれに相当するものによって規定されることに注意すべきである。
【図面の簡単な説明】
【図１ａ】 Ｋ＝９、レート＝１／２の畳込みエンコーダを示するブロックレベルの図。
【図１ｂ】 ＡＣＳおよびチェーンバックユニットを示すシステムレベルのブロック図。
【図２】 基本的なＡＣＳのバタフライ演算を示す遷移図。
【図３】 ２×２のＡＣＳのバタフライアレイを示す遷移図。
【図４ａ】 ４×２のバタフライアレイを示す遷移図。
【図４ｂ】 ４×２のバタフライアレイを示す遷移図。
【図５ａ】 ８×１のＡＣＳのバタフライアレイを示す遷移図。
【図５ｂ】 ８×１のＡＣＳのバタフライアレイを示す遷移図。
【図６】 本発明の実施形態を示す高レベルのフローチャート。
【図７】 本発明の実施形態にしたがう方法または装置をサポートする状態ＲＡＭの構成
を示す図。
【図８】 本発明の実施形態にしたがう方法または装置をサポートする状態ＲＡＭの構成
を示す図。
【図９ａ】 ソース状態番号の図。
【図９ｂ】 本発明の実施形態にしたがう方法または装置の状態ＲＡＭ内の図９ａのソース
状態の位置の図。
【図１０ａ】 ソース状態番号の図。
【図１０ｂ】 本発明の実施形態にしたがう方法または装置の状態ＲＡＭにおける図１０ａの
ソース状態の位置の図。
【図１１】 本発明の実施形態にしたがう装置のブロック図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ， ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B001 AA10 AB02 AC01 AD03 AD06 AE02 5J065 AD10 AE06 AF02 AH04 AH06 AH17 AH23

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 複数のアドレス位置を判断し、各アドレス位置が、ソース状
    態の距離のブロックの複数のブロック部分の中の１つに対応していることと、 前記アドレス位置から、ソース状態の距離の前記ブロックを読出すことと、 複数の加算−比.較−選択の処理を行なって、目標状態の距離のブロックを
    計算し、目標状態の距離の前記ブロックの中の各々が、ソース状態の距離の前記
    ブロックの中の対応する1つから少なくとも部分的に求められることと、 目標状態の距離の前記ブロックを前記アドレス位置へ記憶することとを含み
    、 前記記憶することが、前記複数のブロック部分に上書きすることを含む方法
    。
  2. 【請求項２】 前記加算−比較−選択の処理の中の各々が、 ソース状態の距離の前記ブロックの中の第１のものへ第１の分岐の距離を加
    算して、第１の和を求めることと、 ソース状態の距離の前記ブロックの中の第２のものへ第２の分岐の距離を加
    算して、第２の和を求めることと、 前記第1の和を前記第２の和と比較することと、 前記比較にしたがって前記第1の和と前記第２の和の中の一方を選択するこ
    ととを含む請求項１記載の方法。
  3. 【請求項３】 前記複数のアドレス位置が、第１のバンク位置と第２のバン
    ク位置とを含み、 前記第１のバンク位置が第１のバンク内にあり、前記第２のバンク位置が第
    ２のバンク内にある請求項２記載の方法。
  4. 【請求項４】 前記読出しが、前記第1のバンク位置から前記複数のブロッ
    ク部分の中の第１のものを読出すことと、前記第２のバンク位置から前記複数の
    ブロック位置の中の第２のものを読出すこととを含む請求項３記載の方法。
  5. 【請求項５】 前記複数の加算−比較−選択の処理が、８×１の加算−比較
    −選択のバタフライ構造によって実行され、 ソース状態の距離の前記ブロックが１６のソース状態の距離を含む請求項４
    記載の方法。
  6. 【請求項６】 前記判断が、プロセスサイクルカウンタを参照することを含
    む請求項５記載の方法。
  7. 【請求項７】 前記判断が、次の表に示すように所定の関数を適用すること
    を含み、 【表１】 前記複数のブロック部分の中の各々において、 ｃ４ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ３ないしｂ０が、前記ブロック部分に対するブロックのアドレス位置を指
    定し、 前記ブロック部分に対応するアドレス位置が、ｃ０を組合せたブロックアド
    レスの位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項６
    記載の方法。
  8. 【請求項８】 前記複数の加算−比較−選択の処理が、４×２の加算−比較
    −選択のバタフライ構造によって実行され、 ソース状態の距離の前記ブロックが、８つのソース状態の距離を含む請求項
    ４記載の方法。
  9. 【請求項９】 前記判断が、プロセスサイクルカウンタを参照することを含
    む請求項８記載の方法。
  10. 【請求項１０】 前記判断が、次に示すように所定の関数を適用することを
    含み、 【表２】 前記複数のブロック部分の中の各々において、 ｃ５ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ４ないしｂ０が、前記ブロック部分に対するブロックのアドレス位置を指
    定し、 前記ブロック部分に対応するアドレス位置が、ｃ０を組合せたブロックアド
    レスの位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項９
    記載の方法。
  11. 【請求項１１】 状態ランダムアクセスメモリ（random-access memory, RA
    M）と、 （Ａ）前記状態ＲＡＭ内の複数のアドレス位置を判断し、各アドレス位置は
    、ソース状態の距離のブロックの複数のブロック部分の中の１つに対応していて
    、（Ｂ）複数のアドレス位置を前記状態ＲＡＭへ供給するアドレス計算器と、 （Ｃ）前記状態ＲＡＭからソース状態の距離の前記ブロックを受信し、（Ｄ
    ）目標状態の距離のブロックを計算し、目標状態の距離の前記ブロックの中の各
    々が、ソース状態の距離の前記ブロックの中の対応する１つから少なくとも部分
    的に求められ、(Ｅ)目標状態の距離の前記ブロックを前記状態ＲＡＭへ供給する
    ための加算−比較−選択の計算器とを含む装置であって、 前記状態ＲＡＭが、目標状態の距離の前記ブロックを前記アドレス位置へ記
    憶することによって前記複数のブロック部分を上書きするように構成されている
    装置。
  12. 【請求項１２】 前記加算−比較−選択の計算器が、複数の加算−比較−選
    択の処理を実行するように構成されていて、 前記加算−比較−選択の処理の中の各々が、 ソース状態の距離の前記ブロックの中の第1のものへ第1の分岐の距離を加算
    して、第１の和を求めることと、 ソース状態の距離の前記ブロックの中の第２のものへ第２の分岐の距離を加
    算して、第２の和を求めることと、 前記第１の和を前記第２の和と比較することと、 前記比較にしたがって前記第1の和および前記第２の和の中の１つを選択す
    ることとを含む請求項１１記載の装置。
  13. 【請求項１３】 前記複数のアドレス位置が、第１のバンク位置と第２のバ
    ンク位置とを含み、 前記第１のバンク位置が前記状態ＲＡＭの第１のものの中にあり、前記第２
    のバンク位置が前記状態ＲＡＭの第２のものの中にある請求項１２記載の装置。
  14. 【請求項１４】 前記複数のブロック位置の中の第１のものに対応するアド
    レス位置が前記第１のバンク位置であり、 前記複数のブロック位置の中の第２のブロックに対応するアドレス位置が前
    記第２のバンク位置である請求項１３記載の装置。
  15. 【請求項１５】 前記加算−比較−選択の計算器が、８×１の加算−比較−
    選択のバタフライ構造を含み、 ソース状態の距離の前記ブロックが、１６のソース状態の距離を含む請求項
    １４記載の装置。
  16. 【請求項１６】 前記アドレス計算器が、プロセスサイクルカウンタを参照
    するように構成されている請求項１５記載の装置。
  17. 【請求項１７】 前記アドレス計算器が、次に示すように所定の関数を適用
    するように構成されていて、 【表３】 前記複数のブロック部分の中の各々において、 ｃ４ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ３ないしｂ０が、前記ブロック部分のブロックアドレスの位置を指定し、 前記ブロック部分に対応するアドレス位置が、ｃ０を組合せたブロックのア
    ドレス位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項１
    ６記載の装置。
  18. 【請求項１８】 前記複数の加算−比較−選択の計算器が、４×２の加算−
    比較−選択のバタフライ構造を含み、 ソース状態の距離の前記ブロックが、８つのソース状態の距離を含む請求項
    １４記載の装置。
  19. 【請求項１９】 前記アドレス計算器が、プロセスサイクルカウンタを参照
    するように構成されている請求項１８記載の装置。
  20. 【請求項２０】 前記アドレス計算器が、次に示すように所定の関数を適用
    するように構成されていて、 【表４】 前記複数のブロック部分の中の各々において、 ｃ５ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ４ないしｂ０が、前記ブロック部分に対するブロックのアドレス位置を指
    定し、 前記ブロック部分に対応するアドレス位置が、ｃ０と組合せたブロックアド
    レスの位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項１
    ９記載の装置。
  21. 【請求項２１】 機械読出しコードを記憶したデータ記憶媒体であって、機
    械読出しコードは論理素子のアレイによって実行可能な命令を含んでおり、この
    方法を規定する命令は、 複数のアドレス位置を判断し、各アドレス位置がソース状態の距離のブロッ
    クの複数のブロック部分の中の１つに対応していることと、 前記アドレス位置から、ソース状態の距離の前記ブロックを読出すことと、 複数の加算−比較−選択の動作を実行して、目標状態の距離のブロックを計
    算し、前記目標状態の距離のブロックの中の各々が、ソース状態の距離の前記ブ
    ロックの中の対応するものから少なくとも部分的に求められることと、 目標状態の距離の前記ブロックを前記アドレス位置へ記憶することとを含み
    、 前記記憶することが、前記複数のブロック部分を上書きすることを含むデー
    タ記憶媒体。
  22. 【請求項２２】 前記加算−比較−選択の処理の中の各々が、 ソース状態の距離の前記ブロックの中の第１のものへ第１の分岐の距離を加
    算して、第１の和を求めることと、 前記ソース状態の距離のブロックの中の第２のものへ第２の分岐の距離を加
    算して、第２の和を求めることと、 前記第１の和を前記第２の和と比較することと、 前記比較にしたがって前記第１の和および前記第２の和の中の一方を選択す
    ることとを含む請求項２１記載の媒体。
  23. 【請求項２３】 前記複数のアドレス位置が第１のバンク位置と第２のバン
    ク位置とを含み、 前記第１のバンク位置が第1のバンクの中にあり、前記第２のバンク位置が
    第２のバンクの中にある請求項２２記載の媒体。
  24. 【請求項２４】 前記読出しが、前記第1のバンク位置から前記複数のブロ
    ック部分の中の第１のものを読出すことと、前記第２のバンク位置から前記複数
    のブロック部分の中の第２のものを読出すこととを含む請求項２３記載の媒体。
  25. 【請求項２５】 前記複数の加算−比較−選択の処理が、８×１の加算−比
    較−選択のバタフライ構造によって実行され、 ソース状態の距離の前記ブロックが１６のソース状態の距離を含む請求項２
    ４記載の媒体。
  26. 【請求項２６】 前記判断することが、プロセスサイクルカウンタを参照す
    ることを含む請求項２５記載の媒体。
  27. 【請求項２７】 前記判断が、次に示すように所定の関数を適用することを
    含み、 【表５】 前記複数のブロック部分の中の各々において、 ｃ４ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ３ないしｂ０が、前記ブロック部分に対するブロックのアドレス位置を指
    定し、 前記ブロック部分に対応するアドレス位置が、ｃ０を組合せたブロックアド
    レスの位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項２
    ６記載の媒体。
  28. 【請求項２８】 前記複数の加算−比較−選択の処理が、４×２の加算−比
    較−選択のバタフライ構造によって実行され、 ソース状態の距離の前記ブロックが、８つのソース状態の距離を含む請求項
    ２４記載の媒体。
  29. 【請求項２９】 前記判断が、プロセスサイクルカウンタを参照することを
    含む請求項２８記載の媒体。
  30. 【請求項３０】 前記判断が、次に示すように所定の関数を適用することを
    含み、 【表６】 前記複数のブロック部分の中の各々において、 ｃ５ないしｃ０が前記ブロック部分のブロック部分の番号を指定し、前記ブ
    ロック部分の番号がソース状態の番号によって定められ、前記ソース状態が、前
    記ブロック部分内のソース状態の距離の中の1つに対応していて、 ｂ４ないしｂ０が、前記ブロック部分に対するブロックのアドレス位置を指
    定し、 前記ブロック部分に対応するアドレス位置が、ｃ０を組合せたブロックのア
    ドレスの位置によって定められ、ｃ０がバンク選択パラメータとして働く請求項
    ２９記載の媒体。
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