JP2002185337A - 基地局装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビタビ復号処理においてパスメトリックの更
新を行うデータ処理を、ＡＣＳ演算を効率よくかつ低消
費電力で実行可能にする。 【解決手段】 ＡＣＳ演算部３０はメモリ１０から読み
出した更新前パスメトリックを基にしてＡＣＳ演算を行
い、更新後パスメトリックをメモリ２０に格納する。メ
モリ１０では１回のＡＣＳ演算に必要な２個の更新前パ
スメトリックが最下位ビット以外のビットが共通の偶数
番地及び奇数番地に格納されており、前記２個の更新前
パスメトリックが１回のアクセスで読み出し可能になっ
ている。ＡＣＳ演算部３０は、第１のサイクルにおいて
メモリ１０をアクセスし、読み出した２個の更新前パス
メトリックを基にしてＡＣＳ演算を行い、第１の更新後
パスメトリックを求めると共に、第２のサイクルにおい
てメモリ１０をアクセスせずに、前記第１のサイクルに
おいて読み出した２個の更新前パスメトリックを基にし
てＡＣＳ演算を行い、第２の更新後パスメトリックを求
める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号処理の
主要演算であるパスメトリックの更新計算を行うための
データ処理に関するものである。

【０００２】

【従来の技術】近年、ディジタルデータ通信において、
画像や音声等のデータを高速に伝送するためのシステム
がさかんに導入されている。このようなデータ伝送にお
いてデータのビット誤りを低減する手法として、通常、
ビタビ復号と呼ばれるアルゴリズムが用いられている。
一方、ディジタルシグナルプロセッサ（以下「ＤＳＰ」
と略称）の性能向上に伴い、ビタビ復号アルゴリズムは
ＤＳＰによって実行されるのが一般的である。

【０００３】ビタビ復号処理の主要演算の１つとして、
パスメトリックの更新演算がある。これは畳み込み符号
器によって符号化された信号を受信側で復号するため
に、畳み込み符号器の各状態に対応するパスメトリック
を更新するものであり、具体的には、２つの状態につい
て更新前パスメトリックと対応するブランチメトリック
との加算を行い、この２回の加算の加算結果データを互
いに比較して、小さい方の加算結果データを更新後パス
メトリックとして選択する、という一連のステップから
なる。この一連の演算は、加算、比較、選択を行うとこ
ろからＡＣＳ（Add Compare Select）演算と呼ばれる。
通常はこのようなパスメトリックの更新演算を数十回か
ら数百回実行する。

【０００４】従来のパスメトリックの更新演算では、１
つの更新後パスメトリックを求める際には、まず、メモ
リから１つの更新前パスメトリックを読み出して、対応
するブランチメトリックとの加算を行いレジスタに格納
し、次にメモリから別の更新前パスメトリックを読み出
して、対応するブランチメトリックとの加算を行いレジ
スタに格納し、レジスタに格納した２つのデータを互い
に比較して更新後パスメトリックを選択していた。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
パスメトリックの更新演算の場合、１つの更新後パスメ
トリックを求めるためには多くのステップを要してい
た。このことは、ビタビ復号処理のさらなる高速化の妨
げになっていた。

【０００６】また、１つの更新後パスメトリックを求め
るためには、更新前パスメトリックを格納するメモリの
リードアクセスを２回も行う必要があった。このことは
ビタビ復号のさらなる高速化の妨げになるだけでなく、
装置の消費電力の低減の妨げにもなっていた。ＤＳＰで
はメモリアクセスによって消費される電力がＤＳＰ自体
の消費電力に対して占める割合は極めて大きく、メモリ
アクセス回数を減らすことはＤＳＰの低消費電力化に大
きく寄与することになる。

【０００７】前記の問題に鑑み、本発明は、ビタビ復号
処理においてパスメトリックの更新を行うデータ処理と
して、ＡＣＳ演算を効率よくかつ低消費電力で実行可能
にすることを課題とする。

【０００８】

【課題を解決するための手段】図１はビタビ復号におい
て用いるトレリス線図の例であり、拘束長ｋが４のとき
のものである。ビタビ復号では拘束長がｋのとき状態数
は２^(k-1) 個になるので、図１に示すように、拘束長ｋ
が４のときは状態０００から状態１１１までの８（＝２
^(4-1) ）通りの状態がある。

【０００９】図１に示すように、更新後に状態０００に
なり得るのは、更新前における状態０００及び状態００
１である。すなわち、状態０００の更新後パスメトリッ
クを求めるためには状態０００及び状態００１における
２つの更新前パスメトリックが必要になる。また更新後
に状態１００になり得るのも更新前における状態０００
及び状態００１であり、状態１００の更新後パスメトリ
ックを求めるために必要になるのも状態０００及び状態
００１における２つの更新前パスメトリックである。こ
のような関係は、畳み込み符号及びビタビ復号の原理か
ら常に一般的に成り立つものである。また同様に、図１
に示していないが、更新後に状態００１又は状態１０１
になり得るのは更新前における状態０１０及び状態０１
１であり、更新後に状態０１０又は状態１１０になり得
るのは更新前における状態１００及び状態１０１であ
り、更新後に状態０１１又は状態１１１になり得るのは
更新前における状態１１０及び状態１１１である。

【００１０】本発明は、前記のような関係が成り立つこ
とに鑑み、一の更新後パスメトリックを求めるときに必
要となる２つの更新前パスメトリックを併せて読み出し
可能にすることによって、装置の低消費電力化及び高速
化を図るものである。

【００１１】また本発明は、前記のような関係が成り立
つことに鑑み、一の更新後パスメトリックを求めるため
に読み出した２つの更新前パスメトリックを用いてまた
別の更新後パスメトリックを求めることによって、装置
の低消費電力化及び高速化を図るものである。

【００１２】具体的に、請求項１の発明が講じた解決手
段は、無線通信を中継する基地局装置として、受信デー
タを復号処理するＤＳＰを備えており、前記ＤＳＰは、
ビタビ復号においてパスメトリックの更新を行うデータ
処理装置を有し、前記データ処理装置は、更新前パスメ
トリックを格納するパスメトリック格納手段と、前記パ
スメトリック格納手段から読み出された第１および第２
の更新前パスメトリックを基にしてＡＣＳ演算を行って
第１の更新後パスメトリックを求めるとともに、この読
み出した第１および第２の更新前パスメトリックを基に
してＡＣＳ演算を行って第２の更新後パスメトリックを
求めるＡＣＳ演算部と、ブランチメトリックを格納する
ものであり、前記第１および第２の更新後パスメトリッ
クを求めるために必要な第１および第２のブランチメト
リックを対にして格納するブランチメトリック格納手段
とを備え、前記ＡＣＳ演算部は、第１の更新後パスメト
リックを求めるＡＣＳ演算において、前記第１の更新前
パスメトリックと前記第１のブランチメトリックとを加
算するとともに前記第２の更新前パスメトリックと前記
第２のブランチメトリックとを加算し、第２の更新後パ
スメトリックを求めるＡＣＳ演算において、前記第１の
更新前パスメトリックと前記第２のブランチメトリック
とを加算するとともに前記第２の更新前パスメトリック
と前記第１のブランチメトリックとを加算するものであ
る。

【００１３】そして、請求項２の発明では、前記請求項
１の基地局装置において、前記ＡＣＳ演算部は、前記第
１の更新前パスメトリックとブランチメトリックとを加
算する第１の加算器と、前記第２の更新前パスメトリッ
クとブランチメトリックとを加算する第２の加算器とを
有しており、前記ブランチメトリック格納手段は、前記
ＡＣＳ演算部が第１の更新後パスメトリックを求めるＡ
ＣＳ演算を行うとき、前記第１のブランチメトリックを
前記第１の加算器に入力するとともに前記第２のブラン
チメトリックを前記第２の加算器に入力する一方、前記
ＡＣＳ演算部が第２の更新後パスメトリックを求めるＡ
ＣＳ演算を行うとき、前記第１のブランチメトリックを
前記第２の加算器に入力するとともに前記第２のブラン
チメトリックを前記第１の加算器に入力するものとす
る。

【００１４】また、請求項３の発明では、前記請求項１
の基地局装置において、前記パスメトリック格納手段は
メモリを有しており、前記メモリは、最下位ビット以外
のビットが共通である偶数番地及び奇数番地に格納され
たデータが１回のアクセスで読み出し可能に構成されて
おり、前記パスメトリック格納手段は、一の更新後パス
メトリックを求めるために必要な２個の更新前パスメト
リックを、前記メモリの、最下位ビット以外のビットが
共通である偶数番地及び奇数番地に格納するものとす
る。

【００１５】そして、請求項４の発明では、前記請求項
３の基地局装置におけるパスメトリック格納手段は、更
新前パスメトリックを、前記メモリに、各更新前パスメ
トリックに対応する状態を表すビットの昇順に、一の偶
数番地を先頭番地として順に格納するものとする。

【００１６】また、請求項５の発明では、前記請求項１
の基地局装置において、前記ＡＣＳ演算部によって求め
られた更新後パスメトリックを、一の新たな更新後パス
メトリックを求めるために必要な２個の更新後パスメト
リックが１回のアクセスで読み出し可能なように、格納
する他のパスメトリック格納手段を備え、前記ＡＣＳ演
算部は、前記他のパスメトリック格納手段から１回のア
クセスで読み出された２個の更新後パスメトリックを基
にして、ＡＣＳ演算を行って新たな更新後パスメトリッ
クを求めるものとする。

【００１７】また、請求項６の発明が講じた解決手段
は、無線通信を中継する基地局装置として、受信データ
を復号処理するＤＳＰを備えており、前記ＤＳＰは、ビ
タビ復号においてパスメトリックの更新を行うデータ処
理装置を有し、前記データ処理装置は、更新前パスメト
リックを格納するパスメトリック格納手段と、ブランチ
メトリックを格納するブランチメトリック格納手段と、
前記パスメトリック格納手段から読み出された更新前パ
スメトリックを基にして、前記ブランチメトリック格納
手段から読み出されたブランチメトリックを用いてＡＣ
Ｓ演算を行い、更新後パスメトリックを求めるＡＣＳ演
算部とを備え、前記ＡＣＳ演算部は、一の更新後パスメ
トリックを求めるＡＣＳ演算と他の更新後パスメトリッ
クを求めるＡＣＳ演算とにおいて、前記ブランチメトリ
ック格納手段に格納された一のブランチメトリックを共
通に用いるものである。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態に係る
データ処理について図面を参照しながら説明する。

【００１９】以下の説明では、状態Ｘの更新前パスメト
リックをＰＭ(X) 、状態Ｘの更新後パスメトリックをＰ
Ｍ'(X)、更新前の状態Ｙと更新後の状態Ｚ間のブランチ
メトリックをＢＭ(Y,Z) とする。

【００２０】（第１の実施形態）図２は本発明の第１の
実施形態に係るデータ処理装置の構成を示すブロック図
である。図２において、１０は更新前パスメトリックを
格納するメモリ、１１はメモリ１０にアドレス（番地）
を指示するポインタ、２０は更新後パスメトリックを格
納するメモリ、２１はメモリ２０にアドレス（番地）を
指示するポインタ、３０はＡＣＳ演算を行うＡＣＳ演算
部、４１〜４８はブランチメトリックを格納するレジス
タ、４９はスワッパ、５１ａ，５１ｂはメモリ１０から
読み出された更新前パスメトリックをＡＣＳ演算部３０
に転送するデータバス、５２はＡＣＳ演算部３０から出
力された更新後パスメトリックをメモリ２０に転送する
データバス、６０はポインタ１１，２１を制御するポイ
ンタ制御部である。

【００２１】ＡＣＳ演算部３０は、メモリ１０から読み
出されてデータバス５１ａを転送された更新前パスメト
リックとレジスタ４１〜４８からスワッパ４９を経由し
て読み出されたブランチメトリックとを加算する第１の
加算器３１ａ、メモリ１０から読み出されてデータバス
５１ｂを転送された更新前パスメトリックとレジスタ４
１〜４８からスワッパ４９を経由して読み出されたブラ
ンチメトリックとを加算する第２の加算器３１ｂ、第１
及び第２の加算器３１ａ，３１ｂの加算結果データの大
小を比較する比較器３２、比較器３２による比較結果に
よって第１及び第２の加算器３１ａ，３１ｂの加算結果
データのいずれかを選択出力する選択手段としてのセレ
クタ３３、及びセレクタ３３の出力データすなわち更新
後パスメトリックを保持するラッチ３４を備えている。

【００２２】メモリ１０、ポインタ１１およびポインタ
制御部６０によってパスメトリック格納手段が構成され
ており、メモリ２０、ポインタ２１およびポインタ制御
部６０によって他のパスメトリック格納手段が構成され
ている。また、レジスタ４１〜４８及びスワッパ４９に
よってブランチメトリック格納手段４０が構成されてい
る。

【００２３】図２に示すデータ処理装置は、畳み込み符
号の拘束長ｋが４、符号率Ｒが１／３のときのビタビ復
号において、図１に示すトレリス線図にしたがってパス
メトリックの更新を行うものである。したがって、メモ
リ１０は８（＝２^(k-1) ＝２ ^(4-1) ）個の状態にそれぞ
れ対応する更新前パスメトリックを格納している。また
ブランチメトリックを格納するレジスタの個数は８（＝
２^(1/R) ＝２³ ）である。

【００２４】図３（ａ）はメモリ１０の更新前パスメト
リックの格納状態を示す図である。図３（ａ）に示すよ
うに、メモリ１０は番地0000h （h は１６進数を表わ
す、以下同じ）を先頭番地として、更新前パスメトリッ
クをその状態を表すビットの昇順に（図１において上か
ら順に）格納している。すなわち、番地0000h にはＰＭ
(000) が、番地0001h にはＰＭ(001) が、番地0002h に
はＰＭ(010) が、番地0003h にはＰＭ(011) が、番地00
04h にはＰＭ(100) が、番地0005h にはＰＭ(101) が、
番地0006h にはＰＭ(110) が、番地0007h にはＰＭ(11
1) がそれぞれ格納されている。

【００２５】メモリ１０は、ポインタ１１によって指定
されたアドレスの最下位ビットを除くビットを上位ビッ
トとして共通に有する偶数番地及び奇数番地に格納され
たデータを、１回のアクセスによって読み出す機能を有
する。そして、偶数番地から読み出された更新前パスメ
トリックはデータバス５１ａに出力される一方、奇数番
地から読み出された更新前パスメトリックはデータバス
５１ｂに出力される。例えばポインタ１１が出力するア
ドレスが0000h のとき、メモリ１０の番地0000h のデー
タすなわちＰＭ(000) がデータバス５１ａに出力される
一方、メモリ１０の番地0001h のデータすなわちＰＭ(0
01) がデータバス５１ｂに出力される。

【００２６】一方、メモリ２０は、番地0c00h を先頭番
地として、更新後パスメトリックをその状態を表すビッ
トの昇順に格納する。ポインタ１１はメモリ１０の先頭
番地である0000h を、ポインタ２１はメモリ２０の先頭
番地である0c00h を、指示するアドレスとしてそれぞれ
保持している。

【００２７】また図３（ｂ）はレジスタ４１〜４８のブ
ランチメトリックの格納状態を示す図である。図３
（ｂ）に示すように、レジスタ４１にはＢＭ(000,000)
が、レジスタ４２にはＢＭ(000,100) が、レジスタ４３
にはＢＭ(010,001) が、レジスタ４４にはＢＭ(010,10
1) が、レジスタ４５にはＢＭ(100,010) が、レジスタ
４６にはＢＭ(100,110) が、レジスタ４７にはＢＭ(11
0,011) が、レジスタ４８にはＢＭ(110,111) が予め格
納されている。

【００２８】なおビタビ復号において、一般的にはブラ
ンチメトリックについて次のような式が成り立つ。 ＢＭ（ａｂｃ，ｄａｂ）＝ＢＭ（ａｂ〜ｃ，〜ｄａｂ） …（１） ただし、ａ，ｂ，ｃ，ｄはそれぞれ｛０，１｝の値をと
り、記号「〜」は反転を示す。例えば図１に示すトレリ
ス線図において、 ＢＭ(000,000) ＝ＢＭ(001,100) …（２） ＢＭ(000,100) ＝ＢＭ(001,000) …（３） が成り立つ。このような関係が成り立つ原理については
後述する。本実施形態では式（１）に示すような関係を
用いて、レジスタ４１〜４８に格納するブランチメトリ
ックを限定している。

【００２９】図２に示すデータ処理装置の動作について
説明する。第１のサイクルでは、状態０００の更新後パ
スメトリックＰＭ´(000) を求める。

【００３０】まずポインタ１１はメモリ１０に対して番
地0000h を指定する。メモリ１０は、ポインタ１１によ
り指定された番地の最下位ビットを除くビットを上位ビ
ットとして共通に有する偶数番地及び奇数番地に格納さ
れた２個の更新前パスメトリックを、データバス５１
ａ，５１ｂに出力する。すなわちメモリ１０は、番地00
00h に格納しているＰＭ(000) をデータバス５１ａに、
番地0001h に格納しているＰＭ(001) をデータバス５１
ｂに出力する。ＰＭ(000) 及びＰＭ(001) は、図１から
分かるようにＰＭ´(000) を求めるために必要な２個の
更新前パスメトリックである。

【００３１】続いてＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａを転送された更新前パ
スメトリックＰＭ(000) とレジスタ４１からスワッパ４
９を経由して読み出されたブランチメトリックＢＭ(00
0,000) とを加算する一方、第２の加算器３１ｂはデー
タバス５１ｂを転送された更新前パスメトリックＰＭ(0
01) とレジスタ４２からスワッパ４９を経由して読み出
されたブランチメトリックＢＭ(000,100) （＝ＢＭ(00
1,000) ）とを加算する。

【００３２】比較器３２は、第１の加算器３１ａの加算
結果データと第２の加算器３１ｂの加算結果データとの
大小比較を行い、第１の加算器３１ａの加算結果データ
の方が小さいときは選択信号３６として「１」を出力
し、そうでないときは選択信号３６として「０」を出力
する。セレクタ３３は選択信号３６が「１」のときは第
１の加算器３１ａの加算結果データをラッチ３４に選択
出力する一方、選択信号３６が「０」のときは第２の加
算器３１ｂの加算結果データをラッチ３４に選択出力す
る。ラッチ３４はセレクタ３３の出力データすなわち更
新後パスメトリックＰＭ'(000)を保持する。

【００３３】次に第２のサイクルにおいて、状態１００
の更新後パスメトリックＰＭ'(100)を求める。

【００３４】ＡＣＳ演算部３０はラッチ３４が保持して
いた更新後パスメトリックを出力し、出力された更新後
パスメトリックはデータバス５２を転送されメモリ２０
のポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c00hに更新後パスメトリックＰ
Ｍ'(000)が書き込まれる。

【００３５】続いて、第１のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(00
0) ，ＰＭ(001) をそのまま用いて、次のＡＣＳ演算を
実行する。このときスワッパ４９は、第１のサイクルで
第１の加算器３１ａに入力されたブランチメトリックが
第２の加算器３１ｂに入力され、かつ第１のサイクルで
第２の加算器３１ｂに入力されたブランチメトリックが
第１の加算器３１ａに入力されるように、ブランチメト
リックを置換する。

【００３６】すなわち、第２のサイクルではメモリ１０
のアクセスは行わず、ＡＣＳ演算部３０において、第１
の加算器３１ａはデータバス５１ａの更新前パスメトリ
ックＰＭ(000) とレジスタ４２からスワッパ４９を経由
して読み出されたブランチメトリックＢＭ(000,100) と
を加算する一方、第２の加算器３１ｂはデータバス５１
ｂの更新前パスメトリック値ＰＭ(001) とレジスタ４１
からスワッパ４９を経由して読み出されたブランチメト
リックＢＭ(000,000) （＝ＢＭ(001,100) ）とを加算す
る。

【００３７】比較器３２およびセレクタ３３は、第１の
サイクルと同様に動作し、ラッチ３４はセレクタ３３の
出力データすなわち更新後パスメトリックＰＭ'(100)を
保持する。

【００３８】ポインタ制御部６０は、ポインタ１１が保
持する番地に「２」を加算すると共にポインタ２１が保
持する番地に「４」を加算する。これにより、ポインタ
１１が保持する番地は0002h になり、ポインタ２１が保
持する番地は0c04h になる。

【００３９】第３のサイクルでは、状態１０１の更新後
パスメトリックＰＭ´(001) を求める。

【００４０】ＡＣＳ演算部３０はラッチ３４の保持デー
タすなわち更新後パスメトリックをデータバス５２に出
力し、出力された更新後パスメトリックはメモリ２０の
ポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c04h に更新後パスメトリックＰ
Ｍ'(100)が書き込まれる。図４はこのときのメモリ２０
の更新後パスメトリックの格納状態を示す図である。

【００４１】続いて、ポインタ１１が指示するアドレス
が0002h であるのでメモリ１０の番地0002h 及び番地00
03h から更新前パスメトリックＰＭ(010) 及びＰＭ(01
1) が読み出されると共に、レジスタ４３からブランチ
メトリックＢＭ(010,001) が、レジスタ４４からブラン
チメトリックＢＭ(010,101) （＝ＢＭ(011,001) ）がそ
れぞれ読み出される。以降は第１のサイクルと同様の動
作によって、更新後パスメトリックＰＭ'(001)がラッチ
３４に格納される。

【００４２】ポインタ制御部６０は、ポインタ２１が保
持する番地から「３」を減算する。このときポインタ２
１が保持する番地は0c01h になる。

【００４３】第４のサイクルでは、状態１０１の更新後
パスメトリックＰＭ´(101) を求める。

【００４４】ＡＣＳ演算部３０はラッチ３４の保持デー
タすなわち更新後パスメトリックをデータバス５２に出
力し、出力された更新後パスメトリックはメモリ２０の
ポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c01h に更新後パスメトリックＰ
Ｍ'(001)が書き込まれる。

【００４５】続いて、第３のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(01
0) ，ＰＭ(011) をそのまま用いて、次のＡＣＳ演算を
実行する。すなわち第４のサイクルではメモリ１０のア
クセスを行わずに、ＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａの更新前パスメトリッ
クＰＭ(010) とレジスタ４４からスワッパ４９を経由し
て読み出したブランチメトリックＢＭ(010,101) とを加
算する一方、第２の加算器３１ｂはデータバス５１ｂの
更新前パスメトリックＰＭ(011) とレジスタ４３からス
ワッパ４９を経由して読み出したブランチメトリックＢ
Ｍ(010,001) （＝ＢＭ(011,101) ）とを加算する。以降
は第２のサイクルと同様の処理によって、更新後パスメ
トリックＰＭ'(101)がラッチ３４に格納される。

【００４６】ポインタ制御部６０は、ポインタ２１が保
持する番地に「４」を加算すると共にポインタ１１が保
持する番地に「２」を加算する。このとき、ポインタ１
１が保持する番地は0004h になると共にポインタ２１が
保持する番地は0c05h になる。

【００４７】以降、同様の処理を繰り返すことによっ
て、パスメトリックの更新が実行される。図５は図２に
示す本実施形態に係るデータ処理装置の動作を示すタイ
ミングチャートである。図５に示すように、メモリ１０
に格納された更新前パスメトリックＰＭ(X) を基にＡＣ
Ｓ演算部３０によって求められた更新後パスメトリック
ＰＭ’(X) が、メモり２０に全て格納された後、メモリ
１０とメモリ２０のリード（Ｒ）／ライト（Ｗ）が切り
替えられる。そして、ＡＣＳ演算部３０は、メモリ２０
に格納された更新後パスメトリックＰＭ’(X)を新たな
更新前パスメトリックとしてＡＣＳ演算を行い、新たな
更新後パスメトリックＰＭ’’(X)を求める。

【００４８】メモリ２０は、メモリ１０と同様に、ポイ
ンタ２１によって指定されたアドレスの最下位ビットを
除くビットを上位ビットとして共通に有する偶数番地及
び奇数番地に格納されたデータを、１回のアクセスによ
って読み出す機能を有しており、偶数番地から読み出さ
れた更新後パスメトリックはデータバス５１ａに出力さ
れる一方、奇数番地から読み出された更新後パスメトリ
ックはデータバス５１ｂに出力される。

【００４９】そしてメモリ２０には、図３（ａ）に示す
メモリ１０の更新前パスメトリックの格納状態と同様
に、更新後パスメトリックが格納されているので、メモ
リ１０に格納された更新前パスメトリックを基に更新後
パスメトリックを求めたのと同様の処理によって、メモ
リ２０に格納された更新後パスメトリックを基に新たな
更新後パスメトリックを求めることができる。求められ
た新たな更新後パスメトリックは、データバス５２を介
してメモリ１０に格納され、以降、メモり１０とメモリ
２０を用いて、パスメトリックの更新を繰り返し行うこ
とができる。したがって、パスメトリックの更新を、少
ないメモリ量で連続して実行することができる。もちろ
ん、新たな更新後パスメトリックを別のメモリに格納し
てもかまわない。

【００５０】以上説明したように、本実施形態による
と、更新後パスメトリック（例えばＰＭ´(000) ）を求
めるとき、更新前パスメトリックを格納するメモリ１０
を１回アクセスするだけでＡＣＳ演算に必要な２個の更
新前パスメトリック（ＰＭ(000) 及びＰＭ(001) ）を読
み出すことができる。また、読み出した２個の更新前パ
スメトリックを用いて他の更新後パスメトリック（ＰＭ
´(100) ）を求めることによって、メモリ１０のアクセ
ス回数をさらに減らすことができる。

【００５１】ここで、ブランチメトリックについて式
（１）に示すような関係が成り立つ原理について説明す
る。

【００５２】図６は拘束長３、符号化率１／３の畳み込
み符号器の一例の構成を示す図である。図６に示す畳み
込み符号器は、入力された１ビットの情報信号ｘinから
３ビットの信号Ｇ0 ，Ｇ1 ，Ｇ2 を生成するものであ
り、７０ａ〜７０ｃはシフトレジスタ、７１ａ〜７１ｅ
は排他的論理和回路である。またｘ1 ，ｘ2 ，ｘ3 はそ
れぞれシフトレジスタ７０ａ〜７０ｃに保持された信号
を示している。

【００５３】図６に示すような畳み込み符号器によって
符号化された信号を、受信側でビタビ復号アルゴリズム
を用いて復号するとき、図１に示すようなトレリス線図
が得られる。ここで実際に無線等で受信された誤りを含
む３ビットの信号をｙ1 ，ｙ2 ，ｙ3 とすると、ブラン
チメトリックは次のような定義で与えられる。 ブランチメトリック＝｜ｙ1 −Ｇ0 ｜＋｜ｙ2 −Ｇ1 ｜＋｜ｙ3 −Ｇ2 ｜ …（４） Ｇ0 ＝ｘin xorｘ1 xor ｘ3 Ｇ1 ＝ｘin xorｘ2 xor ｘ3 Ｇ2 ＝ｘin xorｘ3

【００５４】図１に示すトレリス線図における各状態は
任意の時刻Ｔにおける畳み込み符号器の各シフトレジス
タの保持データを表しており、図１におけるブランチメ
トリックを求めるときには受信信号ｙ1 ，ｙ2 ，ｙ3 は
不変であると考えられる。よって式（４）から明らかな
ように、ブランチメトリックは符号化された信号Ｇ0，
Ｇ1 ，Ｇ2 によって決定され、信号Ｇ0 ，Ｇ1 ，Ｇ2 が
等しい場合はブランチメトリックも当然等しくなる。

【００５５】信号Ｇ0 ，Ｇ1 ，Ｇ2 の値は畳み込み符号
器の結線情報によって決まる。したがって、式（１）に
示すような関係が成り立つか否かは、畳み込み符号器の
結線情報によって決まることになる。

【００５６】一般的に、入力信号線と最後のシフトレジ
スタの出力信号線とが排他的論理和回路に結線されてい
る場合には、式（１）のような関係が成り立つ。

【００５７】例えば図６に示す畳み込み符号器では、入
力信号ｘinとシフトレジスタ７０ｃの出力信号ｘ3 とが
排他的論理和回路７１ｅに入力されているので、 ＢＭ（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ2 ）において Ｇ0 ＝ｘinxor ｘ1 xor ｘ3 Ｇ1 ＝ｘinxor ｘ2 xor ｘ3 Ｇ2 ＝ｘinxor ｘ3 ＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ）において Ｇ0 ＝〜ｘinxor ｘ1 xor 〜ｘ3 Ｇ1 ＝〜ｘinxor ｘ2 xor 〜ｘ3 Ｇ2 ＝〜ｘinxor 〜ｘ3 排他的論理和の性質から、 ｘinxor ｘ3 ＝〜ｘinxor 〜ｘ3 が必ず成り立つので、ＢＭ（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ
2 ）とＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ）とにお
いて信号Ｇ0 ，Ｇ1 ，Ｇ2 がそれぞれ等しくなり、した
がってすでに述べたブランチメトリックと符号化信号と
の関係により、 ＢＭ（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ2 ） ＝ＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ） …（５） が成り立つ。式（５）に ｘ1 ＝ａ ｘ2 ＝ｂ ｘ3 ＝ｃ ｘin＝ｄ を代入すると式（１）が得られる。 （Ａ） ＢＭ(000,000) ＝ＢＭ(001,100) …（２）に
ついて ＢＭ(000,000) ：ｘin＝０，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝０ Ｇ0 ＝０xor ０xor ０＝０ Ｇ1 ＝０xor ０xor ０＝０ Ｇ2 ＝０xor ０＝０ ＢＭ(001,100) ：ｘin＝１，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝１ Ｇ0 ＝１xor ０xor １＝０ Ｇ1 ＝１xor ０xor １＝０ Ｇ2 ＝１xor １＝０ （Ｂ） ＢＭ(000,100) ＝ＢＭ(001,000) …（３）に
ついて ＢＭ(000,100) ：ｘin＝１，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝０ Ｇ0 ＝１xor ０xor ０＝１ Ｇ1 ＝１xor ０xor ０＝１ Ｇ2 ＝１xor ０＝１ ＢＭ(001,000) ：ｘin＝０，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝１ Ｇ0 ＝０xor ０xor １＝１ Ｇ1 ＝０xor ０xor １＝１ Ｇ2 ＝０xor １＝１ （Ｃ） ＢＭ(110,111) ＝ＢＭ(111,011) について ＢＭ(110,111) ：ｘin＝１，ｘ1 ＝１，ｘ2 ＝１，ｘ3
＝０ Ｇ0 ＝１xor １xor ０＝０ Ｇ1 ＝１xor １xor ０＝０ Ｇ2 ＝１xor ０＝１ ＢＭ(111,011) ：ｘin＝０，ｘ1 ＝１，ｘ2 ＝１，ｘ3
＝１ Ｇ0 ＝０xor １xor １＝０ Ｇ1 ＝０xor １xor １＝０ Ｇ2 ＝０xor １＝１

【００５８】現在、携帯電話等で標準化されている畳み
込み符号器は、入力信号線と最後のシフトレジスタの出
力信号線とが排他的論理和回路に結線されているので、
このような畳み込み符号器によって符号化された信号に
対してビタビ復号を行う場合には、式（１）の関係が成
り立つことになる。

【００５９】（第２の実施形態）図２に示すデータ処理
装置において、メモリ１０の更新前パスメトリックの格
納状態、レジスタ４１〜４８のブランチメトリックの格
納状態、及びメモリ２０の更新後パスメトリックの格納
状態は、図３及び図４に示すようなものに限られるもの
ではない。これらの格納状態は、ビタビ復号で用いるト
レリス線図によって異なる。

【００６０】図７はビタビ復号において用いるトレリス
線図の例であり、図１に示すトレリス線図と実質的には
同等のものである。ただし、状態の並び順が図１とは異
なっており、図７では上位から下位に向かってビットを
インクリメントした順に状態が並べられている。ただ
し、更新前の状態と更新後の状態との対応関係は図１と
同じであり、例えば更新後に状態０００になり得るのは
更新前における状態０００及び状態００１であり、更新
後に状態１００になり得るのも更新前における状態００
０及び状態００１である。

【００６１】本実施形態に係るデータ処理装置は、図７
に示すトレリス線図にしたがってパスメトリックの更新
を行うものである。装置の構成は図２に示す第１の実施
形態に係るデータ処理装置と共通であるが、メモリ１０
の更新前パスメトリックの格納状態、レジスタ４１〜４
８のブランチメトリックの格納状態、及びメモリ２０の
更新後パスメトリックの格納状態が第１の実施形態と異
なる。またメモリ１０，２０の格納状態が異なるので、
ポインタ制御部６０によるポインタ１１，２１の制御も
第１の実施形態と異なっている。

【００６２】図８（ａ）はメモリ１０の更新前パスメト
リックの格納状態を示す図である。図８（ａ）に示すよ
うに、メモリ１０は更新前パスメトリックを図７に示す
トレリス線図における状態の順に、番地0000h を先頭番
地としてまず偶数番地に格納し続いて奇数番地に格納し
ている。すなわち、番地0000h にはＰＭ(000) が、番地
0002h にはＰＭ(100) が、番地0004h にはＰＭ(010)
が、番地0006h にはＰＭ(110) が格納され、続いて番地
0001h にはＰＭ(001) が、番地0003h にはＰＭ(101)
が、番地0005h にはＰＭ(011) が、番地0007h にはＰＭ
(111) がそれぞれ格納される。

【００６３】一方、メモリ２０は、番地0c00h を先頭番
地として、更新後パスメトリックをメモリ１０が更新前
パスメトリックを格納するのと同一の順序で格納する。
ポインタ１１はメモリ１０の先頭番地である0000h を、
ポインタ２１はメモリ２０の先頭番地である0c00h を格
納する。

【００６４】またレジスタ４１〜４８は、図８（ｂ）に
示すように、メモリ１０に格納された更新前パスメトリ
ックに対応するようにブランチメトリックを格納してい
る。すなわち、レジスタ４１にはＢＭ(000,000) が、レ
ジスタ４２にはＢＭ(000,100) が、レジスタ４３にはＢ
Ｍ(100,010) が、レジスタ４４にはＢＭ(100,110) が、
レジスタ４５にはＢＭ(010,001) が、レジスタ４６には
ＢＭ(010,101) が、レジスタ４７にはＢＭ(110,011)
が、レジスタ４８にはＢＭ(110,111) が予め格納されて
いる。

【００６５】本実施形態に係るデータ処理装置の動作に
ついて説明する。

【００６６】第１のサイクルでは第１の実施形態と同様
の処理を行う。まず、ポインタ１１はメモリ１０に対し
て番地0000h を指定する。メモリ１０は、ポインタ１１
により指定された番地の最下位ビットを除くビットを上
位ビットとして共通に有する偶数番地及び奇数番地に格
納された２個の更新前パスメトリックを、データバス５
１ａ，５１ｂに出力する。すなわちメモリ１０は、番地
0000h に格納しているＰＭ(000) をデータバス５１ａ
に、番地0001h に格納されているＰＭ(001) をデータバ
ス５１ｂに出力する。ＰＭ(000) 及びＰＭ(001) は図７
に示すトレリス線図から分かるように、ＰＭ´(000) を
求めるために必要な２個の更新前パスメトリックであ
る。

【００６７】続いてＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａを転送された更新前パ
スメトリックＰＭ(000) とレジスタ４１からスワッパ４
９を経由して読み出されたたブランチメトリックＢＭ(0
00,000) とを加算する一方、第２の加算器３１ｂはデー
タバス５１ｂを転送された更新前パスメトリックＰＭ(0
01) とレジスタ４２からスワッパ４９を経由して読み出
されたブランチメトリックＢＭ(000,100) （＝ＢＭ(00
1,000) ）とを加算する。比較器３２は第１及び第２の
加算器３１ａ，３１ｂの加算結果データの大小比較を行
い、第１の加算器３１ａの加算結果データの方が小さい
ときは選択信号３６として「１」を出力し、そうでない
ときは「０」を出力する。セレクタ３３は選択信号３６
が「１」のときは第１の加算器３１ａの加算結果データ
をラッチ３４に選択出力する一方、選択信号３６が
「０」のときは第２の加算器３１ｂの加算結果データを
ラッチ３４に出力する。ラッチ３４はセレクタ３３の出
力データすなわち更新後パスメトリックＰＭ'(000)を格
納する。

【００６８】第２のサイクルでは、ＡＣＳ演算部３０は
ラッチ３４が保持していた更新後パスメトリックを出力
し、出力された更新後パスメトリックはデータバス５２
を転送されメモリ２０のポインタ２１が指示する番地に
書き込まれる。すなわち、メモリ２０の番地0c00h に更
新後パスメトリックＰＭ'(000)が書き込まれる。

【００６９】続いて、第１のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(00
0) ，ＰＭ(001) をそのまま用いて、次のＡＣＳ演算を
実行する。このときスワッパ４９は、第１のサイクルに
おいて第１の加算器３１ａに入力されたブランチメトリ
ックが第２の加算器３１ｂに入力されかつ第１のサイク
ルにおいて第２の加算器３１ｂに入力されたブランチメ
トリックが第１の加算器３１ａに入力されるように、ブ
ランチメトリックを置換する。

【００７０】すなわち、第２のサイクルではメモリ１０
のアクセスは行わず、ＡＣＳ演算部３０において、第１
の加算器３１ａはデータバス５１ａの更新前パスメトリ
ックＰＭ(000) とレジスタ４２からスワッパ４９を経由
して読み出されたブランチメトリックＢＭ(000,100) と
を加算する一方、第２の加算器３１ｂはデータバス５１
ｂの更新前パスメトリックＰＭ(001) とレジスタ４１か
らスワッパ４９を経由して読み出されたブランチメトリ
ックＢＭ(000,000) （＝ＢＭ(001,100) ）とを加算す
る。

【００７１】比較器３２およびセレクタ３３は第１のサ
イクルと同様に動作する。ラッチ３４はセレクタ３３の
出力データすなわち更新後パスメトリックＰＭ'(100)を
保持する。ここまでは第１の実施形態と同様の処理であ
る。

【００７２】第１の実施形態と異なるのは、ポインタ制
御部６０はポインタ１１が保持する番地に「２」を加算
すると共にポインタ２１が保持する番地に「２」を加算
する点である。これにより、ポインタ１１が保持する番
地は0002h になり、ポインタ２１が保持する番地は0c02
h になる。

【００７３】第３のサイクルでは、ラッチ３４の保持デ
ータをデータバス５２に出力し、メモリ２０のポインタ
２１が指示する番地に書き込む。すなわちこのとき、メ
モリ２０の番地0c02h に更新後パスメトリックＰＭ'(10
0)が書き込まれる。図９はこのときのメモリ２０の更新
後パスメトリックの格納状態を示す図である。

【００７４】続いて、ポインタ１１が指示する番地が00
02h であるので、メモリ１０の番地0002h 及び番地0003
h から更新前パスメトリックＰＭ(100) 及びＰＭ(101)
が読み出され、レジスタ４３からブランチメトリックＢ
Ｍ(100,010) が、レジスタ４４からブランチメトリック
ＢＭ(100,110) が読み出される。以降は第１のサイクル
と同様の動作によって、更新後パスメトリックＰＭ'(01
0)がラッチ３４に格納される。

【００７５】ポインタ制御部６０は、ポインタ２１が保
持する番地に「２」を加算する。このときポインタ２１
が保持する番地は0c04h となる。

【００７６】第４のサイクルでは、ラッチ３４の保持デ
ータをデータバス５２に出力し、メモリ２０のポインタ
２１が指示する番地に書き込む。すなわちこのとき、メ
モリ２０の番地0c04h に更新後パスメトリックＰＭ'(01
0)が書き込まれる。

【００７７】続いて、第３のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(10
0) ，ＰＭ(101) をそのまま用いて、次のＡＣＳ演算を
実行する。すなわち第４のサイクルではメモリ１０のア
クセスは行わずに、ＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａの更新前パスメトリッ
クＰＭ(100) とレジスタ４４からスワッパ４９を経由し
て読み出されたブランチメトリックＢＭ(100,110) を加
算する一方、第２の加算器３１ｂはデータバス５１ｂの
更新前パスメトリックＰＭ(101) とレジスタ４３からス
ワッパ４９を経由して読み出されたブランチメトリック
ＢＭ(100,010) （＝ＢＭ(101,110) ）を加算する。以降
は第２のサイクルと同様の処理によって、更新後パスメ
トリックＰＭ'(110)がラッチ３４に格納される。

【００７８】ポインタ制御部６０は、ポインタ１１が保
持する番地に「２」を加算すると共にポインタ２１が保
持する番地に「２」を加算する。この結果、ポインタ１
１が保持する番地は0004h になると共にポインタ２１が
保持する番地は0c06h になる。 以降、同様の処理を繰
り返すことによってパスメトリックの更新を実行する。
なお次の第５のサイクルでは、ポインタ制御部６０はポ
インタ２１が保持する番地に「２」を加算する代わりに
番地0c01h を設定し、以降は各サイクルにおいて「２」
を加算する。

【００７９】以上説明したように、本実施形態によると
第１の実施形態と同様に、更新後パスメトリック（例え
ばＰＭ´(000) ）を求めるとき、更新前パスメトリック
を格納するメモリ１０を１回アクセスするだけでＡＣＳ
演算に必要な２個の更新前パスメトリック（ＰＭ(000)
及びＰＭ(001) ）を読み出すことができる。また、読み
出した２個の更新前パスメトリックを用いて他の更新後
パスメトリック（ＰＭ´(100) ）を求めることによっ
て、メモリ１０のアクセス回数をさらに減らすことがで
きる。

【００８０】なお、メモリ１０の更新前パスメトリック
の格納状態は第１及び第２の実施形態で示したものに限
られるものではなく、一の更新後パスメトリックを求め
るために用いる２個の更新前パスメトリックが上位ビッ
トが共通の偶数番地及び奇数番地に格納されていればよ
い。またメモリ１０の構成によっては、前記２個の更新
前パスメトリックが上位ビットが共通の偶数番地及び奇
数番地に格納されている必要は必ずしもなく、一の更新
後パスメトリックを求めるために用いる２個の更新前パ
スメトリックが１回のアクセスで読み出し可能であれば
よい。さらに、更新前パスメトリックを格納する手段は
メモリに限られるものではなく、例えばレジスタでもよ
い。

【００８１】なお第１及び第２の実施形態では、畳み込
み符号の拘束長ｋが４である場合のデータ処理装置につ
いて説明したが、任意の拘束長（ただし３以上）の畳み
込み符号に対して、第１及び第２の本実施形態と同様に
本発明に係るデータ処理装置を実現することができる。
このとき状態数は２^(k-1) 個になるので、パスメトリッ
ク格納手段は２^(k-1) 個の更新前パスメトリックを格納
できるように構成する必要がある。例えば、拘束長ｋが
７の場合は６４個のパスメトリックを、拘束長ｋが９の
場合は２５６個のパスメトリックを格納できるようにパ
スメトリック格納手段を構成する必要がある。

【００８２】また、ＡＣＳ演算部３０は１サイクルにお
いて２つの加算処理と比較処理とが実行できればよく、
図２に示した構成に限られるものではない。

【００８３】またブランチメトリックは必ずしもレジス
タに格納する必要はなく、例えばメモリに格納しても構
わない。

【００８４】また、メモリアクセスに要するアドレス生
成部（ポインタ）は２系統必要になるが、ＤＳＰは一般
的には独立した２系統のメモリアクセス用アドレス発生
機構を有しているので、本発明は一般的なＤＳＰに容易
に適用することができる。

【００８５】なお、本発明に係るデータ処理装置は、例
えば通信のための基地局装置において用いられる。図１
０は本発明に係るデータ処理装置を備えた基地局装置の
構成を示すブロック図であり、次世代の通信方式である
ＣＤＭＡ方式を採用した場合の構成を示す図である。な
おＣＤＭＡ方式を採用しない場合には、拡散および逆拡
散の処理が不要になる。図１０において、８０はチャネ
ルデコーダ８１およびチャネルコーダ８２を備え、復号
および符号化を含むチャネルコーディックを主な処理と
するＤＳＰであり、本発明に係るデータ処理装置によっ
てビタビ復号のＡＣＳ演算を行うものである。

【００８６】図１０に示す基地局装置の受信動作は次の
ようになる。まず、携帯機器からの送信波をＲＦ回路８
３によって受信処理し、さらにＡ／Ｄ変換等を施してデ
ィジタルデータに変換する。このディジタルデータに対
し、逆拡散処理および同期検波処理を施して、受信デー
タに変換する。この受信データは通信路の途中で誤りを
含んだものなので、チャネルデコーダ８１は入力された
受信データに対して、デインターリーブ，ビタビ復号，
ＣＲＣ（Cyclic Redundancy Check ）などの、誤り訂正
を含む復号処理を行う。復号されたデータは、データ変
換器８４を介して、固定電話網や有線データ通信など無
線通信とは形態の異なるシステムに送信される。

【００８７】また、送信動作は次のようになる。データ
変換器８４から送られたデータに対して、チャネルコー
ダ８２はインターリーブ、畳み込み符号、ＣＲＣ（Cycl
ic Redundancy Check ）などの符号化処理を行う。符号
化されたデータは、変調処理および逆拡散処理が施され
た後、ＲＦ回路８３によって携帯機器に送信される。

【００８８】携帯機器はチャネルコーデックを行うため
に１個のＤＳＰを有しているのに対して、基地局装置は
図１０に示すようなＤＳＰ８０を、ユーザーが利用する
チャネルの個数分だけ備えている。したがって、本発明
によるデータ処理装置の消費電力低減によって、基地局
装置全体の消費電力低減という効果が顕著に得られるこ
とになる。

【００８９】

【発明の効果】以上のように本発明によると、一の更新
後パスメトリックを求めるときパスメトリック格納手段
を１回アクセスするだけでよいので、前記パスメトリッ
ク格納手段のアクセス回数を削減することができ、これ
により、データ処理装置の消費電力を低減することがで
きると共にパスメトリック更新処理の高速化を実現する
ことができる。

【００９０】また、一の更新後パスメトリックを求める
ために読み出した２個の更新前パスメトリックを基にし
て他の更新後パスメトリックを求めるので、パスメトリ
ック格納手段のアクセス回数を削減することができ、こ
れにより、データ処理装置の消費電力を低減することが
できると共にパスメトリック更新処理の高速化を実現す
ることができる。

【図面の簡単な説明】

【図１】トレリス線図の一例であり、本発明の第１の実
施形態に係るデータ処理装置の動作の基になるものを示
す図である。

【図２】本発明の第１及び第２の実施形態に係るデータ
処理装置の構成を示す図である。

【図３】（ａ）は本発明の第１の実施形態に係るデータ
処理装置におけるメモリ１０の更新前パスメトリックの
格納状態を示す図であり、（ｂ）は本発明の第１の実施
形態に係るデータ処理装置におけるレジスタ４１〜４８
のブランチメトリックの格納状態を示す図である。

【図４】本発明の第１の実施形態に係るデータ処理装置
におけるメモリ２０の更新後パスメトリックの格納状態
を示す図である。

【図５】図２に示すデータ処理装置の動作を示すタイミ
ングチャートである。

【図６】畳み込み符号器の一例の構成を示す図である。

【図７】トレリス線図の一例であり、本発明の第２の実
施形態に係るデータ処理装置の動作の基になるものを示
す図である。

【図８】（ａ）は本発明の第２の実施形態に係るデータ
処理装置におけるメモリ１０の更新前パスメトリックの
格納状態を示す図であり、（ｂ）は本発明の第２の実施
形態に係るデータ処理装置におけるレジスタ４１〜４８
のブランチメトリックの格納状態を示す図である。

【図９】本発明の第２の実施形態に係るデータ処理装置
におけるメモリ２０の更新後パスメトリックの格納状態
を示す図である。

【図１０】本発明に係るデータ処理装置を用いた基地局
装置の構成を示すブロック図である。

【符号の説明】

ＰＭ(X) 状態Ｘの更新前パスメトリック ＰＭ´(X) 状態Ｘの更新後パスメトリック ＢＭ(Y,Z) 更新前の状態Ｙと更新後の状態Ｚ間のブラ
ンチメトリック １０ メモリ １１，２１ ポインタ ３０ ＡＣＳ演算部 ３１ａ 第１の加算器 ３１ｂ 第２の加算器 ３２ 比較器 ３３ セレクタ（選択手段） ４０ ブランチメトリック格納手段 ６０ ポインタ制御部 ８０ ＤＳＰ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B001 AA04 AA13 AC01 AC04 AC05 AD06 5J065 AC02 AD04 AG05 AG06 AH02 AH05 AH06 AH09 AH15 AH23 5K014 AA01 BA06 BA11 EA01 FA16 HA05

Claims (6)

【特許請求の範囲】
1. 【請求項１】 無線通信を中継する基地局装置であっ
   て、 受信データを復号処理するＤＳＰを備えており、 前記ＤＳＰは、ビタビ復号においてパスメトリックの更
   新を行うデータ処理装置を有し、 前記データ処理装置は、 更新前パスメトリックを格納するパスメトリック格納手
   段と、 前記パスメトリック格納手段から読み出された第１およ
   び第２の更新前パスメトリックを基にしてＡＣＳ演算を
   行って第１の更新後パスメトリックを求めるとともに、
   この読み出した第１および第２の更新前パスメトリック
   を基にしてＡＣＳ演算を行って第２の更新後パスメトリ
   ックを求めるＡＣＳ演算部と、 ブランチメトリックを格納するものであり、前記第１お
   よび第２の更新後パスメトリックを求めるために必要な
   第１および第２のブランチメトリックを対にして格納す
   るブランチメトリック格納手段とを備え、 前記ＡＣＳ演算部は、 第１の更新後パスメトリックを求めるＡＣＳ演算におい
   て、前記第１の更新前パスメトリックと前記第１のブラ
   ンチメトリックとを加算するとともに、前記第２の更新
   前パスメトリックと前記第２のブランチメトリックとを
   加算し、 第２の更新後パスメトリックを求めるＡＣＳ演算におい
   て、前記第１の更新前パスメトリックと前記第２のブラ
   ンチメトリックとを加算すると共に、前記第２の更新前
   パスメトリックと前記第１のブランチメトリックとを加
   算するものであることを特徴とする基地局装置。
2. 【請求項２】 請求項１記載の基地局装置において、 前記ＡＣＳ演算部は、前記第１の更新前パスメトリック
   とブランチメトリックとを加算する第１の加算器と、前
   記第２の更新前パスメトリックとブランチメトリックと
   を加算する第２の加算器とを有しており、 前記ブランチメトリック格納手段は、 前記ＡＣＳ演算部が第１の更新後パスメトリックを求め
   るＡＣＳ演算を行うとき、前記第１のブランチメトリッ
   クを前記第１の加算器に入力するとともに前記第２のブ
   ランチメトリックを前記第２の加算器に入力する一方、
   前記ＡＣＳ演算部が第２の更新後パスメトリックを求め
   るＡＣＳ演算を行うとき、前記第１のブランチメトリッ
   クを前記第２の加算器に入力するとともに前記第２のブ
   ランチメトリックを前記第１の加算器に入力するもので
   あることを特徴とする基地局装置。
3. 【請求項３】 請求項１記載の基地局装置において、 前記パスメトリック格納手段は、メモリを有しており、 前記メモリは、最下位ビット以外のビットが共通である
   偶数番地及び奇数番地に格納されたデータが１回のアク
   セスで読み出し可能に構成されており、 前記パスメトリック格納手段は、一の更新後パスメトリ
   ックを求めるために必要な２個の更新前パスメトリック
   を、前記メモリの、最下位ビット以外のビットが共通で
   ある偶数番地及び奇数番地に格納することを特徴とする
   基地局装置。
4. 【請求項４】 請求項３記載の基地局装置において、 前記パスメトリック格納手段は、更新前パスメトリック
   を、前記メモリに、各更新前パスメトリックに対応する
   状態を表すビットの昇順に、一の偶数番地を先頭番地と
   して順に格納することを特徴とする基地局装置。
5. 【請求項５】 請求項１記載の基地局装置において、 前記ＡＣＳ演算部によって求められた更新後パスメトリ
   ックを、一の新たな更新後パスメトリックを求めるため
   に必要な２個の更新後パスメトリックが１回のアクセス
   で読み出し可能なように、格納する他のパスメトリック
   格納手段を備え、 前記ＡＣＳ演算部は、前記他のパスメトリック格納手段
   から１回のアクセスで読み出された２個の更新後パスメ
   トリックを基にして、ＡＣＳ演算を行って新たな更新後
   パスメトリックを求めるものであることを特徴とする基
   地局装置。
6. 【請求項６】 無線通信を中継する基地局装置であっ
   て、 受信データを復号処理するＤＳＰを備えており、 前記ＤＳＰは、ビタビ復号においてパスメトリックの更
   新を行うデータ処理装置を有し、 前記データ処理装置は、 更新前パスメトリックを格納するパスメトリック格納手
   段と、 ブランチメトリックを格納するブランチメトリック格納
   手段と、 前記パスメトリック格納手段から読み出された更新前パ
   スメトリックを基にして、前記ブランチメトリック格納
   手段から読み出されたブランチメトリックを用いて、Ａ
   ＣＳ演算を行い、更新後パスメトリックを求めるＡＣＳ
   演算部とを備え、 前記ＡＣＳ演算部は、 一の更新後パスメトリックを求めるＡＣＳ演算と、他の
   更新後パスメトリックを求めるＡＣＳ演算とにおいて、
   前記ブランチメトリック格納手段に格納された一のブラ
   ンチメトリックを、共通に、用いるものであることを特
   徴とする基地局装置。