JPH05206871A - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
- Publication number
- JPH05206871A JPH05206871A JP1243192A JP1243192A JPH05206871A JP H05206871 A JPH05206871 A JP H05206871A JP 1243192 A JP1243192 A JP 1243192A JP 1243192 A JP1243192 A JP 1243192A JP H05206871 A JPH05206871 A JP H05206871A
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- JP
- Japan
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- path
- path memory
- circuit
- memory circuit
- viterbi decoding
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Abstract
(57)【要約】
【目的】 畳み込み符号を受信して誤り訂正を行う誤り
訂正回路で複数種類の状態変移数で使用可能なパスメモ
リ回路を備えたビタビ復号回路に関し、元の状態数より
小さい状態数を有するビタビ復号回路として複数個に分
割する場合に、ハードウェア量の増加を伴わずにパスメ
モリ回路間の接続変更に対応できる。 【構成】 パスメモリ回路が選択機能付きシフトレジス
タで構成される拘束長Ｋのビタビ復号回路において、前
記パスメモリ回路の偶数段および奇数段に入力されるパ
スセレクト信号を個別に備え、前記パスメモリ回路を拘
束長Ｋのビタビ復号回路のパスメモリ回路として使用す
る場合には偶数段および奇数段のパスメモリ回路に同一
のパスセレクト信号を与え、拘束長Ｋ−１以下のビタビ
復号回路のパスメモリ回路として使用する場合には偶数
段または奇数段のパスメモリ回路に固定値のパスセレク
ト信号を与えることを特徴とする。
訂正回路で複数種類の状態変移数で使用可能なパスメモ
リ回路を備えたビタビ復号回路に関し、元の状態数より
小さい状態数を有するビタビ復号回路として複数個に分
割する場合に、ハードウェア量の増加を伴わずにパスメ
モリ回路間の接続変更に対応できる。 【構成】 パスメモリ回路が選択機能付きシフトレジス
タで構成される拘束長Ｋのビタビ復号回路において、前
記パスメモリ回路の偶数段および奇数段に入力されるパ
スセレクト信号を個別に備え、前記パスメモリ回路を拘
束長Ｋのビタビ復号回路のパスメモリ回路として使用す
る場合には偶数段および奇数段のパスメモリ回路に同一
のパスセレクト信号を与え、拘束長Ｋ−１以下のビタビ
復号回路のパスメモリ回路として使用する場合には偶数
段または奇数段のパスメモリ回路に固定値のパスセレク
ト信号を与えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、畳み込み符号を受信し
て誤り訂正を行う誤り訂正回路において、複数種類の状
態変移数で使用可能なパスメモリ回路を備えたビタビ復
号回路に関する。
て誤り訂正を行う誤り訂正回路において、複数種類の状
態変移数で使用可能なパスメモリ回路を備えたビタビ復
号回路に関する。
【０００２】
【従来の技術】ビタビ復号回路は、畳み込み符号に対し
て非常に高い符号化利得が得られる誤り訂正回路である
が、高速動作させる場合には膨大なハードウェア量が必
要となるので、所定の符号化率や拘束長に対応するには
符号化利得を譲歩せざるを得なかった。
て非常に高い符号化利得が得られる誤り訂正回路である
が、高速動作させる場合には膨大なハードウェア量が必
要となるので、所定の符号化率や拘束長に対応するには
符号化利得を譲歩せざるを得なかった。
【０００３】図２は、従来のビタビ復号回路の構成例を
示すブロック図である。図において、入力端子２１1 ，
２１2 に入力される受信畳み込み符号は、加算比較選択
（ＡＣＳ(Add Compare Select)) 部２２に入力される。
加算比較選択部２２の各ＡＣＳ回路（ＡＣＳ1 〜ＡＣＳ
4 ）では、加算・比較・選択機能により畳み込み符号の
各状態の生き残りパスとそのパスメトリック（尤度）が
計算される。加算比較選択部２２で算出されたパスメト
リックは最尤判定回路２３に供給され、パスセレクト
信号はパスメモリ回路２４に供給される。最尤判定回
路２３は、各パスメトリックに応じて各パスメモリ系
列に蓄えられた情報の中から最も尤度が高い系列を判定
し、そのパスメモリ系列の最終ビットを復号データと
して出力端子２５に出力する。
示すブロック図である。図において、入力端子２１1 ，
２１2 に入力される受信畳み込み符号は、加算比較選択
（ＡＣＳ(Add Compare Select)) 部２２に入力される。
加算比較選択部２２の各ＡＣＳ回路（ＡＣＳ1 〜ＡＣＳ
4 ）では、加算・比較・選択機能により畳み込み符号の
各状態の生き残りパスとそのパスメトリック（尤度）が
計算される。加算比較選択部２２で算出されたパスメト
リックは最尤判定回路２３に供給され、パスセレクト
信号はパスメモリ回路２４に供給される。最尤判定回
路２３は、各パスメトリックに応じて各パスメモリ系
列に蓄えられた情報の中から最も尤度が高い系列を判定
し、そのパスメモリ系列の最終ビットを復号データと
して出力端子２５に出力する。
【０００４】ここで、パスメモリ回路２４は、パスセレ
クト信号に従って生き残りパスを更新し、記憶する回
路であり、各ＡＣＳ回路ごとに選択機能付きシフトレジ
スタが縦に接続されて全部で状態数個の系列をなし、そ
のシフトレジスタ系列の相互間が畳み込み符号の状態遷
移に合わせて結合される。なお、状態数Ｎとは、符号化
率ｎ／ｍ、拘束長Ｋとした信号列の取りうる状態の数で
あり、 Ｎ＝２n(K-1) として与えられる。
クト信号に従って生き残りパスを更新し、記憶する回
路であり、各ＡＣＳ回路ごとに選択機能付きシフトレジ
スタが縦に接続されて全部で状態数個の系列をなし、そ
のシフトレジスタ系列の相互間が畳み込み符号の状態遷
移に合わせて結合される。なお、状態数Ｎとは、符号化
率ｎ／ｍ、拘束長Ｋとした信号列の取りうる状態の数で
あり、 Ｎ＝２n(K-1) として与えられる。
【０００５】図３は、従来のビタビ復号回路（状態数
８）におけるパスメモリ回路間の接続例を示す図であ
る。図において、各パスメモリ回路３１は、パスセレク
ト信号により前段のパスメモリ回路からのパスを選
択して記憶し、次段のパスメモリ回路に与える。ここ
で、各パスメモリ回路３１の構成例を図４に示す。パス
セレクト信号はアンドゲート４１およびインバータ４
２を介してアンドゲード４３に与えられ、それぞれ前段
のパスメモリ回路からのパスとの論理積がとられる。
各論理積出力はオアゲート４４を介して次段のパスメモ
リ回路へのパスとなる。
８）におけるパスメモリ回路間の接続例を示す図であ
る。図において、各パスメモリ回路３１は、パスセレク
ト信号により前段のパスメモリ回路からのパスを選
択して記憶し、次段のパスメモリ回路に与える。ここ
で、各パスメモリ回路３１の構成例を図４に示す。パス
セレクト信号はアンドゲート４１およびインバータ４
２を介してアンドゲード４３に与えられ、それぞれ前段
のパスメモリ回路からのパスとの論理積がとられる。
各論理積出力はオアゲート４４を介して次段のパスメモ
リ回路へのパスとなる。
【０００６】なお、図３において、パスメモリ回路３１
11，３１15には次段のパスメモリ回路３１21，３１22が
接続され、パスメモリ回路３１12，３１16には次段のパ
スメモリ回路３１23，３１24が接続され、パスメモリ回
路３１13，３１17には次段のパスメモリ回路３１25，３
１26が接続され、パスメモリ回路３１14，３１18には次
段のパスメモリ回路３１27，３１28が接続される。パス
メモリ回路３１21〜３１28と次段のパスメモリ回路３１
31〜３１38との接続についても同様である。
11，３１15には次段のパスメモリ回路３１21，３１22が
接続され、パスメモリ回路３１12，３１16には次段のパ
スメモリ回路３１23，３１24が接続され、パスメモリ回
路３１13，３１17には次段のパスメモリ回路３１25，３
１26が接続され、パスメモリ回路３１14，３１18には次
段のパスメモリ回路３１27，３１28が接続される。パス
メモリ回路３１21〜３１28と次段のパスメモリ回路３１
31〜３１38との接続についても同様である。
【０００７】さて、このようなビタビ復号回路の状態数
を削減し、元の状態数のビタビ復号回路を複数個に分割
して並列処理に振り分ける構成とすることにより、符号
化利得は低下するものの高速動作を可能にすることがで
きる。ただし、状態数の削減に応じて状態変移数が変わ
るので、パスメモリ回路間の接続が変更になる。
を削減し、元の状態数のビタビ復号回路を複数個に分割
して並列処理に振り分ける構成とすることにより、符号
化利得は低下するものの高速動作を可能にすることがで
きる。ただし、状態数の削減に応じて状態変移数が変わ
るので、パスメモリ回路間の接続が変更になる。
【０００８】図５は、従来法により状態数８から状態数
４への変更時のパスメモリ回路間の接続例を示す図であ
る。図において、点線で示すパスが、状態数４に変更
する場合に必要となり、各パスメモリ回路３２が選択す
るのは前段のパスメモリ回路からのパス，の３本と
なる。また、各パスメモリ回路３２には、パスセレクト
信号-1，-2の２本を入力する必要がある。
４への変更時のパスメモリ回路間の接続例を示す図であ
る。図において、点線で示すパスが、状態数４に変更
する場合に必要となり、各パスメモリ回路３２が選択す
るのは前段のパスメモリ回路からのパス，の３本と
なる。また、各パスメモリ回路３２には、パスセレクト
信号-1，-2の２本を入力する必要がある。
【０００９】ここで、各パスメモリ回路３２の構成例を
図６に示す。パスセレクト信号-1はアンドゲート４１
およびインバータ４２を介してアンドゲード４３に与え
られ、それぞれ前段のパスメモリ回路からのパスとの
論理積がとられる。各論理積出力はオアゲート４４を介
してアンドゲート４５に与えられる。また、パスセレク
ト信号-2はアンドゲート４６およびインバータ４７を
介してアンドゲード４５に与えられ、前段のパスメモリ
回路からのパスとの論理積およびオアゲート４４の出
力との論理積がとられる。各論理積出力はオアゲート４
８を介して次段のパスメモリ回路へのパス，とな
る。
図６に示す。パスセレクト信号-1はアンドゲート４１
およびインバータ４２を介してアンドゲード４３に与え
られ、それぞれ前段のパスメモリ回路からのパスとの
論理積がとられる。各論理積出力はオアゲート４４を介
してアンドゲート４５に与えられる。また、パスセレク
ト信号-2はアンドゲート４６およびインバータ４７を
介してアンドゲード４５に与えられ、前段のパスメモリ
回路からのパスとの論理積およびオアゲート４４の出
力との論理積がとられる。各論理積出力はオアゲート４
８を介して次段のパスメモリ回路へのパス，とな
る。
【００１０】
【発明が解決しようとする課題】このように、高速化を
図る目的でビタビ復号回路を複数個に分割しても、従来
法では状態数の削減に応じてパスメモリ回路間の接続が
変更になり、それに伴って各パスメモリ回路で選択する
パスが増え（上述の例では２本から３本に増える）、回
路規模の増大をもたらしていた。
図る目的でビタビ復号回路を複数個に分割しても、従来
法では状態数の削減に応じてパスメモリ回路間の接続が
変更になり、それに伴って各パスメモリ回路で選択する
パスが増え（上述の例では２本から３本に増える）、回
路規模の増大をもたらしていた。
【００１１】本発明は、元の状態数より小さい状態数を
有するビタビ復号回路として複数個に分割する場合に、
ハードウェア量の増加を伴わずにパスメモリ回路間の接
続変更に対応できるビタビ復号回路を提供することを目
的とする。
有するビタビ復号回路として複数個に分割する場合に、
ハードウェア量の増加を伴わずにパスメモリ回路間の接
続変更に対応できるビタビ復号回路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明は、パスメモリ回
路が選択機能付きシフトレジスタで構成される拘束長Ｋ
のビタビ復号回路において、前記パスメモリ回路の偶数
段および奇数段に入力されるパスセレクト信号を個別に
備え、前記パスメモリ回路を拘束長Ｋのビタビ復号回路
のパスメモリ回路として使用する場合には偶数段および
奇数段のパスメモリ回路に同一のパスセレクト信号を与
え、拘束長Ｋ−１以下のビタビ復号回路のパスメモリ回
路として使用する場合には偶数段または奇数段のパスメ
モリ回路に固定値のパスセレクト信号を与えることを特
徴とする。
路が選択機能付きシフトレジスタで構成される拘束長Ｋ
のビタビ復号回路において、前記パスメモリ回路の偶数
段および奇数段に入力されるパスセレクト信号を個別に
備え、前記パスメモリ回路を拘束長Ｋのビタビ復号回路
のパスメモリ回路として使用する場合には偶数段および
奇数段のパスメモリ回路に同一のパスセレクト信号を与
え、拘束長Ｋ−１以下のビタビ復号回路のパスメモリ回
路として使用する場合には偶数段または奇数段のパスメ
モリ回路に固定値のパスセレクト信号を与えることを特
徴とする。
【００１３】
【作用】本発明は、偶数段または奇数段のパスメモリ回
路に固定値のパスセレクト信号を与えることにより、そ
のパスメモリ回路は常に特定のパスを選択することにな
る。状態数を変更する場合にこのようなパスメモリ回路
を配置することにより、２系列のパスメモリ回路に分割
することが可能となる。すなわち、パスメモリ回路が選
択する前段のパスメモリ回路からの入力数を増加せず
に、状態数に応じたパスメモリ回路間の接続を実現する
ことができる。
路に固定値のパスセレクト信号を与えることにより、そ
のパスメモリ回路は常に特定のパスを選択することにな
る。状態数を変更する場合にこのようなパスメモリ回路
を配置することにより、２系列のパスメモリ回路に分割
することが可能となる。すなわち、パスメモリ回路が選
択する前段のパスメモリ回路からの入力数を増加せず
に、状態数に応じたパスメモリ回路間の接続を実現する
ことができる。
【００１４】
【実施例】図１は、本発明のビタビ復号回路におけるパ
スメモリ回路間の接続例を示す図である。なお、本発明
は、状態数Ｎにかかわらず適用可能であるが、本実施例
の説明では状態数８から状態数４への変更時のパスメモ
リ回路間の接続例について示す。すなわち、状態数８の
パスメモリ回路１０を状態数４のパスメモリ回路１１，
１２として使用する構成例である。
スメモリ回路間の接続例を示す図である。なお、本発明
は、状態数Ｎにかかわらず適用可能であるが、本実施例
の説明では状態数８から状態数４への変更時のパスメモ
リ回路間の接続例について示す。すなわち、状態数８の
パスメモリ回路１０を状態数４のパスメモリ回路１１，
１２として使用する構成例である。
【００１５】図において、本実施例におけるパスメモリ
回路間の接続は図３に示す接続例と同様である。ただ
し、図５に示すように２系統のパスセレクト信号-1，
-2を用意し、Ａ段およびＣ段のパスメモリ回路３１11
〜３１18、３１31〜３１38にはパスセレクト信号-1を
与え、Ｂ段のパスメモリ回路３１21〜３１28にはパスセ
レクト信号-2を与える。
回路間の接続は図３に示す接続例と同様である。ただ
し、図５に示すように２系統のパスセレクト信号-1，
-2を用意し、Ａ段およびＣ段のパスメモリ回路３１11
〜３１18、３１31〜３１38にはパスセレクト信号-1を
与え、Ｂ段のパスメモリ回路３１21〜３１28にはパスセ
レクト信号-2を与える。
【００１６】本回路を状態数８のパスメモリ回路１０と
して使用する場合には、各パスメモリ回路３１が選択す
るパスを制御するパスセレクト信号-1，-2は同一の
信号とする。すなわち、Ａ段およびＣ段のパスメモリ回
路３１11〜３１18、３１31〜３１38と、Ｂ段のパスメモ
リ回路３１21〜３１28とは同一の機能を果たし、従来と
同様のパスメモリ回路が構成される。
して使用する場合には、各パスメモリ回路３１が選択す
るパスを制御するパスセレクト信号-1，-2は同一の
信号とする。すなわち、Ａ段およびＣ段のパスメモリ回
路３１11〜３１18、３１31〜３１38と、Ｂ段のパスメモ
リ回路３１21〜３１28とは同一の機能を果たし、従来と
同様のパスメモリ回路が構成される。
【００１７】一方、状態数４のパスメモリ回路１１，１
２として使用する場合には、Ａ段のパスメモリ回路３１
11〜３１18は、パスセレクト信号-1により前段のパス
メモリ回路からのパスを選択して記憶し、次のＢ段の
パスメモリ回路３１21〜３１ 28に与える。Ｂ段のパスメ
モリ回路３１21〜３１28は、パスセレクト信号-2によ
りＡ段のパスメモリ回路からのパスを選択して記憶
し、次のＣ段のパスメモリ回路３１31〜３１38に与え
る。このパスセレクト信号-2は、従来のＡＣＳ回路か
ら送信される信号とは異なり、Ｂ段のパスメモリ回路３
１21〜３１28が常に一方のパス（図中太線で示す）を選
択する固定値とする。さらに、Ｃ段のパスメモリ回路３
１31〜３１38は、パスセレクト信号-1により前段のパ
スメモリ回路からのパスを選択して記憶し、次段のパ
スメモリ回路に与える。
２として使用する場合には、Ａ段のパスメモリ回路３１
11〜３１18は、パスセレクト信号-1により前段のパス
メモリ回路からのパスを選択して記憶し、次のＢ段の
パスメモリ回路３１21〜３１ 28に与える。Ｂ段のパスメ
モリ回路３１21〜３１28は、パスセレクト信号-2によ
りＡ段のパスメモリ回路からのパスを選択して記憶
し、次のＣ段のパスメモリ回路３１31〜３１38に与え
る。このパスセレクト信号-2は、従来のＡＣＳ回路か
ら送信される信号とは異なり、Ｂ段のパスメモリ回路３
１21〜３１28が常に一方のパス（図中太線で示す）を選
択する固定値とする。さらに、Ｃ段のパスメモリ回路３
１31〜３１38は、パスセレクト信号-1により前段のパ
スメモリ回路からのパスを選択して記憶し、次段のパ
スメモリ回路に与える。
【００１８】このように、常に同一のパスを選択するパ
スメモリ回路をＢ段に配置することにより、Ａ段のパス
メモリ回路とＣ段のパスメモリ回路の間を接続するパス
は、状態数４のビタビ復号回路のパスメモリ回路の接続
とすることができる。この場合には、上２列と下２列か
ら構成されるパスメモリ回路１１と、中段４列から構成
されるパスメモリ回路１２の２系列が形成される。な
お、各パスメモリ回路３１の構成は状態数８の場合と同
様であり、図４に示すものを使用することができる。す
なわち、状態数の削減に伴う回路規模の増大を回避する
ことができる。
スメモリ回路をＢ段に配置することにより、Ａ段のパス
メモリ回路とＣ段のパスメモリ回路の間を接続するパス
は、状態数４のビタビ復号回路のパスメモリ回路の接続
とすることができる。この場合には、上２列と下２列か
ら構成されるパスメモリ回路１１と、中段４列から構成
されるパスメモリ回路１２の２系列が形成される。な
お、各パスメモリ回路３１の構成は状態数８の場合と同
様であり、図４に示すものを使用することができる。す
なわち、状態数の削減に伴う回路規模の増大を回避する
ことができる。
【００１９】
【発明の効果】以上説明したように本発明は、ビタビ復
号回路をその状態数より小さい状態数に対応するビタビ
復号回路として複数個に分割する場合に、パスメモリ回
路内で常に同一パスを選択するパスメモリ回路を配置
し、状態数が変更されるときに必要となるパスメモリ回
路間の接続切り替えを可能にすることにより、パスメモ
リ回路の構成を前の状態数のものと同じにすることがで
きる。すなわち、回路規模を増大させることなく、元の
状態数より小さい状態数を有するビタビ復号回路のパス
メモリ回路間の接続変更を行うことができる。
号回路をその状態数より小さい状態数に対応するビタビ
復号回路として複数個に分割する場合に、パスメモリ回
路内で常に同一パスを選択するパスメモリ回路を配置
し、状態数が変更されるときに必要となるパスメモリ回
路間の接続切り替えを可能にすることにより、パスメモ
リ回路の構成を前の状態数のものと同じにすることがで
きる。すなわち、回路規模を増大させることなく、元の
状態数より小さい状態数を有するビタビ復号回路のパス
メモリ回路間の接続変更を行うことができる。
【図１】本発明のビタビ復号回路におけるパスメモリ回
路間の接続例を示す図である。
路間の接続例を示す図である。
【図２】従来のビタビ復号回路の構成例を示すブロック
図である。
図である。
【図３】従来のビタビ復号回路（状態数８）におけるパ
スメモリ回路間の接続例を示す図である。
スメモリ回路間の接続例を示す図である。
【図４】パスメモリ回路３１の構成例を示す図である。
【図５】従来法により状態数８から状態数４への変更時
のパスメモリ回路間の接続例を示す図である。
のパスメモリ回路間の接続例を示す図である。
【図６】パスメモリ回路３２の構成例を示す図である。
１０ 状態数８のパスメモリ回路 １１，１２ 状態数４のパスメモリ回路 ２１ 入力端子 ２２ 加算比較選択（ＡＣＳ）部 ２３ 最尤判定回路 ２４ パスメモリ回路 ２５ 出力端子 ３１，３２ パスメモリ回路 ４１，４３，４５，４６ アンドゲート ４２，４７ インバータ ４４，４８ オアゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 修三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (1)
- 【請求項１】 パスメモリ回路が選択機能付きシフトレ
ジスタで構成される拘束長Ｋのビタビ復号回路におい
て、 前記パスメモリ回路の偶数段および奇数段に入力される
パスセレクト信号を個別に備え、前記パスメモリ回路を
拘束長Ｋのビタビ復号回路のパスメモリ回路として使用
する場合には偶数段および奇数段のパスメモリ回路に同
一のパスセレクト信号を与え、拘束長Ｋ−１以下のビタ
ビ復号回路のパスメモリ回路として使用する場合には偶
数段または奇数段のパスメモリ回路に固定値のパスセレ
クト信号を与えることを特徴とするビタビ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243192A JPH05206871A (ja) | 1992-01-27 | 1992-01-27 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243192A JPH05206871A (ja) | 1992-01-27 | 1992-01-27 | ビタビ復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206871A true JPH05206871A (ja) | 1993-08-13 |
Family
ID=11805103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243192A Pending JPH05206871A (ja) | 1992-01-27 | 1992-01-27 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006094051A (ja) * | 2004-09-22 | 2006-04-06 | Sony Corp | デジタル伝送システム、送信装置、受信装置及びデジタル伝送方法 |
| US7277507B2 (en) | 2003-07-25 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder |
-
1992
- 1992-01-27 JP JP1243192A patent/JPH05206871A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7277507B2 (en) | 2003-07-25 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder |
| JP2006094051A (ja) * | 2004-09-22 | 2006-04-06 | Sony Corp | デジタル伝送システム、送信装置、受信装置及びデジタル伝送方法 |
| JP4572642B2 (ja) * | 2004-09-22 | 2010-11-04 | ソニー株式会社 | デジタル伝送システム、受信装置及びデジタル伝送方法 |
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