JPH08274653A - ダイナミックスレッショルドを用いた最尤ビタビ検出装置 - Google Patents
ダイナミックスレッショルドを用いた最尤ビタビ検出装置Info
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- JPH08274653A JPH08274653A JP7078589A JP7858995A JPH08274653A JP H08274653 A JPH08274653 A JP H08274653A JP 7078589 A JP7078589 A JP 7078589A JP 7858995 A JP7858995 A JP 7858995A JP H08274653 A JPH08274653 A JP H08274653A
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Abstract
(57)【要約】
【目的】ダイナミックスレッショルドによる最尤パスの
検出において、簡単な回路を付加することによりパスメ
モリを選択でき、パスメモリ長と処理時間の短縮を図
る。 【構成】パスセレクト回路１２は、グループＡ，Ｂの各
サンプル空間に設定した各４つのスレッショルドによっ
て分割される領域と現時点での入力データが存在するス
レッショルド区間との比較結果に基づいて、８つのパス
メモリＰ０〜Ｐ７の中から１つのパスメモリの出力を選
択して現時点の検出出力を得る。パスセレクト回路１２
は、例えばステート２，６，７に対応したパスメモリＰ
２，Ｐ６，Ｐ７を用いて現時点の検出出力を選択する。
検出において、簡単な回路を付加することによりパスメ
モリを選択でき、パスメモリ長と処理時間の短縮を図
る。 【構成】パスセレクト回路１２は、グループＡ，Ｂの各
サンプル空間に設定した各４つのスレッショルドによっ
て分割される領域と現時点での入力データが存在するス
レッショルド区間との比較結果に基づいて、８つのパス
メモリＰ０〜Ｐ７の中から１つのパスメモリの出力を選
択して現時点の検出出力を得る。パスセレクト回路１２
は、例えばステート２，６，７に対応したパスメモリＰ
２，Ｐ６，Ｐ７を用いて現時点の検出出力を選択する。
Description
【０００１】
【産業上の利用分野】本発明は、磁気記録や通信の信号
再生処理を、拡張パーシャルレスポンス最尤検出（ＥＰ
Ｒ４ＭＬ：Extended Partial Response Class-4 Maximu
m Likelihood）の一手法であるダイナミックスレッショ
ルドを用いて行う最尤ビタビ装置に関する。
再生処理を、拡張パーシャルレスポンス最尤検出（ＥＰ
Ｒ４ＭＬ：Extended Partial Response Class-4 Maximu
m Likelihood）の一手法であるダイナミックスレッショ
ルドを用いて行う最尤ビタビ装置に関する。
【０００２】
【従来の技術】従来、ＥＰＲ４ＭＬの最尤ビタビ検出装
置は、８つのステート・メトリック値を用いたアド・コ
ンペア・セレクトの検出方法が知られている。アド・コ
ンペア・セレクトの検出方法は、各ステートで入力デー
タが得られる毎に８つのステート・メトリック値を算出
し、これに適当なブランチ・メトリック値を加算するこ
とにより、１６個のパス・メトリック値を求める。そし
て、各々のステートで１つ前のステートから入ってくる
２つのパス・メトリック値を比較し、小さい方のパス・
メトリック値が生き残り、新たなステート・メトリック
値となる。
置は、８つのステート・メトリック値を用いたアド・コ
ンペア・セレクトの検出方法が知られている。アド・コ
ンペア・セレクトの検出方法は、各ステートで入力デー
タが得られる毎に８つのステート・メトリック値を算出
し、これに適当なブランチ・メトリック値を加算するこ
とにより、１６個のパス・メトリック値を求める。そし
て、各々のステートで１つ前のステートから入ってくる
２つのパス・メトリック値を比較し、小さい方のパス・
メトリック値が生き残り、新たなステート・メトリック
値となる。
【０００３】図２は、アド・コンペア・セレクトの検出
方法を用いた従来の最尤ビタビ検出装置であり、アド・
コンペア・セレクト回路１０で入力データと基準値に基
づいてステート・メトリック値を算出してパスを決定
し、各ステートに対応して設けたパスメモリＰ０〜Ｐ７
に、２つのパスのどちらを選択したかの１ビット情報を
格納する。パスメモリＰ０〜Ｐ７は、全てのパスメモリ
が同じ値となるような十分に長いメモリ長を準備してい
る。
方法を用いた従来の最尤ビタビ検出装置であり、アド・
コンペア・セレクト回路１０で入力データと基準値に基
づいてステート・メトリック値を算出してパスを決定
し、各ステートに対応して設けたパスメモリＰ０〜Ｐ７
に、２つのパスのどちらを選択したかの１ビット情報を
格納する。パスメモリＰ０〜Ｐ７は、全てのパスメモリ
が同じ値となるような十分に長いメモリ長を準備してい
る。
【０００４】図１７は、アド・コンペア・セレクトの検
出方法を用いた従来の他の最尤ビタビ検出装置であり、
アド・コンペア・セレクト回路１００で最小のステート
・メトリック値を算出し、最小のステート・メトリック
値を与えるパスメモリをパスセレクト回路１０２で選択
している。これによりパスメモリ長を短くできる。この
ように従来のアド・コンペア・セレクトの検出方法で
は、その計算過程においてステート・メトリック値を算
出する必要がある。ところがステート・メトリック値の
算出にあっては、正規化回路を設けないとステート・メ
トリック値が正あるいは負の無限大に発散してしまう。
この問題を解決し、更に回路を簡単にする方法としてダ
イナミックスレッショルドを用いた最尤ビタビ検出方法
が提案されている(K.J.Knudson, J.K.Wolf, L.B.Milste
in氏らの“DYNAMIC THRESHOLDINPLEMENTATION OF THE M
AXIMUM=LIKELIHOOD DETECTOR FOR THE EPR4 CHANNEL”
(CLOBECOM.1991.IEEE)を参照）。
出方法を用いた従来の他の最尤ビタビ検出装置であり、
アド・コンペア・セレクト回路１００で最小のステート
・メトリック値を算出し、最小のステート・メトリック
値を与えるパスメモリをパスセレクト回路１０２で選択
している。これによりパスメモリ長を短くできる。この
ように従来のアド・コンペア・セレクトの検出方法で
は、その計算過程においてステート・メトリック値を算
出する必要がある。ところがステート・メトリック値の
算出にあっては、正規化回路を設けないとステート・メ
トリック値が正あるいは負の無限大に発散してしまう。
この問題を解決し、更に回路を簡単にする方法としてダ
イナミックスレッショルドを用いた最尤ビタビ検出方法
が提案されている(K.J.Knudson, J.K.Wolf, L.B.Milste
in氏らの“DYNAMIC THRESHOLDINPLEMENTATION OF THE M
AXIMUM=LIKELIHOOD DETECTOR FOR THE EPR4 CHANNEL”
(CLOBECOM.1991.IEEE)を参照）。
【０００５】ダイナミック・スレッショルドを用いた方
法は、８つのステート・メトリックを使用したアド・コ
ンペア・セレクトの検出方法に対し、８つのスレッショ
ルド（しきい値）を用いる。あるステートでサンプルさ
れた入力データは８つのスレッショルドと比較されて生
き残りパスが選択され、スレッショルドが更新される。
スレッショルド更新は、次式により行われる。
法は、８つのステート・メトリックを使用したアド・コ
ンペア・セレクトの検出方法に対し、８つのスレッショ
ルド（しきい値）を用いる。あるステートでサンプルさ
れた入力データは８つのスレッショルドと比較されて生
き残りパスが選択され、スレッショルドが更新される。
スレッショルド更新は、次式により行われる。
【０００６】
【数１】
【０００７】ここで、ｒ：入力データ Ａ０〜Ａ３：現在のスレッショルドと入力データに依存
したスレッショルド Ｂ０〜Ｂ２：１つ前のスレッショルドと入力データに依
存した期待値 ｊ ：現在ステート ｊ−１ ：１つ前のステート スレッショルドと相互依存関係は次のようになる。スレ
ッショルドＡ０j ，Ａ０j ＋１，Ａ１j ，Ａ１j −１を
グループＡ、Ａ２j ，Ａ２j ＋１，Ａ３j ，Ａ３j −１
をグループＢとする。グループＡ，Ｂの４つのスレッシ
ョルドが各々のサンプル空間を５つの領域に分割してい
る。
したスレッショルド Ｂ０〜Ｂ２：１つ前のスレッショルドと入力データに依
存した期待値 ｊ ：現在ステート ｊ−１ ：１つ前のステート スレッショルドと相互依存関係は次のようになる。スレ
ッショルドＡ０j ，Ａ０j ＋１，Ａ１j ，Ａ１j −１を
グループＡ、Ａ２j ，Ａ２j ＋１，Ａ３j ，Ａ３j −１
をグループＢとする。グループＡ，Ｂの４つのスレッシ
ョルドが各々のサンプル空間を５つの領域に分割してい
る。
【０００８】サンプルされた入力データは、グループ
Ａ，Ｂの各サンプル空間で独立にレベルが検出される。
グループＡのスレッショルドに対する入力データの検出
レベルの関係から、ステート４，５，６，７へのパスの
伸ばし方が決定される。同様に、グループＡのスレッシ
ョルドに対する入力データの検出レベルの関係から、ス
テート０，１，２，３へのパスの伸ばし方が決定され
る。
Ａ，Ｂの各サンプル空間で独立にレベルが検出される。
グループＡのスレッショルドに対する入力データの検出
レベルの関係から、ステート４，５，６，７へのパスの
伸ばし方が決定される。同様に、グループＡのスレッシ
ョルドに対する入力データの検出レベルの関係から、ス
テート０，１，２，３へのパスの伸ばし方が決定され
る。
【０００９】これによりｊ番目のトレリスの深さにおけ
る８つのステートのパスの伸ばし方は、サンプル空間の
入力データとグループＡ，Ｂとの関係によって決定さ
れ、２５通りあるが、グループＡ，Ｂ間のスレショルド
の動きの制限により６通りが削除され、１９通りにな
る。
る８つのステートのパスの伸ばし方は、サンプル空間の
入力データとグループＡ，Ｂとの関係によって決定さ
れ、２５通りあるが、グループＡ，Ｂ間のスレショルド
の動きの制限により６通りが削除され、１９通りにな
る。
【００１０】
【発明が解決しようととする問題点】しかしながら、従
来のダイナミックスレッショルドを用いた方法では、
（１）によって算出される更新された内部変数Ａ０j-1
〜Ａj-1 ，Ｂ０j-1 〜Ｂ２j-1がパスメトリック値の正
規化を行った演算の結果としてしか与えられず、パスメ
トリック値そのものが演算の途上や結果に現れない。つ
まり、パスメモリ長を縮小したくても、図１７の従来の
アド・コンペア・セレクト方法のように、ステート・メ
トリック値の最小を求めることができないため、パスセ
レクトができないことになる。
来のダイナミックスレッショルドを用いた方法では、
（１）によって算出される更新された内部変数Ａ０j-1
〜Ａj-1 ，Ｂ０j-1 〜Ｂ２j-1がパスメトリック値の正
規化を行った演算の結果としてしか与えられず、パスメ
トリック値そのものが演算の途上や結果に現れない。つ
まり、パスメモリ長を縮小したくても、図１７の従来の
アド・コンペア・セレクト方法のように、ステート・メ
トリック値の最小を求めることができないため、パスセ
レクトができないことになる。
【００１１】本発明は、このような問題点に鑑みてなさ
れたもので、ダイナミックスレッショルドによる最尤パ
スの検出において、簡単な回路を付加することによりパ
スメモリを選択でき、パスメモリ長と処理時間の短縮が
図れるダイナミックスレッショルドを用いた最尤ビタビ
検出装置を提供することを目的とする。
れたもので、ダイナミックスレッショルドによる最尤パ
スの検出において、簡単な回路を付加することによりパ
スメモリを選択でき、パスメモリ長と処理時間の短縮が
図れるダイナミックスレッショルドを用いた最尤ビタビ
検出装置を提供することを目的とする。
【００１２】
【問題を解決するための手段】図１は本発明の原理説明
図である。まず本発明のダイナミックスレッショルドを
用いた最尤ビタビ検出装置は、入力データのサンプル空
間を２グループＡ，Ｂに分けて設け、第１グループＡの
サンプル空間に過去の入力データから算出された各々の
４つのスレッショルド（Ａ０j-1 ＋１，Ａ０j-1 ，Ａ１
j-1 ，Ａ１j-1 −１）を設定して５つの領域に分けると
共に、第２グループＢのサンプル空間に過去の入力デー
タから算出された各々の４つのスレッショルド（Ａ２
j-1 ＋１，Ａ２j-1 ，Ａ３j-1 ，Ａ３j-1 −１）を設定
して５つの領域に分けている。
図である。まず本発明のダイナミックスレッショルドを
用いた最尤ビタビ検出装置は、入力データのサンプル空
間を２グループＡ，Ｂに分けて設け、第１グループＡの
サンプル空間に過去の入力データから算出された各々の
４つのスレッショルド（Ａ０j-1 ＋１，Ａ０j-1 ，Ａ１
j-1 ，Ａ１j-1 −１）を設定して５つの領域に分けると
共に、第２グループＢのサンプル空間に過去の入力デー
タから算出された各々の４つのスレッショルド（Ａ２
j-1 ＋１，Ａ２j-1 ，Ａ３j-1 ，Ａ３j-1 −１）を設定
して５つの領域に分けている。
【００１３】そして現時点の入力データ（ｒj ）をグル
ープＡ，Ｂの各サンプル空間で各スレッショルドと比較
し、８つのステート０〜７の各々につき得られた２つの
パスメトリックの最尤側のパスを選択して８つのステー
ト０〜７毎に設けたパスメモリ（Ｐ０〜Ｐ７）にパス選
択情報を格納する拡張パーシャルレスポンス最尤検出の
一手法を対象とする。この処理は図１（Ａ）のアドコン
ペアセレクト回路１０で（１）式の演算を実行し、その
結果をパスメモリＰ０〜Ｐ８に格納することで実現され
る。
ープＡ，Ｂの各サンプル空間で各スレッショルドと比較
し、８つのステート０〜７の各々につき得られた２つの
パスメトリックの最尤側のパスを選択して８つのステー
ト０〜７毎に設けたパスメモリ（Ｐ０〜Ｐ７）にパス選
択情報を格納する拡張パーシャルレスポンス最尤検出の
一手法を対象とする。この処理は図１（Ａ）のアドコン
ペアセレクト回路１０で（１）式の演算を実行し、その
結果をパスメモリＰ０〜Ｐ８に格納することで実現され
る。
【００１４】このようなダイナミックスレッショルドを
用いた最尤ビタビ検出装置につき本発明にあっては、グ
ループＡ，Ｂの各サンプル空間の各々４つのスレッショ
ルドによって分割される領域と現時点での入力データが
存在するスレッショルド区間との比較結果に基づいて、
８つのパスメモリＰ０〜Ｐ７の中から１つのパスメモリ
の出力を選択して現時点の検出出力を得るパスセレクト
回路１２を設けたことを特徴とする。
用いた最尤ビタビ検出装置につき本発明にあっては、グ
ループＡ，Ｂの各サンプル空間の各々４つのスレッショ
ルドによって分割される領域と現時点での入力データが
存在するスレッショルド区間との比較結果に基づいて、
８つのパスメモリＰ０〜Ｐ７の中から１つのパスメモリ
の出力を選択して現時点の検出出力を得るパスセレクト
回路１２を設けたことを特徴とする。
【００１５】パスセレクト回路は、図１（Ｂ）の最尤パ
スの組合せに対応して次の８通りのいずれかの構成を使
用する。 パスセレクト回路は、ステート２，６，７に対応した
パスメモリＰ２，Ｐ６，Ｐ７を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート２，７に対応したパス
メモリＰ２，Ｐ７を用いて現時点の検出出力を選択す
る。
スの組合せに対応して次の８通りのいずれかの構成を使
用する。 パスセレクト回路は、ステート２，６，７に対応した
パスメモリＰ２，Ｐ６，Ｐ７を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート２，７に対応したパス
メモリＰ２，Ｐ７を用いて現時点の検出出力を選択す
る。
【００１６】パスセレクト回路は、ステート３，２，
７に対応したパスメモリＰ３，Ｐ２，Ｐ７を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート３，２，６，７に対応
したパスメモリＰ３，Ｐ２，Ｐ６，Ｐ７を用いて現時点
の検出出力を選択する。 パスセレクト回路は、ステート０，５に対応したパス
メモリＰ０，Ｐ５を用いて現時点の検出出力を選択す
る。
７に対応したパスメモリＰ３，Ｐ２，Ｐ７を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート３，２，６，７に対応
したパスメモリＰ３，Ｐ２，Ｐ６，Ｐ７を用いて現時点
の検出出力を選択する。 パスセレクト回路は、ステート０，５に対応したパス
メモリＰ０，Ｐ５を用いて現時点の検出出力を選択す
る。
【００１７】パスセレクト回路は、ステート０，１，
５に対応したパスメモリＰ０，Ｐ１，Ｐ５を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート０，５，４に対応した
パスメモリＰ０，Ｐ５，Ｐ４を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート０，１，４，５に対応
したパスメモリＰ０，Ｐ１，Ｐ４，Ｐ５を用いて現時点
の検出出力を選択する。
５に対応したパスメモリＰ０，Ｐ１，Ｐ５を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート０，５，４に対応した
パスメモリＰ０，Ｐ５，Ｐ４を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート０，１，４，５に対応
したパスメモリＰ０，Ｐ１，Ｐ４，Ｐ５を用いて現時点
の検出出力を選択する。
【００１８】図１（Ｃ）は、一例として前記（２）のパ
スメモリＰ２，Ｐ７，Ｐ６の組合せを実現する比較信号
Ｃ５，Ｃ７と図１（Ｄ）のグループＡのサンプル空間に
設定した二つのスレッショルドＡ１j-1 ，Ａj-1 −１と
の関係を示している。
スメモリＰ２，Ｐ７，Ｐ６の組合せを実現する比較信号
Ｃ５，Ｃ７と図１（Ｄ）のグループＡのサンプル空間に
設定した二つのスレッショルドＡ１j-1 ，Ａj-1 −１と
の関係を示している。
【００１９】
【作用】本発明によれば、コンパレータとセレクタを備
えた簡単なセレクト回路を追加するだけで、８つのパス
メモリにいずれかの１つの検出をステート検出するだけ
で、８つのパスメモリのパスメモリ長を短くすることが
できる。またデータが検出出力として出力されるまでの
処理時間をパスメモリ長が縮小された分だけ短縮でき
る。
えた簡単なセレクト回路を追加するだけで、８つのパス
メモリにいずれかの１つの検出をステート検出するだけ
で、８つのパスメモリのパスメモリ長を短くすることが
できる。またデータが検出出力として出力されるまでの
処理時間をパスメモリ長が縮小された分だけ短縮でき
る。
【００２０】
【実施例】図２は本発明の実施例を示したブロック図で
ある。図２において、本発明のダイナミックスレッショ
ルドを用いた最尤ビタビ検出装置は、アド・コンペア・
セレクト回路１０、８つのパスメモリＰ０〜Ｐ７、およ
びパスセレクト回路１２で構成される。アド・コンペア
・セレクト回路１０は前記（１）式の計算を行い、８つ
のパスメモリＰ０〜Ｐ７に各時刻ごとの生き残りパス
が、上から伸びている場合はビット０、また下から伸び
ている場合はビット１を蓄え、逐次、更新させる。
ある。図２において、本発明のダイナミックスレッショ
ルドを用いた最尤ビタビ検出装置は、アド・コンペア・
セレクト回路１０、８つのパスメモリＰ０〜Ｐ７、およ
びパスセレクト回路１２で構成される。アド・コンペア
・セレクト回路１０は前記（１）式の計算を行い、８つ
のパスメモリＰ０〜Ｐ７に各時刻ごとの生き残りパス
が、上から伸びている場合はビット０、また下から伸び
ている場合はビット１を蓄え、逐次、更新させる。
【００２１】パスメモリＰ０〜Ｐ７に続いて設けられた
パスセレクト回路１２は、アド・コンペア・セレクト回
路１０からのスレッショルド比較信号に基づいて、パス
メモリＰ０〜Ｐ７のいずれか１つの選択による最尤パス
の選択を行う。図３は、図２のパスメモリＰ０〜Ｐ７の
概略を示す。パスメモリＰ０〜Ｐ７に対しては、前段の
アド・コンペア・セレクト回路１０で、前記（１）式で
計算された８つのスレッショルドの計算結果の極性信号
Ｃ１〜Ｃ８がインバータＩ０〜Ｉ７を介して入力され
る。この極性信号は、ビット０で上側のパスの生き残り
を示し、ビット１で下側のパスの生き残りを示してい
る。
パスセレクト回路１２は、アド・コンペア・セレクト回
路１０からのスレッショルド比較信号に基づいて、パス
メモリＰ０〜Ｐ７のいずれか１つの選択による最尤パス
の選択を行う。図３は、図２のパスメモリＰ０〜Ｐ７の
概略を示す。パスメモリＰ０〜Ｐ７に対しては、前段の
アド・コンペア・セレクト回路１０で、前記（１）式で
計算された８つのスレッショルドの計算結果の極性信号
Ｃ１〜Ｃ８がインバータＩ０〜Ｉ７を介して入力され
る。この極性信号は、ビット０で上側のパスの生き残り
を示し、ビット１で下側のパスの生き残りを示してい
る。
【００２２】またパスメモリＰ０〜Ｐ７はクロックに同
期して動作し、クロックはインバータＩ８で反転されて
パスメモリＰ０〜Ｐ７の書込みタイミングを制御する。
更に、パスメモリＰ０〜Ｐ７の出力段には各時刻でのパ
スメモリを更新するための更新回路が相互に接続されて
いる。パスメモリの更新経路は、ダイナミックスレッシ
ョルドを用いた検出方法におけるグループＡについて
は、パスメモリＰ２，Ｐ３，Ｐ６，Ｐ７からパスメモリ
Ｐ４，Ｐ５，Ｐ６，Ｐ７に延びる更新経路を構成してい
る。一方、グループＢについては、パスメモリＰ０，Ｐ
１，Ｐ４，Ｐ５からパスメモリＰ０，Ｐ１，Ｐ２，Ｐ３
に延びる更新経路を形成している。
期して動作し、クロックはインバータＩ８で反転されて
パスメモリＰ０〜Ｐ７の書込みタイミングを制御する。
更に、パスメモリＰ０〜Ｐ７の出力段には各時刻でのパ
スメモリを更新するための更新回路が相互に接続されて
いる。パスメモリの更新経路は、ダイナミックスレッシ
ョルドを用いた検出方法におけるグループＡについて
は、パスメモリＰ２，Ｐ３，Ｐ６，Ｐ７からパスメモリ
Ｐ４，Ｐ５，Ｐ６，Ｐ７に延びる更新経路を構成してい
る。一方、グループＢについては、パスメモリＰ０，Ｐ
１，Ｐ４，Ｐ５からパスメモリＰ０，Ｐ１，Ｐ２，Ｐ３
に延びる更新経路を形成している。
【００２３】図４は本発明でのパスセレクトを実現する
ための原理をダイナミックスレッショルドにおけるグル
ープＡについて示しており、図５は同じくグループＢに
ついて示している。図４のグループＡにおいて、図４
（ａ）はパスメモリＰ０〜Ｐ７の更新経路であり、それ
ぞれパスメモリ番号０〜７で表わしている。グループＡ
にあっては、右側に示す現在時刻でパスメモリ４，５，
６，７の更新が行われる。この現在時刻におけるパスメ
モリの更新は、パスメモリ４については１つ前のパスメ
モリ２または６から更新される。パスメモリ５は１つ前
のパスメモリ２または６から更新される。パスメモリ６
は１つ前のパスメモリ３または７から更新される。パス
メモリ７は１つ前のパスメモリ３または７から更新され
る。
ための原理をダイナミックスレッショルドにおけるグル
ープＡについて示しており、図５は同じくグループＢに
ついて示している。図４のグループＡにおいて、図４
（ａ）はパスメモリＰ０〜Ｐ７の更新経路であり、それ
ぞれパスメモリ番号０〜７で表わしている。グループＡ
にあっては、右側に示す現在時刻でパスメモリ４，５，
６，７の更新が行われる。この現在時刻におけるパスメ
モリの更新は、パスメモリ４については１つ前のパスメ
モリ２または６から更新される。パスメモリ５は１つ前
のパスメモリ２または６から更新される。パスメモリ６
は１つ前のパスメモリ３または７から更新される。パス
メモリ７は１つ前のパスメモリ３または７から更新され
る。
【００２４】一方、図５（ａ）のグループＢについて
は、現在時刻でパスメモリ０，１，２，３の更新が行わ
れる。パスメモリ０の更新は１つ前のパスメモリ０また
は４により更新される。パスメモリ１は１つ前のパスメ
モリ０または４により更新される。パスメモリ２は１つ
前のパスメモリ１または５により更新される。更にパス
メモリ３は１つ前のパスメモリ１または５により更新さ
れる。
は、現在時刻でパスメモリ０，１，２，３の更新が行わ
れる。パスメモリ０の更新は１つ前のパスメモリ０また
は４により更新される。パスメモリ１は１つ前のパスメ
モリ０または４により更新される。パスメモリ２は１つ
前のパスメモリ１または５により更新される。更にパス
メモリ３は１つ前のパスメモリ１または５により更新さ
れる。
【００２５】図４（ｂ）は、グループＡにおける過去の
入力データから計算された４つのスレッショルドと現在
の入力データの位置関係、更に、そのときの最尤パスと
なるパスメモリの番号を表わしている。スレッショルド
は前記（１）式に示したように、Ａ０j-1 ＋１〜Ａ１
j-1 −１の４つであり、入力データをサンプリングする
サンプリング空間に図示のように設定されており、サン
プリング空間を〜の５つの領域に分割している。
入力データから計算された４つのスレッショルドと現在
の入力データの位置関係、更に、そのときの最尤パスと
なるパスメモリの番号を表わしている。スレッショルド
は前記（１）式に示したように、Ａ０j-1 ＋１〜Ａ１
j-1 −１の４つであり、入力データをサンプリングする
サンプリング空間に図示のように設定されており、サン
プリング空間を〜の５つの領域に分割している。
【００２６】同様に図５（ｂ）のグループＢについて
も、前記（１）式で与えられる４つのスレッショルドＡ
２j-1 ＋１〜Ａ３j-1 −１をサンプリング空間に設定す
ることで、サンプリング空間を〜の５つの領域に分
割している。ここで、図４（ａ）のパスメモリの更新経
路と図４（ｂ）の４つのスレッショルドの関係に注目す
る。今、入力データがグループＡにおける図４（ｂ）の
サンプリング空間の中でスレッショルドＡ０j-1 以上に
あり、領域に存在したとする。このとき図４（ａ）の
パスメモリの更新経路は、現在時刻のパスメモリ４，５
がそれぞれ１つ前の時刻のパスメモリ２から更新され
る。
も、前記（１）式で与えられる４つのスレッショルドＡ
２j-1 ＋１〜Ａ３j-1 −１をサンプリング空間に設定す
ることで、サンプリング空間を〜の５つの領域に分
割している。ここで、図４（ａ）のパスメモリの更新経
路と図４（ｂ）の４つのスレッショルドの関係に注目す
る。今、入力データがグループＡにおける図４（ｂ）の
サンプリング空間の中でスレッショルドＡ０j-1 以上に
あり、領域に存在したとする。このとき図４（ａ）の
パスメモリの更新経路は、現在時刻のパスメモリ４，５
がそれぞれ１つ前の時刻のパスメモリ２から更新され
る。
【００２７】また現在時刻のパスメモリ６，７は１つ前
の時刻のパスメモリ３から更新される。このことは、１
つ前の時刻のパスメモリ６，７が消滅し、パスメモリ
２，３が生き残りパスとして選択されたことを意味す
る。即ち、現在時刻の入力データから１つ前の時刻のパ
スメモリ２，３が尤もらしいことを示している。次に、
グループＡのサンプリング空間である図４（ｂ）におい
て、入力データがスレッショルドＡ１j-1 以上でＡ０
j-1 未満、即ち領域に存在したとする。この場合の図
４（ａ）の現在時刻のパスメモリ４，５は１つ前の時刻
のパスメモリ２からの経路によって更新される。更に、
現在時刻のパスメモリ７は１つ前の時刻のパスメモリ７
によって更新される。このことは、１つ前の時刻のパス
メモリ３，６が消滅し、パスメモリ２，７が生き残りパ
スとして選択されたことを意味する。
の時刻のパスメモリ３から更新される。このことは、１
つ前の時刻のパスメモリ６，７が消滅し、パスメモリ
２，３が生き残りパスとして選択されたことを意味す
る。即ち、現在時刻の入力データから１つ前の時刻のパ
スメモリ２，３が尤もらしいことを示している。次に、
グループＡのサンプリング空間である図４（ｂ）におい
て、入力データがスレッショルドＡ１j-1 以上でＡ０
j-1 未満、即ち領域に存在したとする。この場合の図
４（ａ）の現在時刻のパスメモリ４，５は１つ前の時刻
のパスメモリ２からの経路によって更新される。更に、
現在時刻のパスメモリ７は１つ前の時刻のパスメモリ７
によって更新される。このことは、１つ前の時刻のパス
メモリ３，６が消滅し、パスメモリ２，７が生き残りパ
スとして選択されたことを意味する。
【００２８】このように考えると、スレッショルドＡ０
j-1 〜Ａ３j-1 の８つのスレッショルドにより区画され
るグループＡおよびグループＢの各領域の尤もらしいメ
モリパス即ち最尤パスを与える１つ前の時刻のパスメモ
リは、図４（ｂ）および図５（ｂ）の左側に矢印で取り
出して示す番号のパスメモリとなる。このようにして、
グループＡおよびグループＢについて各々４つのスレッ
ショルドで分けられた領域〜に対応する最尤パスの
パスメモリを組み合わせると、図４（ｃ）および図５
（ｃ）のようになる。
j-1 〜Ａ３j-1 の８つのスレッショルドにより区画され
るグループＡおよびグループＢの各領域の尤もらしいメ
モリパス即ち最尤パスを与える１つ前の時刻のパスメモ
リは、図４（ｂ）および図５（ｂ）の左側に矢印で取り
出して示す番号のパスメモリとなる。このようにして、
グループＡおよびグループＢについて各々４つのスレッ
ショルドで分けられた領域〜に対応する最尤パスの
パスメモリを組み合わせると、図４（ｃ）および図５
（ｃ）のようになる。
【００２９】例えば図４（ｃ）の（１）の組合せは、図
４（ｂ）について、領域の最尤パスがパスメモリ２、
領域の最尤パスがパスメモリ２、領域の最尤パスが
パスメモリ２、領域の最尤パスがパスメモリ７、領域
の最尤パスがパスメモリ７であることを表わしてい
る。この点は図５（ｃ）の場合も同様であり、例えば図
５（ｃ）の組合せ（９）を例にとると、図５（ｂ）の領
域の最尤パスがパスメモリ０、領域の最尤パスがパ
スメモリ０、領域の最尤パスが同じくパスメモリ０、
領域の最尤パスがパスメモリ５、領域のの最尤パス
が同じくパスメモリ５となった場合である。
４（ｂ）について、領域の最尤パスがパスメモリ２、
領域の最尤パスがパスメモリ２、領域の最尤パスが
パスメモリ２、領域の最尤パスがパスメモリ７、領域
の最尤パスがパスメモリ７であることを表わしてい
る。この点は図５（ｃ）の場合も同様であり、例えば図
５（ｃ）の組合せ（９）を例にとると、図５（ｂ）の領
域の最尤パスがパスメモリ０、領域の最尤パスがパ
スメモリ０、領域の最尤パスが同じくパスメモリ０、
領域の最尤パスがパスメモリ５、領域のの最尤パス
が同じくパスメモリ５となった場合である。
【００３０】図２のパスセレクト回路１２は、図４
（ｃ）および図５（ｃ）の１６通りの最尤パスの組合せ
の中のいずれか１つの組合せに基づくパスメモリの選択
を行う。したがってパスセレクト回路１２は、最尤パス
の組合せ（１）〜（１６）通りの回路のいずれか１つを
使用することになる。ここで、例えば図４（ｃ）の最尤
パスの組合せ（１）〜（８）を見ると、（１）と（４）
はパスメモリ２，７の組合せであり、また（２）と
（３）はパスメモリ２，７，６の組合せであり、また
（５）と（７）はパスメモリ３，２，７の組合せであ
り、更に（６）と（８）はパスメモリ３，２，７，６の
組合せである。したがってパスセレクト回路１２の回路
構成は、同じ種類のパスメモリの組合せについては、選
択制御を行うスレッショルド比較信号を変えるだけで回
路構成は同じにすることができる。
（ｃ）および図５（ｃ）の１６通りの最尤パスの組合せ
の中のいずれか１つの組合せに基づくパスメモリの選択
を行う。したがってパスセレクト回路１２は、最尤パス
の組合せ（１）〜（１６）通りの回路のいずれか１つを
使用することになる。ここで、例えば図４（ｃ）の最尤
パスの組合せ（１）〜（８）を見ると、（１）と（４）
はパスメモリ２，７の組合せであり、また（２）と
（３）はパスメモリ２，７，６の組合せであり、また
（５）と（７）はパスメモリ３，２，７の組合せであ
り、更に（６）と（８）はパスメモリ３，２，７，６の
組合せである。したがってパスセレクト回路１２の回路
構成は、同じ種類のパスメモリの組合せについては、選
択制御を行うスレッショルド比較信号を変えるだけで回
路構成は同じにすることができる。
【００３１】この点は図５（ｃ）のグループＢの最尤パ
スの組合せ（９）〜（１６）についても同様である。し
たがって、図２のパスセレクト回路１２としては８種類
を準備し、その内の１つを使用して本発明を実現すれば
よい。図６（ａ）は、図４（ｃ）の最尤パスの組合せ
（２）におけるパスメモリ２，６，７を対象にパスセレ
クト回路を構成した場合のブロック図である。
スの組合せ（９）〜（１６）についても同様である。し
たがって、図２のパスセレクト回路１２としては８種類
を準備し、その内の１つを使用して本発明を実現すれば
よい。図６（ａ）は、図４（ｃ）の最尤パスの組合せ
（２）におけるパスメモリ２，６，７を対象にパスセレ
クト回路を構成した場合のブロック図である。
【００３２】図６（ａ）において、パスメモリ２，６，
７を対象とした最尤パスの組合せ（２）のパスセレクト
回路は、セレクタ１４，１６およびＦＦ１８で構成され
る。セレクタ１４，１６は入力Ａ，Ｂを有し、図２のア
ド・コンペア・セレクト回路１０からのスレッショルド
比較信号により制御される。以下の実施例にあっては、
比較信号Ｃに番号を付して表わしている。
７を対象とした最尤パスの組合せ（２）のパスセレクト
回路は、セレクタ１４，１６およびＦＦ１８で構成され
る。セレクタ１４，１６は入力Ａ，Ｂを有し、図２のア
ド・コンペア・セレクト回路１０からのスレッショルド
比較信号により制御される。以下の実施例にあっては、
比較信号Ｃに番号を付して表わしている。
【００３３】セレクタ１４，１６は図６（ｃ）のよう
に、制御端子ＣＮＴの論理レベル０，１により入力Ａ，
Ｂが選択される。即ち、制御端子ＣＮＴが０のとき入力
Ａが選択出力され、制御端子ＣＮＴが１のとき入力Ｂが
選択出力される。図６（ａ）はパスメモリ２，６，７を
対象とすることから、これに対応して、パスメモリを示
すＰ２，Ｐ７，Ｐ６の出力が与えられている。まずセレ
クタ１４はパスメモリＰ７を入力Ａ、パスメモリＰ２を
入力Ｂに接続している。制御端子ＣＮＴには比較信号Ｃ
５が与えられる。またセレクタ１６の入力Ａにはパスメ
モリＰ６の出力が与えられ、入力Ｂには前段のセレクタ
１４の選択出力ＳＥＬが与えられている。
に、制御端子ＣＮＴの論理レベル０，１により入力Ａ，
Ｂが選択される。即ち、制御端子ＣＮＴが０のとき入力
Ａが選択出力され、制御端子ＣＮＴが１のとき入力Ｂが
選択出力される。図６（ａ）はパスメモリ２，６，７を
対象とすることから、これに対応して、パスメモリを示
すＰ２，Ｐ７，Ｐ６の出力が与えられている。まずセレ
クタ１４はパスメモリＰ７を入力Ａ、パスメモリＰ２を
入力Ｂに接続している。制御端子ＣＮＴには比較信号Ｃ
５が与えられる。またセレクタ１６の入力Ａにはパスメ
モリＰ６の出力が与えられ、入力Ｂには前段のセレクタ
１４の選択出力ＳＥＬが与えられている。
【００３４】このセレクタ１６は比較信号Ｃ７により制
御される。セレクタ１６に続いてはＦＦ１８が設けら
れ、クロックによりセレクタ１４，１６で選択されたパ
スメモリＰ２，Ｐ６，Ｐ７のいずれか１つをラッチし
て、検出出力とする。図６（ｂ）は、図６（ａ）のパス
セレクト回路に入力する比較信号Ｃ５，Ｃ７のスレッシ
ョルドに対する論理レベルを示している。この比較信号
Ｃ５，Ｃ７は、図２のアド・コンペア・セレクト回路１
０における前記（１）式の演算で得られた各スレッショ
ルドの極性を示す信号である。この場合、グループＡの
サンプル空間に対するスレッショルドは、Ａ１j-1 とＡ
１j-1 −１の２つが使用され、図示の３つの領域に分け
られる。
御される。セレクタ１６に続いてはＦＦ１８が設けら
れ、クロックによりセレクタ１４，１６で選択されたパ
スメモリＰ２，Ｐ６，Ｐ７のいずれか１つをラッチし
て、検出出力とする。図６（ｂ）は、図６（ａ）のパス
セレクト回路に入力する比較信号Ｃ５，Ｃ７のスレッシ
ョルドに対する論理レベルを示している。この比較信号
Ｃ５，Ｃ７は、図２のアド・コンペア・セレクト回路１
０における前記（１）式の演算で得られた各スレッショ
ルドの極性を示す信号である。この場合、グループＡの
サンプル空間に対するスレッショルドは、Ａ１j-1 とＡ
１j-1 −１の２つが使用され、図示の３つの領域に分け
られる。
【００３５】これは図４（ｂ）における領域以上、領
域および領域を示している。まず入力データがスレ
ッショルドＡ１j-1 以上の場合、比較信号Ｃ５，Ｃ７共
に１となっている。このため、セレクタ１４は入力Ｂの
パスメモリＰ２を選択し、セレクタ１６はセレクタ１４
の出力を接続した入力Ｂを選択している。このためＦＦ
１８にはパスメモリＰ２の出力がラッチされる。
域および領域を示している。まず入力データがスレ
ッショルドＡ１j-1 以上の場合、比較信号Ｃ５，Ｃ７共
に１となっている。このため、セレクタ１４は入力Ｂの
パスメモリＰ２を選択し、セレクタ１６はセレクタ１４
の出力を接続した入力Ｂを選択している。このためＦＦ
１８にはパスメモリＰ２の出力がラッチされる。
【００３６】次に、入力データがスレッショルドＡ１
j-1 未満で閾値Ａ１j-1 −１以上のとき、即ち図４
（ｂ）の領域に入力データが存在するとき、比較信号
Ｃ５は０、比較信号Ｃ７は１となる。このため、セレク
タ１４が入力ＡのパスメモリＰ７の出力を選択し、セレ
クタ１６の選択状態は変わらないことから、ＦＦ１８は
パスメモリＰ７の検出出力をラッチする。
j-1 未満で閾値Ａ１j-1 −１以上のとき、即ち図４
（ｂ）の領域に入力データが存在するとき、比較信号
Ｃ５は０、比較信号Ｃ７は１となる。このため、セレク
タ１４が入力ＡのパスメモリＰ７の出力を選択し、セレ
クタ１６の選択状態は変わらないことから、ＦＦ１８は
パスメモリＰ７の検出出力をラッチする。
【００３７】更に、スレッショルドＡ１j-1 −１未満、
即ち図４（ｂ）の領域に入力データが存在するときに
は、比較信号Ｃ５，Ｃ７共に０となり、セレクタ１６が
入力ＡのパスメモリＰ６の検出出力を選択するため、Ｆ
Ｆ１８にパスメモリＰ６の検出出力がラッチされる。こ
の結果、例えば入力データが図４（ｂ）のサンプル空間
において各時刻で順番に領域〜と変化したとする
と、図４（ｃ）の最尤パスの組合せ（１）に示すと同じ
パスメモリ２，２，２，７，７の選択が図６（ａ）のパ
スセレクト回路で実現されることになる。
即ち図４（ｂ）の領域に入力データが存在するときに
は、比較信号Ｃ５，Ｃ７共に０となり、セレクタ１６が
入力ＡのパスメモリＰ６の検出出力を選択するため、Ｆ
Ｆ１８にパスメモリＰ６の検出出力がラッチされる。こ
の結果、例えば入力データが図４（ｂ）のサンプル空間
において各時刻で順番に領域〜と変化したとする
と、図４（ｃ）の最尤パスの組合せ（１）に示すと同じ
パスメモリ２，２，２，７，７の選択が図６（ａ）のパ
スセレクト回路で実現されることになる。
【００３８】一方、図６（ａ）の回路はセレクタ１４に
対する比較信号Ｃ５を比較信号Ｃ３とすることで、図４
（ｃ）の最尤パスの組合せ（３）を実現するパスセレク
ト回路に変更することができる。この比較信号Ｃ３は図
４（ｂ）のスレッショルドＡ０j-1 の極性符号を示す信
号であり、このため図６（ｂ）のスレッショルドＡ１
j-1 をスレッショルドＡ０j-1 に入れ替えたセレクト動
作となる。即ち、図４（ｂ）の領域＋、＋、
の３つの領域にスレッショルドで分けて最尤パスを選択
することになる。
対する比較信号Ｃ５を比較信号Ｃ３とすることで、図４
（ｃ）の最尤パスの組合せ（３）を実現するパスセレク
ト回路に変更することができる。この比較信号Ｃ３は図
４（ｂ）のスレッショルドＡ０j-1 の極性符号を示す信
号であり、このため図６（ｂ）のスレッショルドＡ１
j-1 をスレッショルドＡ０j-1 に入れ替えたセレクト動
作となる。即ち、図４（ｂ）の領域＋、＋、
の３つの領域にスレッショルドで分けて最尤パスを選択
することになる。
【００３９】ここで、クループＡ，Ｂの各スレッショル
ドと比較信号Ｃ１〜Ｃ８の関係をまとめると図７のよう
になる。図８（ａ）は、図４（ｃ）の最尤パスの組合せ
（１）におけるパスメモリ２，７を対象とした本発明の
パスセレクト回路の実施例で、セレクタ２０とＦＦ１８
で構成される。セレクタ２０の入力ＡにはパスメモリＰ
７の出力が、また入力ＢにはパスメモリＰ２の出力が与
えられ、制御端子ＣＮＴには比較信号Ｃ５、即ち図７の
グループＡのスレッショルドＡ１j-1 の極性を示す信号
が与えられる。
ドと比較信号Ｃ１〜Ｃ８の関係をまとめると図７のよう
になる。図８（ａ）は、図４（ｃ）の最尤パスの組合せ
（１）におけるパスメモリ２，７を対象とした本発明の
パスセレクト回路の実施例で、セレクタ２０とＦＦ１８
で構成される。セレクタ２０の入力ＡにはパスメモリＰ
７の出力が、また入力ＢにはパスメモリＰ２の出力が与
えられ、制御端子ＣＮＴには比較信号Ｃ５、即ち図７の
グループＡのスレッショルドＡ１j-1 の極性を示す信号
が与えられる。
【００４０】この図８（ａ）のパスセレクト回路は、図
８（ｂ）のように、スレッショルドＡ１j-1 以上と未満
で分けたもので、スレッショルドＡ１j-1 以上では比較
信号Ｃ５は１であることから、セレクタ２０は入力Ｂの
パスメモリＰ２の検出出力を選択してＦＦ１８にラッチ
する。スレッショルドＡ１j-1 未満では比較信号Ｃ５は
０となり、セレクタ２０は入力Ａに対するパスメモリＰ
７の検出出力を選択してＦＦ１８にラッチする。
８（ｂ）のように、スレッショルドＡ１j-1 以上と未満
で分けたもので、スレッショルドＡ１j-1 以上では比較
信号Ｃ５は１であることから、セレクタ２０は入力Ｂの
パスメモリＰ２の検出出力を選択してＦＦ１８にラッチ
する。スレッショルドＡ１j-1 未満では比較信号Ｃ５は
０となり、セレクタ２０は入力Ａに対するパスメモリＰ
７の検出出力を選択してＦＦ１８にラッチする。
【００４１】この図８（ａ）のパスセレクト回路は、比
較信号Ｃ５を比較信号Ｃ３とすることで、図４（ｃ）の
最尤パスの組合せ（４）のパスセレクト回路とすること
ができる。比較信号Ｃ３は図７のスレッショルドＡ０
j-1 の極性信号である。図９（ａ）は、図４（ｃ）の最
尤パス組合せ（５）におけるパスメモリ３，２，７を対
象とした本発明のパスセレクト回路の実施例である。こ
の実施例はセレクタ２２でパスメモリＰ２，Ｐ７を選択
し、またセレクタ２４でセレクタ２２の出力とパスメモ
リＰ３を選択している。セレクタ２２は比較信号Ｃ５で
制御され、セレクタ２４は比較信号Ｃ１で制御される。
較信号Ｃ５を比較信号Ｃ３とすることで、図４（ｃ）の
最尤パスの組合せ（４）のパスセレクト回路とすること
ができる。比較信号Ｃ３は図７のスレッショルドＡ０
j-1 の極性信号である。図９（ａ）は、図４（ｃ）の最
尤パス組合せ（５）におけるパスメモリ３，２，７を対
象とした本発明のパスセレクト回路の実施例である。こ
の実施例はセレクタ２２でパスメモリＰ２，Ｐ７を選択
し、またセレクタ２４でセレクタ２２の出力とパスメモ
リＰ３を選択している。セレクタ２２は比較信号Ｃ５で
制御され、セレクタ２４は比較信号Ｃ１で制御される。
【００４２】図９（ｂ）はスレッショルドに対する比較
信号Ｃ５，Ｃ１の関係を示しており、このスレッショル
ドで決まる３つの領域に応じてパスメモリＰ３，Ｐ２，
Ｐ７の選択が行われる。この図９（ａ）の実施例につい
ても、セレクタ２２に対する比較信号Ｃ５をスレッショ
ルドＡ０j-1 に対応した比較信号Ｃ３に変更すること
で、図４（ｃ）の最尤パス組合せ（７）のセレクトを実
現することができる。
信号Ｃ５，Ｃ１の関係を示しており、このスレッショル
ドで決まる３つの領域に応じてパスメモリＰ３，Ｐ２，
Ｐ７の選択が行われる。この図９（ａ）の実施例につい
ても、セレクタ２２に対する比較信号Ｃ５をスレッショ
ルドＡ０j-1 に対応した比較信号Ｃ３に変更すること
で、図４（ｃ）の最尤パス組合せ（７）のセレクトを実
現することができる。
【００４３】図１０（ａ）は、図４（ｃ）の最尤パスの
組合せ（６）におけるパスメモリ３，２，６，７を対象
とした本発明のパスセレクト回路の実施例である。セレ
クタ２６はパスメモリＰ６，Ｐ７を選択する。セレクタ
２８はパスメモリＰ２，Ｐ３を選択する。セレクタ２
６，２８の出力は、セレクタ３０でいずれか一方が選択
されてＦＦ１８にラッチされる。セレクタ２６は比較信
号Ｃ７で制御され、セレクタ２８は比較信号Ｃ１で制御
され、更にセレクタ３０は比較信号Ｃ５で制御される。
組合せ（６）におけるパスメモリ３，２，６，７を対象
とした本発明のパスセレクト回路の実施例である。セレ
クタ２６はパスメモリＰ６，Ｐ７を選択する。セレクタ
２８はパスメモリＰ２，Ｐ３を選択する。セレクタ２
６，２８の出力は、セレクタ３０でいずれか一方が選択
されてＦＦ１８にラッチされる。セレクタ２６は比較信
号Ｃ７で制御され、セレクタ２８は比較信号Ｃ１で制御
され、更にセレクタ３０は比較信号Ｃ５で制御される。
【００４４】図１０（ｂ）は、比較信号Ｃ１，Ｃ５，Ｃ
７について、３つのスレッショルドで分けられた４つの
領域における信号状態を示しており、比較信号Ｃ１〜Ｃ
７の組合せにより、下段に示す検出出力がスレッショル
ドに対する入力データの位置に応じて得られる。この図
１０の実施例にあっても、セレクタ３０に対する比較信
号Ｃ５をスレッショルドＡ０j-1 の極性を示す比較信号
Ｃ３に変更することで、図４（ｃ）の最尤パスの組合せ
（８）のパスセレクト回路を実現することができる。
７について、３つのスレッショルドで分けられた４つの
領域における信号状態を示しており、比較信号Ｃ１〜Ｃ
７の組合せにより、下段に示す検出出力がスレッショル
ドに対する入力データの位置に応じて得られる。この図
１０の実施例にあっても、セレクタ３０に対する比較信
号Ｃ５をスレッショルドＡ０j-1 の極性を示す比較信号
Ｃ３に変更することで、図４（ｃ）の最尤パスの組合せ
（８）のパスセレクト回路を実現することができる。
【００４５】図１１（ａ）は、図５（ｃ）のグループＢ
の最尤パス組合せ（９）におけるバスメモリ０，５を用
いた本発明のパスセレクト回路である。この場合、セレ
クタ３２にパスメモリＰ５，Ｐ０の出力を入力し、比較
信号Ｃ６で選択してＦＦ１８にラッチする。即ち、図１
１（ｂ）の比較信号Ｃ６は対応するスレッショルドＡ３
j-1 以上で１、未満で０となり、それぞれ検出出力とし
てパスメモリＰ０，Ｐ５が選択される。比較信号Ｃ６と
スレッショルドＡ３j-1 の関係は、図７の左側のグルー
プＰのスレッショルドを参照すると良く分かる。
の最尤パス組合せ（９）におけるバスメモリ０，５を用
いた本発明のパスセレクト回路である。この場合、セレ
クタ３２にパスメモリＰ５，Ｐ０の出力を入力し、比較
信号Ｃ６で選択してＦＦ１８にラッチする。即ち、図１
１（ｂ）の比較信号Ｃ６は対応するスレッショルドＡ３
j-1 以上で１、未満で０となり、それぞれ検出出力とし
てパスメモリＰ０，Ｐ５が選択される。比較信号Ｃ６と
スレッショルドＡ３j-1 の関係は、図７の左側のグルー
プＰのスレッショルドを参照すると良く分かる。
【００４６】この図１１の実施例についても、比較信号
Ｃ６をスレッショルドＡ２j-1 に対応した比較信号Ｃ４
に変更することで、図５（ｃ）の最尤パス組合せ（１
２）のパスセレクト回路実現できる。図１２は、図５
（ｃ）の最尤パスの組合せ（１３）におけるパスメモリ
０，１，５を対象とした本発明のパスセレクト回路であ
る。セレクタ３４にはパスメモリＰ０，Ｐ１が入力さ
れ、スレッショルドＡ２j-1 ＋１の極性信号で決まる比
較信号Ｃ２により選択される。セレクタ３６にはパスメ
モリＰ５の出力とセレクタ３４の出力が与えられ、スレ
ッショルドＡ３j-1 に対応した比較信号Ｃ６で制御され
る。
Ｃ６をスレッショルドＡ２j-1 に対応した比較信号Ｃ４
に変更することで、図５（ｃ）の最尤パス組合せ（１
２）のパスセレクト回路実現できる。図１２は、図５
（ｃ）の最尤パスの組合せ（１３）におけるパスメモリ
０，１，５を対象とした本発明のパスセレクト回路であ
る。セレクタ３４にはパスメモリＰ０，Ｐ１が入力さ
れ、スレッショルドＡ２j-1 ＋１の極性信号で決まる比
較信号Ｃ２により選択される。セレクタ３６にはパスメ
モリＰ５の出力とセレクタ３４の出力が与えられ、スレ
ッショルドＡ３j-1 に対応した比較信号Ｃ６で制御され
る。
【００４７】比較信号Ｃ２，Ｃ６は、図１２（ｂ）のよ
うに、スレッショルドＡ２j-1 ＋１とスレッショルドＡ
３j-1 で区切られる３つの領域に対応して、セレクタ３
４，３６の制御でパスメモリ検出出力Ｐ１，Ｐ０，Ｐ５
を選択する。この図１２について、比較信号Ｃ６をスレ
ッショルドＡ２j-1 に対応した比較信号Ｃ４に変更すれ
ば、図５（ｃ）の最尤パスの組合せ（１５）のパスセレ
クト回路を実現することができる。
うに、スレッショルドＡ２j-1 ＋１とスレッショルドＡ
３j-1 で区切られる３つの領域に対応して、セレクタ３
４，３６の制御でパスメモリ検出出力Ｐ１，Ｐ０，Ｐ５
を選択する。この図１２について、比較信号Ｃ６をスレ
ッショルドＡ２j-1 に対応した比較信号Ｃ４に変更すれ
ば、図５（ｃ）の最尤パスの組合せ（１５）のパスセレ
クト回路を実現することができる。
【００４８】図１３（ａ）は、図５（ｃ）の最尤パス組
合せ（１０）におけるパスメモリ０，５，４を対象とし
た本発明のパスセレクト回路である。セレクタ３８は、
スレッショルドＡ３j-1 −１の極性信号である比較信号
Ｃ８によってパスメモリＰ４またはＰ５の出力を選択す
る。セレクタ４０は、スレッショルドＡ３j-1 の極性信
号である比較信号Ｃ６によりパスメモリＰ６またはセレ
クタ３８から得られたパスメモリＰ４またはＰ５を選択
する。
合せ（１０）におけるパスメモリ０，５，４を対象とし
た本発明のパスセレクト回路である。セレクタ３８は、
スレッショルドＡ３j-1 −１の極性信号である比較信号
Ｃ８によってパスメモリＰ４またはＰ５の出力を選択す
る。セレクタ４０は、スレッショルドＡ３j-1 の極性信
号である比較信号Ｃ６によりパスメモリＰ６またはセレ
クタ３８から得られたパスメモリＰ４またはＰ５を選択
する。
【００４９】図１３（ｂ）は、２つのスレッショルドＡ
３j-1 とＡ３j-1 −１で分けられた３つの領域に対する
比較信号Ｃ６，Ｃ８の状態であり、各状態に応じて検出
出力としてパスメモリＰ０，Ｐ５，Ｐ４の選択出力が得
られる。この図１３の実施例にあっても、比較信号Ｃ６
をスレッショルドＡ２j-1 に対応した比較信号Ｃ４に変
更することで、図５（ｃ）の最尤パス組合せ（１１）の
パスセレクト回路を実現できる。
３j-1 とＡ３j-1 −１で分けられた３つの領域に対する
比較信号Ｃ６，Ｃ８の状態であり、各状態に応じて検出
出力としてパスメモリＰ０，Ｐ５，Ｐ４の選択出力が得
られる。この図１３の実施例にあっても、比較信号Ｃ６
をスレッショルドＡ２j-1 に対応した比較信号Ｃ４に変
更することで、図５（ｃ）の最尤パス組合せ（１１）の
パスセレクト回路を実現できる。
【００５０】図１４（ａ）は、図５（ｃ）の最尤パス組
合せ（１４）におけるパスメモリ０，１，４，５を対象
とした本発明のパスセレクト回路である。セレクタ４２
は、スレッショルドＡ３j-1 −１の極性信号である比較
信号Ｃ８によりパスメモリＰ４，Ｐ５を選択する。セレ
クタ４４は、スレッショルドＡ２j-1 ＋１の極性信号で
ある比較信号Ｃ２によりパスメモリＰ０とＰ１を選択す
る。セレクタ４６は、スレッショルドＡ３j-1 の極性信
号である比較信号Ｃ６によりセレクタ４２，４４の出力
を選択する。
合せ（１４）におけるパスメモリ０，１，４，５を対象
とした本発明のパスセレクト回路である。セレクタ４２
は、スレッショルドＡ３j-1 −１の極性信号である比較
信号Ｃ８によりパスメモリＰ４，Ｐ５を選択する。セレ
クタ４４は、スレッショルドＡ２j-1 ＋１の極性信号で
ある比較信号Ｃ２によりパスメモリＰ０とＰ１を選択す
る。セレクタ４６は、スレッショルドＡ３j-1 の極性信
号である比較信号Ｃ６によりセレクタ４２，４４の出力
を選択する。
【００５１】図１４（ｂ）は、スレッショルドＡ２j-1
＋１、Ａ３j-1 およびＡ３j-1 −１で分けられた４つの
領域における比較信号Ｃ２，Ｃ６，Ｃ８の状態であり、
それぞれに応じて検出出力としてパスメモリＰ１，Ｐ
０，Ｐ５，Ｐ４の選択が行われる。この図１４につい
て、比較信号Ｃ６をスレッショルドＡ２j-1 の極性信号
である比較信号Ｃ４に変更することで、図５（ｃ）の最
尤パス組合せ（１６）のパスセレクト回路を実現するこ
とができる。
＋１、Ａ３j-1 およびＡ３j-1 −１で分けられた４つの
領域における比較信号Ｃ２，Ｃ６，Ｃ８の状態であり、
それぞれに応じて検出出力としてパスメモリＰ１，Ｐ
０，Ｐ５，Ｐ４の選択が行われる。この図１４につい
て、比較信号Ｃ６をスレッショルドＡ２j-1 の極性信号
である比較信号Ｃ４に変更することで、図５（ｃ）の最
尤パス組合せ（１６）のパスセレクト回路を実現するこ
とができる。
【００５２】図１５は、本発明のパスセレクト回路１２
を設けない場合と本発明のパスセレクト回路１２を設け
た場合について、シミュレーションにより得られたエラ
ーテーブルの特性を示している。即ち、図１５（ａ）は
本発明のパスセレクト回路がない場合であり、パスメモ
リの段数を２０段および５０段とした場合のそれぞれに
ついて、パスメモリ番号０〜７におけるエラーレートを
示している。
を設けない場合と本発明のパスセレクト回路１２を設け
た場合について、シミュレーションにより得られたエラ
ーテーブルの特性を示している。即ち、図１５（ａ）は
本発明のパスセレクト回路がない場合であり、パスメモ
リの段数を２０段および５０段とした場合のそれぞれに
ついて、パスメモリ番号０〜７におけるエラーレートを
示している。
【００５３】図１５（ｂ）は本発明のパスセレクト回路
を設けた場合であり、パスメモリの段数は全て２０段と
しており、図４（ｃ）および図５（ｃ）に示した最尤パ
ス組合せ（１）〜（１６）のそれぞれのパスセレクト回
路についてのエラーレートを示している。まず図１５
（ａ）の従来例にあっては、パスメモリの段数を５０段
とした場合には、１０-6オーダーの十分なエラーレート
が得られている。しかし、パスメモリの段数を２０段に
減らすとエラーレートが悪化し、１０-5オーダーになっ
てしまう。
を設けた場合であり、パスメモリの段数は全て２０段と
しており、図４（ｃ）および図５（ｃ）に示した最尤パ
ス組合せ（１）〜（１６）のそれぞれのパスセレクト回
路についてのエラーレートを示している。まず図１５
（ａ）の従来例にあっては、パスメモリの段数を５０段
とした場合には、１０-6オーダーの十分なエラーレート
が得られている。しかし、パスメモリの段数を２０段に
減らすとエラーレートが悪化し、１０-5オーダーになっ
てしまう。
【００５４】これに対し、図１５（ｂ）の本発明のパス
セレクト回路を設けた場合については、最適パス組合せ
（１）（２）（５）（６）（９）〜（１６）のいずれに
ついても、図１５（ａ）の同じ段数２０段をもつ場合の
最も良い結果であるパスメモリ番号４のエラーレート
２．２０×１０-5に対し十分な改善効果が得られてい
る。
セレクト回路を設けた場合については、最適パス組合せ
（１）（２）（５）（６）（９）〜（１６）のいずれに
ついても、図１５（ａ）の同じ段数２０段をもつ場合の
最も良い結果であるパスメモリ番号４のエラーレート
２．２０×１０-5に対し十分な改善効果が得られてい
る。
【００５５】これに対し、図１５（ｂ）の最尤パス組合
せ（３）（４）（７）（８）については、パスセレクタ
がない場合の段数２０段の最もよい結果であるパスメモ
リ番号４よりエラーレートが劣っているが、これはパス
メモリの段数を増加することで対応できる。即ち、本発
明の最尤パス組合せ（３）（４）（７）（８）について
は、パスメモリの段数２０段を例えば３０段に増加させ
ることで、大幅なエラーレートの改善が得られる。
せ（３）（４）（７）（８）については、パスセレクタ
がない場合の段数２０段の最もよい結果であるパスメモ
リ番号４よりエラーレートが劣っているが、これはパス
メモリの段数を増加することで対応できる。即ち、本発
明の最尤パス組合せ（３）（４）（７）（８）について
は、パスメモリの段数２０段を例えば３０段に増加させ
ることで、大幅なエラーレートの改善が得られる。
【００５６】これに対し、図１５（ａ）のパスメモリ番
号４のパスセレクト回路がない場合について段数を２０
段から３０段に増加させても、パスセレクタがある本発
明の場合に比べエラーレートの改善度合は低い。したが
って本発明のパスセレクト回路は、要求されるエラーレ
ートを実現できるように、そのパスメモリの段数を調整
しながら、必要なエラーレートとなる最尤パスの組合せ
となるパスセレクト回路を使用すればよい。この場合に
も、パスメモリの段数はパスセレクト回路がない場合に
比べ十分少なくすることができる。
号４のパスセレクト回路がない場合について段数を２０
段から３０段に増加させても、パスセレクタがある本発
明の場合に比べエラーレートの改善度合は低い。したが
って本発明のパスセレクト回路は、要求されるエラーレ
ートを実現できるように、そのパスメモリの段数を調整
しながら、必要なエラーレートとなる最尤パスの組合せ
となるパスセレクト回路を使用すればよい。この場合に
も、パスメモリの段数はパスセレクト回路がない場合に
比べ十分少なくすることができる。
【００５７】尚、上記の実施例に示したパスメモリの段
数などの数値は一例にすぎず、本発明は実施例の数値に
よる限定は受けない。
数などの数値は一例にすぎず、本発明は実施例の数値に
よる限定は受けない。
【００５８】
【発明の効果】以上説明してきたように本発明によれ
ば、ダイナミックスレッショルドを用いた最尤ビタビ検
出装置において、簡単な回路を付加するだけで、最尤パ
スを決めるパスセレクトが実現でき、その結果、パスメ
モリのメモリ長を短くできる。また、パスメモリのメモ
リ長を縮小できたことで、データが検出出力として出力
されるまでの処理時間を短縮して処理性能を向上するこ
ともできる。
ば、ダイナミックスレッショルドを用いた最尤ビタビ検
出装置において、簡単な回路を付加するだけで、最尤パ
スを決めるパスセレクトが実現でき、その結果、パスメ
モリのメモリ長を短くできる。また、パスメモリのメモ
リ長を縮小できたことで、データが検出出力として出力
されるまでの処理時間を短縮して処理性能を向上するこ
ともできる。
【図１】本発明の原理説明図
【図２】本発明の実施例を示したブロック図
【図３】図２のパスメモリのブロック図
【図４】グループＡにおけるパスメモリ更新経路、スレ
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
【図５】グループＢにおけるパスメモリ更新経路、スレ
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
【図６】パスメモリ２，６，７を用いたパスセレクト回
路のブロック図
路のブロック図
【図７】グループＡ，Ｂの各スレッショルドと比較信号
の関係を示した説明図
の関係を示した説明図
【図８】パスメモリ２，７を用いたパスセレクト回路の
ブロック図
ブロック図
【図９】パスメモリ３，２，７を用いたパスセレクト回
路のブロック図
路のブロック図
【図１０】パスメモリ３，２，６，７を用いたパスセレ
クト回路のブロック図
クト回路のブロック図
【図１１】パスメモリ０，５を用いたパスセレクト回路
のブロック図
のブロック図
【図１２】パスメモリ０，１，５を用いたパスセレクト
回路のブロック図
回路のブロック図
【図１３】パスメモリ０，５，４を用いたパスセレクト
回路のブロック図
回路のブロック図
【図１４】パスメモリ０，１，５，４を用いたパスセレ
クト回路のブロック図
クト回路のブロック図
【図１５】パスセレクト回路を設けない場合と本発明の
パスセレクト回路を設けた場合につき、シミュレーショ
ンによるエラーレートを対比して示した説明図
パスセレクト回路を設けた場合につき、シミュレーショ
ンによるエラーレートを対比して示した説明図
【図１６】パスメモリを長くした従来装置のブロック図
【図１７】最小メトリック値により最尤パスメモリを選
択する従来装置の他のブロック図
択する従来装置の他のブロック図
１０：アド・コンペア・セレクト回路 １２：パスセレクト回路 １４，１６，２０〜４４：セレクタ ２０：ＦＦ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/08 9199−5Ｋ Ｈ０４Ｌ 25/08 Ｂ
Claims (9)
- 【請求項１】入力データのサンプル空間を２グループ
Ａ，Ｂに分けて設け、第１グループＡのサンプル空間に
過去の入力データから算出された各々の４つのスレッシ
ョルド（Ａ０j-1 ＋１，Ａ０j-1 ，Ａ１j-1 ，Ａ１j-1
−１）を設定して５つの領域に分けると共に、第２グル
ープＢのサンプル空間に過去の入力データから算出され
た各々の４つのスレッショルド（Ａ２j-1 ＋１，Ａ２
j-1 ，Ａ３j-1 ，Ａ３j-1−１）を設定して５つの領域
に分け、現時点の入力データ（ｒj ）を前記各サンプル
空間で各スレッショルドと比較し、８つのステート０〜
７の各々につき得られた２つのパスメトリックの最尤側
のパスを選択して８つのステート０〜７毎に設けたパス
メモリ（Ｐ０〜Ｐ７）にパス選択情報を格納する拡張パ
ーシャルレスポンス最尤検出の一手法であるダイナミッ
クスレッショルドを用いた最尤ビタビ検出装置に於い
て、 前記各サンプル空間に設定した各々４つのスレッショル
ドによって分割される領域と現時点での入力データが存
在するスレッショルド区間との比較結果に基づいて、前
記８つのパスメモリの中から１つのパスメモリの出力を
選択して現時点の検出出力を得るパスセレクト回路を設
けたことを特徴とするダイナミックスレッショルドを用
いた最尤ビタビ検出装置。 - 【請求項２】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート２，６，７に対応したパスメモリＰ
２，Ｐ６，Ｐ７を用いて現時点の検出出力を選択するこ
とを特徴とするダイナミックスレッショルドを用いた最
尤ビタビ検出装置。 - 【請求項３】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート２，７に対応したパスメモリＰ２，
Ｐ７を用いて現時点の検出出力を選択することを特徴と
するダイナミックスレッショルドを用いた最尤ビタビ検
出装置。 - 【請求項４】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート３，２，７に対応したパスメモリＰ
３，Ｐ２，Ｐ７を用いて現時点の検出出力を選択するこ
とを特徴とするダイナミックスレッショルドを用いた最
尤ビタビ検出装置。 - 【請求項５】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート３，２，６，７に対応したパスメモ
リＰ３，Ｐ２，Ｐ６，Ｐ７を用いて現時点の検出出力を
選択することを特徴とするダイナミックスレッショルド
を用いた最尤ビタビ検出装置。 - 【請求項６】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート０，５に対応したパスメモリＰ０，
Ｐ５を用いて現時点の検出出力を選択することを特徴と
するダイナミックスレッショルドを用いた最尤ビタビ検
出装置。 - 【請求項７】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート０，１，５に対応したパスメモリＰ
０，Ｐ１，Ｐ５を用いて現時点の検出出力を選択するこ
とを特徴とするダイナミックスレッショルドを用いた最
尤ビタビ検出装置。 - 【請求項８】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート０，５，４に対応したパスメモリＰ
０，Ｐ５，Ｐ４を用いて現時点の検出出力を選択するこ
とを特徴とするダイナミックスレッショルドを用いた最
尤ビタビ検出装置。 - 【請求項９】請求項１の装置に於いて、前記パスセレク
ト回路は、ステート０，１，４，５に対応したパスメモ
リＰ０，Ｐ１，Ｐ４，Ｐ５を用いて現時点の検出出力を
選択することを特徴とするダイナミックスレッショルド
を用いた最尤ビタビ検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078589A JPH08274653A (ja) | 1995-04-04 | 1995-04-04 | ダイナミックスレッショルドを用いた最尤ビタビ検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078589A JPH08274653A (ja) | 1995-04-04 | 1995-04-04 | ダイナミックスレッショルドを用いた最尤ビタビ検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274653A true JPH08274653A (ja) | 1996-10-18 |
Family
ID=13666106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078589A Withdrawn JPH08274653A (ja) | 1995-04-04 | 1995-04-04 | ダイナミックスレッショルドを用いた最尤ビタビ検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013337A (ja) * | 2005-06-28 | 2007-01-18 | Sony Corp | ビタビ復号装置 |
| KR100681123B1 (ko) * | 1999-12-31 | 2007-02-08 | 주식회사 케이티 | 디지털 통신시스템의 성능향상을 위한 비터비 디코딩장치에서의 디스카딩 임계치의 변동 방법 |
| KR100681122B1 (ko) * | 1999-12-31 | 2007-02-08 | 주식회사 케이티 | 디지털 통신시스템의 비터비 디코딩 장치에서의 최적의디스카딩 임계치의 결정 방법 |
-
1995
- 1995-04-04 JP JP7078589A patent/JPH08274653A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681123B1 (ko) * | 1999-12-31 | 2007-02-08 | 주식회사 케이티 | 디지털 통신시스템의 성능향상을 위한 비터비 디코딩장치에서의 디스카딩 임계치의 변동 방법 |
| KR100681122B1 (ko) * | 1999-12-31 | 2007-02-08 | 주식회사 케이티 | 디지털 통신시스템의 비터비 디코딩 장치에서의 최적의디스카딩 임계치의 결정 방법 |
| JP2007013337A (ja) * | 2005-06-28 | 2007-01-18 | Sony Corp | ビタビ復号装置 |
| JP4600183B2 (ja) * | 2005-06-28 | 2010-12-15 | ソニー株式会社 | ビタビ復号装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |