JPH08274653A - ダイナミックスレッショルドを用いた最尤ビタビ検出装置 - Google Patents

ダイナミックスレッショルドを用いた最尤ビタビ検出装置

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JPH08274653A
JPH08274653A JP7078589A JP7858995A JPH08274653A JP H08274653 A JPH08274653 A JP H08274653A JP 7078589 A JP7078589 A JP 7078589A JP 7858995 A JP7858995 A JP 7858995A JP H08274653 A JPH08274653 A JP H08274653A
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path
maximum likelihood
select circuit
threshold
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JP7078589A
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Takenori Oshima
武典 大島
Takao Sugawara
隆夫 菅原
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 【目的】ダイナミックスレッショルドによる最尤パスの
検出において、簡単な回路を付加することによりパスメ
モリを選択でき、パスメモリ長と処理時間の短縮を図
る。 【構成】パスセレクト回路12は、グループA,Bの各
サンプル空間に設定した各4つのスレッショルドによっ
て分割される領域と現時点での入力データが存在するス
レッショルド区間との比較結果に基づいて、8つのパス
メモリP0〜P7の中から1つのパスメモリの出力を選
択して現時点の検出出力を得る。パスセレクト回路12
は、例えばステート2,6,7に対応したパスメモリP
2,P6,P7を用いて現時点の検出出力を選択する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、磁気記録や通信の信号
再生処理を、拡張パーシャルレスポンス最尤検出(EP
R4ML:Extended Partial Response Class-4 Maximu
m Likelihood)の一手法であるダイナミックスレッショ
ルドを用いて行う最尤ビタビ装置に関する。
【0002】
【従来の技術】従来、EPR4MLの最尤ビタビ検出装
置は、8つのステート・メトリック値を用いたアド・コ
ンペア・セレクトの検出方法が知られている。アド・コ
ンペア・セレクトの検出方法は、各ステートで入力デー
タが得られる毎に8つのステート・メトリック値を算出
し、これに適当なブランチ・メトリック値を加算するこ
とにより、16個のパス・メトリック値を求める。そし
て、各々のステートで1つ前のステートから入ってくる
2つのパス・メトリック値を比較し、小さい方のパス・
メトリック値が生き残り、新たなステート・メトリック
値となる。
【0003】図2は、アド・コンペア・セレクトの検出
方法を用いた従来の最尤ビタビ検出装置であり、アド・
コンペア・セレクト回路10で入力データと基準値に基
づいてステート・メトリック値を算出してパスを決定
し、各ステートに対応して設けたパスメモリP0〜P7
に、2つのパスのどちらを選択したかの1ビット情報を
格納する。パスメモリP0〜P7は、全てのパスメモリ
が同じ値となるような十分に長いメモリ長を準備してい
る。
【0004】図17は、アド・コンペア・セレクトの検
出方法を用いた従来の他の最尤ビタビ検出装置であり、
アド・コンペア・セレクト回路100で最小のステート
・メトリック値を算出し、最小のステート・メトリック
値を与えるパスメモリをパスセレクト回路102で選択
している。これによりパスメモリ長を短くできる。この
ように従来のアド・コンペア・セレクトの検出方法で
は、その計算過程においてステート・メトリック値を算
出する必要がある。ところがステート・メトリック値の
算出にあっては、正規化回路を設けないとステート・メ
トリック値が正あるいは負の無限大に発散してしまう。
この問題を解決し、更に回路を簡単にする方法としてダ
イナミックスレッショルドを用いた最尤ビタビ検出方法
が提案されている(K.J.Knudson, J.K.Wolf, L.B.Milste
in氏らの“DYNAMIC THRESHOLDINPLEMENTATION OF THE M
AXIMUM=LIKELIHOOD DETECTOR FOR THE EPR4 CHANNEL”
(CLOBECOM.1991.IEEE)を参照)。
【0005】ダイナミック・スレッショルドを用いた方
法は、8つのステート・メトリックを使用したアド・コ
ンペア・セレクトの検出方法に対し、8つのスレッショ
ルド(しきい値)を用いる。あるステートでサンプルさ
れた入力データは8つのスレッショルドと比較されて生
き残りパスが選択され、スレッショルドが更新される。
スレッショルド更新は、次式により行われる。
【0006】
【数1】
【0007】ここで、r:入力データ A0〜A3:現在のスレッショルドと入力データに依存
したスレッショルド B0〜B2:1つ前のスレッショルドと入力データに依
存した期待値 j :現在ステート j−1 :1つ前のステート スレッショルドと相互依存関係は次のようになる。スレ
ッショルドA0j ,A0j +1,A1j ,A1j −1を
グループA、A2j ,A2j +1,A3j ,A3j −1
をグループBとする。グループA,Bの4つのスレッシ
ョルドが各々のサンプル空間を5つの領域に分割してい
る。
【0008】サンプルされた入力データは、グループ
A,Bの各サンプル空間で独立にレベルが検出される。
グループAのスレッショルドに対する入力データの検出
レベルの関係から、ステート4,5,6,7へのパスの
伸ばし方が決定される。同様に、グループAのスレッシ
ョルドに対する入力データの検出レベルの関係から、ス
テート0,1,2,3へのパスの伸ばし方が決定され
る。
【0009】これによりj番目のトレリスの深さにおけ
る8つのステートのパスの伸ばし方は、サンプル空間の
入力データとグループA,Bとの関係によって決定さ
れ、25通りあるが、グループA,B間のスレショルド
の動きの制限により6通りが削除され、19通りにな
る。
【0010】
【発明が解決しようととする問題点】しかしながら、従
来のダイナミックスレッショルドを用いた方法では、
(1)によって算出される更新された内部変数A0j-1
〜Aj-1 ,B0j-1 〜B2j-1がパスメトリック値の正
規化を行った演算の結果としてしか与えられず、パスメ
トリック値そのものが演算の途上や結果に現れない。つ
まり、パスメモリ長を縮小したくても、図17の従来の
アド・コンペア・セレクト方法のように、ステート・メ
トリック値の最小を求めることができないため、パスセ
レクトができないことになる。
【0011】本発明は、このような問題点に鑑みてなさ
れたもので、ダイナミックスレッショルドによる最尤パ
スの検出において、簡単な回路を付加することによりパ
スメモリを選択でき、パスメモリ長と処理時間の短縮が
図れるダイナミックスレッショルドを用いた最尤ビタビ
検出装置を提供することを目的とする。
【0012】
【問題を解決するための手段】図1は本発明の原理説明
図である。まず本発明のダイナミックスレッショルドを
用いた最尤ビタビ検出装置は、入力データのサンプル空
間を2グループA,Bに分けて設け、第1グループAの
サンプル空間に過去の入力データから算出された各々の
4つのスレッショルド(A0j-1 +1,A0j-1 ,A1
j-1 ,A1j-1 −1)を設定して5つの領域に分けると
共に、第2グループBのサンプル空間に過去の入力デー
タから算出された各々の4つのスレッショルド(A2
j-1 +1,A2j-1 ,A3j-1 ,A3j-1 −1)を設定
して5つの領域に分けている。
【0013】そして現時点の入力データ(rj )をグル
ープA,Bの各サンプル空間で各スレッショルドと比較
し、8つのステート0〜7の各々につき得られた2つの
パスメトリックの最尤側のパスを選択して8つのステー
ト0〜7毎に設けたパスメモリ(P0〜P7)にパス選
択情報を格納する拡張パーシャルレスポンス最尤検出の
一手法を対象とする。この処理は図1(A)のアドコン
ペアセレクト回路10で(1)式の演算を実行し、その
結果をパスメモリP0〜P8に格納することで実現され
る。
【0014】このようなダイナミックスレッショルドを
用いた最尤ビタビ検出装置につき本発明にあっては、グ
ループA,Bの各サンプル空間の各々4つのスレッショ
ルドによって分割される領域と現時点での入力データが
存在するスレッショルド区間との比較結果に基づいて、
8つのパスメモリP0〜P7の中から1つのパスメモリ
の出力を選択して現時点の検出出力を得るパスセレクト
回路12を設けたことを特徴とする。
【0015】パスセレクト回路は、図1(B)の最尤パ
スの組合せに対応して次の8通りのいずれかの構成を使
用する。 パスセレクト回路は、ステート2,6,7に対応した
パスメモリP2,P6,P7を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート2,7に対応したパス
メモリP2,P7を用いて現時点の検出出力を選択す
る。
【0016】パスセレクト回路は、ステート3,2,
7に対応したパスメモリP3,P2,P7を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート3,2,6,7に対応
したパスメモリP3,P2,P6,P7を用いて現時点
の検出出力を選択する。 パスセレクト回路は、ステート0,5に対応したパス
メモリP0,P5を用いて現時点の検出出力を選択す
る。
【0017】パスセレクト回路は、ステート0,1,
5に対応したパスメモリP0,P1,P5を用いて現時
点の検出出力を選択する。 パスセレクト回路は、ステート0,5,4に対応した
パスメモリP0,P5,P4を用いて現時点の検出出力
を選択する。 パスセレクト回路は、ステート0,1,4,5に対応
したパスメモリP0,P1,P4,P5を用いて現時点
の検出出力を選択する。
【0018】図1(C)は、一例として前記(2)のパ
スメモリP2,P7,P6の組合せを実現する比較信号
C5,C7と図1(D)のグループAのサンプル空間に
設定した二つのスレッショルドA1j-1 ,Aj-1 −1と
の関係を示している。
【0019】
【作用】本発明によれば、コンパレータとセレクタを備
えた簡単なセレクト回路を追加するだけで、8つのパス
メモリにいずれかの1つの検出をステート検出するだけ
で、8つのパスメモリのパスメモリ長を短くすることが
できる。またデータが検出出力として出力されるまでの
処理時間をパスメモリ長が縮小された分だけ短縮でき
る。
【0020】
【実施例】図2は本発明の実施例を示したブロック図で
ある。図2において、本発明のダイナミックスレッショ
ルドを用いた最尤ビタビ検出装置は、アド・コンペア・
セレクト回路10、8つのパスメモリP0〜P7、およ
びパスセレクト回路12で構成される。アド・コンペア
・セレクト回路10は前記(1)式の計算を行い、8つ
のパスメモリP0〜P7に各時刻ごとの生き残りパス
が、上から伸びている場合はビット0、また下から伸び
ている場合はビット1を蓄え、逐次、更新させる。
【0021】パスメモリP0〜P7に続いて設けられた
パスセレクト回路12は、アド・コンペア・セレクト回
路10からのスレッショルド比較信号に基づいて、パス
メモリP0〜P7のいずれか1つの選択による最尤パス
の選択を行う。図3は、図2のパスメモリP0〜P7の
概略を示す。パスメモリP0〜P7に対しては、前段の
アド・コンペア・セレクト回路10で、前記(1)式で
計算された8つのスレッショルドの計算結果の極性信号
C1〜C8がインバータI0〜I7を介して入力され
る。この極性信号は、ビット0で上側のパスの生き残り
を示し、ビット1で下側のパスの生き残りを示してい
る。
【0022】またパスメモリP0〜P7はクロックに同
期して動作し、クロックはインバータI8で反転されて
パスメモリP0〜P7の書込みタイミングを制御する。
更に、パスメモリP0〜P7の出力段には各時刻でのパ
スメモリを更新するための更新回路が相互に接続されて
いる。パスメモリの更新経路は、ダイナミックスレッシ
ョルドを用いた検出方法におけるグループAについて
は、パスメモリP2,P3,P6,P7からパスメモリ
P4,P5,P6,P7に延びる更新経路を構成してい
る。一方、グループBについては、パスメモリP0,P
1,P4,P5からパスメモリP0,P1,P2,P3
に延びる更新経路を形成している。
【0023】図4は本発明でのパスセレクトを実現する
ための原理をダイナミックスレッショルドにおけるグル
ープAについて示しており、図5は同じくグループBに
ついて示している。図4のグループAにおいて、図4
(a)はパスメモリP0〜P7の更新経路であり、それ
ぞれパスメモリ番号0〜7で表わしている。グループA
にあっては、右側に示す現在時刻でパスメモリ4,5,
6,7の更新が行われる。この現在時刻におけるパスメ
モリの更新は、パスメモリ4については1つ前のパスメ
モリ2または6から更新される。パスメモリ5は1つ前
のパスメモリ2または6から更新される。パスメモリ6
は1つ前のパスメモリ3または7から更新される。パス
メモリ7は1つ前のパスメモリ3または7から更新され
る。
【0024】一方、図5(a)のグループBについて
は、現在時刻でパスメモリ0,1,2,3の更新が行わ
れる。パスメモリ0の更新は1つ前のパスメモリ0また
は4により更新される。パスメモリ1は1つ前のパスメ
モリ0または4により更新される。パスメモリ2は1つ
前のパスメモリ1または5により更新される。更にパス
メモリ3は1つ前のパスメモリ1または5により更新さ
れる。
【0025】図4(b)は、グループAにおける過去の
入力データから計算された4つのスレッショルドと現在
の入力データの位置関係、更に、そのときの最尤パスと
なるパスメモリの番号を表わしている。スレッショルド
は前記(1)式に示したように、A0j-1 +1〜A1
j-1 −1の4つであり、入力データをサンプリングする
サンプリング空間に図示のように設定されており、サン
プリング空間を〜の5つの領域に分割している。
【0026】同様に図5(b)のグループBについて
も、前記(1)式で与えられる4つのスレッショルドA
j-1 +1〜A3j-1 −1をサンプリング空間に設定す
ることで、サンプリング空間を〜の5つの領域に分
割している。ここで、図4(a)のパスメモリの更新経
路と図4(b)の4つのスレッショルドの関係に注目す
る。今、入力データがグループAにおける図4(b)の
サンプリング空間の中でスレッショルドA0j-1 以上に
あり、領域に存在したとする。このとき図4(a)の
パスメモリの更新経路は、現在時刻のパスメモリ4,5
がそれぞれ1つ前の時刻のパスメモリ2から更新され
る。
【0027】また現在時刻のパスメモリ6,7は1つ前
の時刻のパスメモリ3から更新される。このことは、1
つ前の時刻のパスメモリ6,7が消滅し、パスメモリ
2,3が生き残りパスとして選択されたことを意味す
る。即ち、現在時刻の入力データから1つ前の時刻のパ
スメモリ2,3が尤もらしいことを示している。次に、
グループAのサンプリング空間である図4(b)におい
て、入力データがスレッショルドA1j-1 以上でA0
j-1 未満、即ち領域に存在したとする。この場合の図
4(a)の現在時刻のパスメモリ4,5は1つ前の時刻
のパスメモリ2からの経路によって更新される。更に、
現在時刻のパスメモリ7は1つ前の時刻のパスメモリ7
によって更新される。このことは、1つ前の時刻のパス
メモリ3,6が消滅し、パスメモリ2,7が生き残りパ
スとして選択されたことを意味する。
【0028】このように考えると、スレッショルドA0
j-1 〜A3j-1 の8つのスレッショルドにより区画され
るグループAおよびグループBの各領域の尤もらしいメ
モリパス即ち最尤パスを与える1つ前の時刻のパスメモ
リは、図4(b)および図5(b)の左側に矢印で取り
出して示す番号のパスメモリとなる。このようにして、
グループAおよびグループBについて各々4つのスレッ
ショルドで分けられた領域〜に対応する最尤パスの
パスメモリを組み合わせると、図4(c)および図5
(c)のようになる。
【0029】例えば図4(c)の(1)の組合せは、図
4(b)について、領域の最尤パスがパスメモリ2、
領域の最尤パスがパスメモリ2、領域の最尤パスが
パスメモリ2、領域の最尤パスがパスメモリ7、領域
の最尤パスがパスメモリ7であることを表わしてい
る。この点は図5(c)の場合も同様であり、例えば図
5(c)の組合せ(9)を例にとると、図5(b)の領
域の最尤パスがパスメモリ0、領域の最尤パスがパ
スメモリ0、領域の最尤パスが同じくパスメモリ0、
領域の最尤パスがパスメモリ5、領域のの最尤パス
が同じくパスメモリ5となった場合である。
【0030】図2のパスセレクト回路12は、図4
(c)および図5(c)の16通りの最尤パスの組合せ
の中のいずれか1つの組合せに基づくパスメモリの選択
を行う。したがってパスセレクト回路12は、最尤パス
の組合せ(1)〜(16)通りの回路のいずれか1つを
使用することになる。ここで、例えば図4(c)の最尤
パスの組合せ(1)〜(8)を見ると、(1)と(4)
はパスメモリ2,7の組合せであり、また(2)と
(3)はパスメモリ2,7,6の組合せであり、また
(5)と(7)はパスメモリ3,2,7の組合せであ
り、更に(6)と(8)はパスメモリ3,2,7,6の
組合せである。したがってパスセレクト回路12の回路
構成は、同じ種類のパスメモリの組合せについては、選
択制御を行うスレッショルド比較信号を変えるだけで回
路構成は同じにすることができる。
【0031】この点は図5(c)のグループBの最尤パ
スの組合せ(9)〜(16)についても同様である。し
たがって、図2のパスセレクト回路12としては8種類
を準備し、その内の1つを使用して本発明を実現すれば
よい。図6(a)は、図4(c)の最尤パスの組合せ
(2)におけるパスメモリ2,6,7を対象にパスセレ
クト回路を構成した場合のブロック図である。
【0032】図6(a)において、パスメモリ2,6,
7を対象とした最尤パスの組合せ(2)のパスセレクト
回路は、セレクタ14,16およびFF18で構成され
る。セレクタ14,16は入力A,Bを有し、図2のア
ド・コンペア・セレクト回路10からのスレッショルド
比較信号により制御される。以下の実施例にあっては、
比較信号Cに番号を付して表わしている。
【0033】セレクタ14,16は図6(c)のよう
に、制御端子CNTの論理レベル0,1により入力A,
Bが選択される。即ち、制御端子CNTが0のとき入力
Aが選択出力され、制御端子CNTが1のとき入力Bが
選択出力される。図6(a)はパスメモリ2,6,7を
対象とすることから、これに対応して、パスメモリを示
すP2,P7,P6の出力が与えられている。まずセレ
クタ14はパスメモリP7を入力A、パスメモリP2を
入力Bに接続している。制御端子CNTには比較信号C
5が与えられる。またセレクタ16の入力Aにはパスメ
モリP6の出力が与えられ、入力Bには前段のセレクタ
14の選択出力SELが与えられている。
【0034】このセレクタ16は比較信号C7により制
御される。セレクタ16に続いてはFF18が設けら
れ、クロックによりセレクタ14,16で選択されたパ
スメモリP2,P6,P7のいずれか1つをラッチし
て、検出出力とする。図6(b)は、図6(a)のパス
セレクト回路に入力する比較信号C5,C7のスレッシ
ョルドに対する論理レベルを示している。この比較信号
C5,C7は、図2のアド・コンペア・セレクト回路1
0における前記(1)式の演算で得られた各スレッショ
ルドの極性を示す信号である。この場合、グループAの
サンプル空間に対するスレッショルドは、A1j-1 とA
j-1 −1の2つが使用され、図示の3つの領域に分け
られる。
【0035】これは図4(b)における領域以上、領
域および領域を示している。まず入力データがスレ
ッショルドA1j-1 以上の場合、比較信号C5,C7共
に1となっている。このため、セレクタ14は入力Bの
パスメモリP2を選択し、セレクタ16はセレクタ14
の出力を接続した入力Bを選択している。このためFF
18にはパスメモリP2の出力がラッチされる。
【0036】次に、入力データがスレッショルドA1
j-1 未満で閾値A1j-1 −1以上のとき、即ち図4
(b)の領域に入力データが存在するとき、比較信号
C5は0、比較信号C7は1となる。このため、セレク
タ14が入力AのパスメモリP7の出力を選択し、セレ
クタ16の選択状態は変わらないことから、FF18は
パスメモリP7の検出出力をラッチする。
【0037】更に、スレッショルドA1j-1 −1未満、
即ち図4(b)の領域に入力データが存在するときに
は、比較信号C5,C7共に0となり、セレクタ16が
入力AのパスメモリP6の検出出力を選択するため、F
F18にパスメモリP6の検出出力がラッチされる。こ
の結果、例えば入力データが図4(b)のサンプル空間
において各時刻で順番に領域〜と変化したとする
と、図4(c)の最尤パスの組合せ(1)に示すと同じ
パスメモリ2,2,2,7,7の選択が図6(a)のパ
スセレクト回路で実現されることになる。
【0038】一方、図6(a)の回路はセレクタ14に
対する比較信号C5を比較信号C3とすることで、図4
(c)の最尤パスの組合せ(3)を実現するパスセレク
ト回路に変更することができる。この比較信号C3は図
4(b)のスレッショルドA0j-1 の極性符号を示す信
号であり、このため図6(b)のスレッショルドA1
j-1 をスレッショルドA0j-1 に入れ替えたセレクト動
作となる。即ち、図4(b)の領域+、+、
の3つの領域にスレッショルドで分けて最尤パスを選択
することになる。
【0039】ここで、クループA,Bの各スレッショル
ドと比較信号C1〜C8の関係をまとめると図7のよう
になる。図8(a)は、図4(c)の最尤パスの組合せ
(1)におけるパスメモリ2,7を対象とした本発明の
パスセレクト回路の実施例で、セレクタ20とFF18
で構成される。セレクタ20の入力AにはパスメモリP
7の出力が、また入力BにはパスメモリP2の出力が与
えられ、制御端子CNTには比較信号C5、即ち図7の
グループAのスレッショルドA1j-1 の極性を示す信号
が与えられる。
【0040】この図8(a)のパスセレクト回路は、図
8(b)のように、スレッショルドA1j-1 以上と未満
で分けたもので、スレッショルドA1j-1 以上では比較
信号C5は1であることから、セレクタ20は入力Bの
パスメモリP2の検出出力を選択してFF18にラッチ
する。スレッショルドA1j-1 未満では比較信号C5は
0となり、セレクタ20は入力Aに対するパスメモリP
7の検出出力を選択してFF18にラッチする。
【0041】この図8(a)のパスセレクト回路は、比
較信号C5を比較信号C3とすることで、図4(c)の
最尤パスの組合せ(4)のパスセレクト回路とすること
ができる。比較信号C3は図7のスレッショルドA0
j-1 の極性信号である。図9(a)は、図4(c)の最
尤パス組合せ(5)におけるパスメモリ3,2,7を対
象とした本発明のパスセレクト回路の実施例である。こ
の実施例はセレクタ22でパスメモリP2,P7を選択
し、またセレクタ24でセレクタ22の出力とパスメモ
リP3を選択している。セレクタ22は比較信号C5で
制御され、セレクタ24は比較信号C1で制御される。
【0042】図9(b)はスレッショルドに対する比較
信号C5,C1の関係を示しており、このスレッショル
ドで決まる3つの領域に応じてパスメモリP3,P2,
P7の選択が行われる。この図9(a)の実施例につい
ても、セレクタ22に対する比較信号C5をスレッショ
ルドA0j-1 に対応した比較信号C3に変更すること
で、図4(c)の最尤パス組合せ(7)のセレクトを実
現することができる。
【0043】図10(a)は、図4(c)の最尤パスの
組合せ(6)におけるパスメモリ3,2,6,7を対象
とした本発明のパスセレクト回路の実施例である。セレ
クタ26はパスメモリP6,P7を選択する。セレクタ
28はパスメモリP2,P3を選択する。セレクタ2
6,28の出力は、セレクタ30でいずれか一方が選択
されてFF18にラッチされる。セレクタ26は比較信
号C7で制御され、セレクタ28は比較信号C1で制御
され、更にセレクタ30は比較信号C5で制御される。
【0044】図10(b)は、比較信号C1,C5,C
7について、3つのスレッショルドで分けられた4つの
領域における信号状態を示しており、比較信号C1〜C
7の組合せにより、下段に示す検出出力がスレッショル
ドに対する入力データの位置に応じて得られる。この図
10の実施例にあっても、セレクタ30に対する比較信
号C5をスレッショルドA0j-1 の極性を示す比較信号
C3に変更することで、図4(c)の最尤パスの組合せ
(8)のパスセレクト回路を実現することができる。
【0045】図11(a)は、図5(c)のグループB
の最尤パス組合せ(9)におけるバスメモリ0,5を用
いた本発明のパスセレクト回路である。この場合、セレ
クタ32にパスメモリP5,P0の出力を入力し、比較
信号C6で選択してFF18にラッチする。即ち、図1
1(b)の比較信号C6は対応するスレッショルドA3
j-1 以上で1、未満で0となり、それぞれ検出出力とし
てパスメモリP0,P5が選択される。比較信号C6と
スレッショルドA3j-1 の関係は、図7の左側のグルー
プPのスレッショルドを参照すると良く分かる。
【0046】この図11の実施例についても、比較信号
C6をスレッショルドA2j-1 に対応した比較信号C4
に変更することで、図5(c)の最尤パス組合せ(1
2)のパスセレクト回路実現できる。図12は、図5
(c)の最尤パスの組合せ(13)におけるパスメモリ
0,1,5を対象とした本発明のパスセレクト回路であ
る。セレクタ34にはパスメモリP0,P1が入力さ
れ、スレッショルドA2j-1 +1の極性信号で決まる比
較信号C2により選択される。セレクタ36にはパスメ
モリP5の出力とセレクタ34の出力が与えられ、スレ
ッショルドA3j-1 に対応した比較信号C6で制御され
る。
【0047】比較信号C2,C6は、図12(b)のよ
うに、スレッショルドA2j-1 +1とスレッショルドA
j-1 で区切られる3つの領域に対応して、セレクタ3
4,36の制御でパスメモリ検出出力P1,P0,P5
を選択する。この図12について、比較信号C6をスレ
ッショルドA2j-1 に対応した比較信号C4に変更すれ
ば、図5(c)の最尤パスの組合せ(15)のパスセレ
クト回路を実現することができる。
【0048】図13(a)は、図5(c)の最尤パス組
合せ(10)におけるパスメモリ0,5,4を対象とし
た本発明のパスセレクト回路である。セレクタ38は、
スレッショルドA3j-1 −1の極性信号である比較信号
C8によってパスメモリP4またはP5の出力を選択す
る。セレクタ40は、スレッショルドA3j-1 の極性信
号である比較信号C6によりパスメモリP6またはセレ
クタ38から得られたパスメモリP4またはP5を選択
する。
【0049】図13(b)は、2つのスレッショルドA
j-1 とA3j-1 −1で分けられた3つの領域に対する
比較信号C6,C8の状態であり、各状態に応じて検出
出力としてパスメモリP0,P5,P4の選択出力が得
られる。この図13の実施例にあっても、比較信号C6
をスレッショルドA2j-1 に対応した比較信号C4に変
更することで、図5(c)の最尤パス組合せ(11)の
パスセレクト回路を実現できる。
【0050】図14(a)は、図5(c)の最尤パス組
合せ(14)におけるパスメモリ0,1,4,5を対象
とした本発明のパスセレクト回路である。セレクタ42
は、スレッショルドA3j-1 −1の極性信号である比較
信号C8によりパスメモリP4,P5を選択する。セレ
クタ44は、スレッショルドA2j-1 +1の極性信号で
ある比較信号C2によりパスメモリP0とP1を選択す
る。セレクタ46は、スレッショルドA3j-1 の極性信
号である比較信号C6によりセレクタ42,44の出力
を選択する。
【0051】図14(b)は、スレッショルドA2j-1
+1、A3j-1 およびA3j-1 −1で分けられた4つの
領域における比較信号C2,C6,C8の状態であり、
それぞれに応じて検出出力としてパスメモリP1,P
0,P5,P4の選択が行われる。この図14につい
て、比較信号C6をスレッショルドA2j-1 の極性信号
である比較信号C4に変更することで、図5(c)の最
尤パス組合せ(16)のパスセレクト回路を実現するこ
とができる。
【0052】図15は、本発明のパスセレクト回路12
を設けない場合と本発明のパスセレクト回路12を設け
た場合について、シミュレーションにより得られたエラ
ーテーブルの特性を示している。即ち、図15(a)は
本発明のパスセレクト回路がない場合であり、パスメモ
リの段数を20段および50段とした場合のそれぞれに
ついて、パスメモリ番号0〜7におけるエラーレートを
示している。
【0053】図15(b)は本発明のパスセレクト回路
を設けた場合であり、パスメモリの段数は全て20段と
しており、図4(c)および図5(c)に示した最尤パ
ス組合せ(1)〜(16)のそれぞれのパスセレクト回
路についてのエラーレートを示している。まず図15
(a)の従来例にあっては、パスメモリの段数を50段
とした場合には、10-6オーダーの十分なエラーレート
が得られている。しかし、パスメモリの段数を20段に
減らすとエラーレートが悪化し、10-5オーダーになっ
てしまう。
【0054】これに対し、図15(b)の本発明のパス
セレクト回路を設けた場合については、最適パス組合せ
(1)(2)(5)(6)(9)〜(16)のいずれに
ついても、図15(a)の同じ段数20段をもつ場合の
最も良い結果であるパスメモリ番号4のエラーレート
2.20×10-5に対し十分な改善効果が得られてい
る。
【0055】これに対し、図15(b)の最尤パス組合
せ(3)(4)(7)(8)については、パスセレクタ
がない場合の段数20段の最もよい結果であるパスメモ
リ番号4よりエラーレートが劣っているが、これはパス
メモリの段数を増加することで対応できる。即ち、本発
明の最尤パス組合せ(3)(4)(7)(8)について
は、パスメモリの段数20段を例えば30段に増加させ
ることで、大幅なエラーレートの改善が得られる。
【0056】これに対し、図15(a)のパスメモリ番
号4のパスセレクト回路がない場合について段数を20
段から30段に増加させても、パスセレクタがある本発
明の場合に比べエラーレートの改善度合は低い。したが
って本発明のパスセレクト回路は、要求されるエラーレ
ートを実現できるように、そのパスメモリの段数を調整
しながら、必要なエラーレートとなる最尤パスの組合せ
となるパスセレクト回路を使用すればよい。この場合に
も、パスメモリの段数はパスセレクト回路がない場合に
比べ十分少なくすることができる。
【0057】尚、上記の実施例に示したパスメモリの段
数などの数値は一例にすぎず、本発明は実施例の数値に
よる限定は受けない。
【0058】
【発明の効果】以上説明してきたように本発明によれ
ば、ダイナミックスレッショルドを用いた最尤ビタビ検
出装置において、簡単な回路を付加するだけで、最尤パ
スを決めるパスセレクトが実現でき、その結果、パスメ
モリのメモリ長を短くできる。また、パスメモリのメモ
リ長を縮小できたことで、データが検出出力として出力
されるまでの処理時間を短縮して処理性能を向上するこ
ともできる。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明の実施例を示したブロック図
【図3】図2のパスメモリのブロック図
【図4】グループAにおけるパスメモリ更新経路、スレ
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
【図5】グループBにおけるパスメモリ更新経路、スレ
ッショルドと最尤パス、及び最尤パスメモリの組合せを
示した説明図
【図6】パスメモリ2,6,7を用いたパスセレクト回
路のブロック図
【図7】グループA,Bの各スレッショルドと比較信号
の関係を示した説明図
【図8】パスメモリ2,7を用いたパスセレクト回路の
ブロック図
【図9】パスメモリ3,2,7を用いたパスセレクト回
路のブロック図
【図10】パスメモリ3,2,6,7を用いたパスセレ
クト回路のブロック図
【図11】パスメモリ0,5を用いたパスセレクト回路
のブロック図
【図12】パスメモリ0,1,5を用いたパスセレクト
回路のブロック図
【図13】パスメモリ0,5,4を用いたパスセレクト
回路のブロック図
【図14】パスメモリ0,1,5,4を用いたパスセレ
クト回路のブロック図
【図15】パスセレクト回路を設けない場合と本発明の
パスセレクト回路を設けた場合につき、シミュレーショ
ンによるエラーレートを対比して示した説明図
【図16】パスメモリを長くした従来装置のブロック図
【図17】最小メトリック値により最尤パスメモリを選
択する従来装置の他のブロック図
【符号の説明】
10:アド・コンペア・セレクト回路 12:パスセレクト回路 14,16,20〜44:セレクタ 20:FF
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04L 25/08 9199−5K H04L 25/08 B

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】入力データのサンプル空間を2グループ
    A,Bに分けて設け、第1グループAのサンプル空間に
    過去の入力データから算出された各々の4つのスレッシ
    ョルド(A0j-1 +1,A0j-1 ,A1j-1 ,A1j-1
    −1)を設定して5つの領域に分けると共に、第2グル
    ープBのサンプル空間に過去の入力データから算出され
    た各々の4つのスレッショルド(A2j-1 +1,A2
    j-1 ,A3j-1 ,A3j-1−1)を設定して5つの領域
    に分け、現時点の入力データ(rj )を前記各サンプル
    空間で各スレッショルドと比較し、8つのステート0〜
    7の各々につき得られた2つのパスメトリックの最尤側
    のパスを選択して8つのステート0〜7毎に設けたパス
    メモリ(P0〜P7)にパス選択情報を格納する拡張パ
    ーシャルレスポンス最尤検出の一手法であるダイナミッ
    クスレッショルドを用いた最尤ビタビ検出装置に於い
    て、 前記各サンプル空間に設定した各々4つのスレッショル
    ドによって分割される領域と現時点での入力データが存
    在するスレッショルド区間との比較結果に基づいて、前
    記8つのパスメモリの中から1つのパスメモリの出力を
    選択して現時点の検出出力を得るパスセレクト回路を設
    けたことを特徴とするダイナミックスレッショルドを用
    いた最尤ビタビ検出装置。
  2. 【請求項2】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート2,6,7に対応したパスメモリP
    2,P6,P7を用いて現時点の検出出力を選択するこ
    とを特徴とするダイナミックスレッショルドを用いた最
    尤ビタビ検出装置。
  3. 【請求項3】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート2,7に対応したパスメモリP2,
    P7を用いて現時点の検出出力を選択することを特徴と
    するダイナミックスレッショルドを用いた最尤ビタビ検
    出装置。
  4. 【請求項4】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート3,2,7に対応したパスメモリP
    3,P2,P7を用いて現時点の検出出力を選択するこ
    とを特徴とするダイナミックスレッショルドを用いた最
    尤ビタビ検出装置。
  5. 【請求項5】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート3,2,6,7に対応したパスメモ
    リP3,P2,P6,P7を用いて現時点の検出出力を
    選択することを特徴とするダイナミックスレッショルド
    を用いた最尤ビタビ検出装置。
  6. 【請求項6】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート0,5に対応したパスメモリP0,
    P5を用いて現時点の検出出力を選択することを特徴と
    するダイナミックスレッショルドを用いた最尤ビタビ検
    出装置。
  7. 【請求項7】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート0,1,5に対応したパスメモリP
    0,P1,P5を用いて現時点の検出出力を選択するこ
    とを特徴とするダイナミックスレッショルドを用いた最
    尤ビタビ検出装置。
  8. 【請求項8】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート0,5,4に対応したパスメモリP
    0,P5,P4を用いて現時点の検出出力を選択するこ
    とを特徴とするダイナミックスレッショルドを用いた最
    尤ビタビ検出装置。
  9. 【請求項9】請求項1の装置に於いて、前記パスセレク
    ト回路は、ステート0,1,4,5に対応したパスメモ
    リP0,P1,P4,P5を用いて現時点の検出出力を
    選択することを特徴とするダイナミックスレッショルド
    を用いた最尤ビタビ検出装置。
JP7078589A 1995-04-04 1995-04-04 ダイナミックスレッショルドを用いた最尤ビタビ検出装置 Withdrawn JPH08274653A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013337A (ja) * 2005-06-28 2007-01-18 Sony Corp ビタビ復号装置
KR100681123B1 (ko) * 1999-12-31 2007-02-08 주식회사 케이티 디지털 통신시스템의 성능향상을 위한 비터비 디코딩장치에서의 디스카딩 임계치의 변동 방법
KR100681122B1 (ko) * 1999-12-31 2007-02-08 주식회사 케이티 디지털 통신시스템의 비터비 디코딩 장치에서의 최적의디스카딩 임계치의 결정 방법

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