JPH08340262A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH08340262A JPH08340262A JP14582695A JP14582695A JPH08340262A JP H08340262 A JPH08340262 A JP H08340262A JP 14582695 A JP14582695 A JP 14582695A JP 14582695 A JP14582695 A JP 14582695A JP H08340262 A JPH08340262 A JP H08340262A
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Abstract
し、かつ拘束長を大とすること。 【構成】 ACS計算回路1,12,23,34を並列
に設けて並列ACS算出処理を行う。各ACSに対して
夫々2つのPM(パルメトリック)メモリ3と6,14
と17,25と28,36と39とを設けて、リード/
ライト動作を交互に時分割に処理する。そのためのアド
レスの制御をアドレス制御部5,16,27,38にて
行う。
Description
に畳み込み符号を復号するビタビ復号器に関するもので
ある。
法に使用されるものであり、既知の符号系列のうち受信
符号系列に最も近い符号距離が近いパスを最尤パスとし
て選択し、この選択されたパスに対応した復号データを
得るものであり、訂正能力が高いことから衛星通信方式
等における復号器として使用されている。
ロック図を図5に示す。拘束長「8」のビタビ復号器と
して説明する。図5に示す如く、ブランチメトリックと
パスメトリック(PM)メモリ53または56からのパ
スメトリックとがACS(Adder−Compara
tor−Selector)計算回路(以下単にACS
と称す)51へ入力されている。
0と64のパスメトリックがセレクタ54を介して読出
され、ブランチメトリックとのACS計算が行われてセ
レクタ52を介してPMメモリ56に0と1とのパスメ
トリックが書込まれる。
スメトリックが読出され、ACS計算が行われてPMメ
モリ56に2と3とのパスメトリックが書込まれる。以
上の処理が順次行われることにより、PMメモリ56に
0〜127までのパスメトリックが書込まれる。
と1とのパスメトリック生成時に、パスセレクト信号0
と1とを生成してパスメモリ57が制御されるようにな
っている。これ等のPMメモリやパスメモリのアドレス
制御がアドレス制御部55にて行われる。
7まで全て)して次の受信データが到来してブランチメ
トリックが入力されると、今度はPMメモリ56が読出
し側となり、PMメモリ53が書込み側となって、パス
メトリックの更新が同様の手順で行われる。以上の動作
を行わせるために、受信データの速度の128倍以上の
クロックを使用してPMメモリやパスメモリのアドレス
制御を行うようになっている。
のビタビ復号器においては、受信データ速度の128倍
以上のクロックを用いてPMメモリやパスメモリ等のア
ドレス制御を行う必要があり、逆にいえば、デバイスの
処理可能な周波数の128分の1以下の伝送速度でしか
動作させることができないことになる。また、拘束長を
「1」増やす毎に伝送速度が半分になるという欠点があ
る。
つ拘束長を長くすることが可能なビタビ復号器を提供す
ることである。
器は、パスメトリックメモリと、このパスメトリックメ
モリから読出されたパスメトリックに対するACS算出
を行って前記パスメトリックメモリへ書込むACS計算
手段とを含むビタビ復号器であって、前記パスメトリッ
クメモリ及びACS計算手段を夫々複数個設け、前記パ
スメトリックメモリの読出し書込みを時分割にかつ並列
動作制御し、前記ACS計算手段を並列動作制御するよ
うにしたことを特徴とする。
CS計算手段により生成されたパスセレクト信号をリー
ドアドレスとするパスメモリを含み、このパスメモリを
も複数個設けて読出し及び書込み動作を夫々並列にかつ
時分割制御するようにしたことを特徴とする。
けて、ACSを夫々並列動作させ、PMメモリやパスメ
モリを夫々並列かつ時分割(リード/ライト)動作させ
て高速動作を可能とする。
詳述する。
り、拘束長「8」の時分割4並列型ビタビ復号器の例で
ある。ACS計算回路1,12,23,34を設け、ま
たPMメモリ3,6,14,17,25,28,36,
39を設けている。これ等PMメモリのアドレス(リー
ド/ライトアドレス)制御のために、アドレス制御部
5,16,27,38を設け、またこれ等PMメモリの
入出力の選択制御のためにセレクタ2,4,13,1
5,24,26,35,37を設けている。
31,42,44を設け、これ等パスメモリのアドレス
(リード/ライトアドレス)制御のために、アドレス制
御部7,18,29,40を設けている。また、これ等
パスメモリの入力制御のためにセレクタ8,10,1
9,21,30,32,41,43を設けている。
最尤復号器を示している。この最尤復号器46から復号
データ出力が得られるようになっている。
時分割制御されるものであり、例えば、読出し用がPM
メモリ3,14,25,36であり、書込み用がPMメ
モリ6,17,28,39であるとする。この場合、A
CS1では新パスメトリックの0〜31について計算が
行われ、ACS12では新パスメトリックの32〜63
の計算が行われる。また、ACS23では新パスメトリ
ックの64〜95の計算が行われ、ACS34では新パ
スメトリック96〜127の計算が行われるもので、こ
れ等ACS1,12,23,34においても並列に計算
が行われる。
Mメモリ3,6に書込まれて記憶され、パスメトリック
17〜31,80〜95はPMメモリ14,17に記憶
される。また、パスメトリック32〜47,96〜11
1はPMメモリ25,28に記憶され、パスメトリック
48〜63,112〜127はPMメモリ36,39に
記憶される。
並列に行われており、ACS1において、PMメモリ3
からのパスメトリックを読込んでACS計算が行われ、
PMメモリ6と17にその計算結果が書込まれる。AC
S12において、PMメモリ14からのパスメトリック
を読込んでACS計算が行われ、PMメモリ28と39
にその計算結果が書込まれる。
5からのパスメトリックを読込んでACS計算が行わ
れ、PMメモリ6と17にその計算結果が書込まれる。
ACS34において、PMメモリ36からのパスメトリ
ックを読込んでACS計算が行われ、PMメモリ28と
39にその計算結果が書込まれる。
と、ACS1と23との結果が同一メモリに書込まれる
ので、互いに重複しないようにアドレス制御部5,1
6,27,38にてアドレス制御が行われる。PMメモ
リ6の前半はACS1からのパスメトリックが書込ま
れ、後半はACS23からのパスメトリックが書込まれ
る。PMメモリ17では逆に前半はACS23からのパ
スメトリックが書込まれ、後半はACS1からのパスメ
トリックが書込まれて、同一メモリでの重複が生じない
様になっている。
らのパスメトリックが書込まれ、後半はACS34から
のパスメトリックが書込まれる。PMメモリ39では、
前半はACS34からのパスメトリックが書込まれ、後
半はACS12からのパスメトリックが書込まれる。
2の如くなる。但し、ここでは、128のパスメトリッ
クアドレスで示しているが、実際に各アドレスは0〜3
1までで実現される。
33,42,44はACS1,12,23,34にて生
成されるパスセレクト信号をリードアドレスとして制御
されるが、ACS23,34の実行順序がACS1,1
2のそれとは異なっているので、アドレス制御部29,
40により当該アドレスの補正制御がなされる。
20と22,31と33,42と44で構成され、一方
が読出しの時は他方を書込みに使用されるもので、面の
切替えは復号データ1ビット毎に行われる。
〜Dが導出され、最尤パス検出器45にて最尤パスが検
出されて最尤復号器46から誤り訂正された復号データ
が出力されることになる。
一般に最尤パスの検出は、新パスメトリックの値を順次
比較してゆき、1番大きいパスメトリックのパスを検出
するものである。例えば、新パスメトリックの値をM
0,M1,M2・・・,M127とすると、新パスメト
リックはこの順番で生成されるので、先ずM0をレジス
タに格納してマックスパルス(最大値検出パルス)を生
成する。次のM1とレジスタ内の値とを比較し、M1が
大きければ、M1をレジスタに格納してマックスパルス
を生成し、M1が小さければそのままとしてマックスパ
ルスも生成しない。
2が大きければM2をレジスタに格納してマックスパル
スを生成し、M2が小さければそのままとしてマックス
パルスも生成しない。順次この動作をM127まで行
い、最尤の新パスメトリックが発生したときに、最後の
マックスパルスを生成するようになっている。
は、図3に示す構成が考えられる。各ACS1,12,
23,34からの新パスメトリックA〜Dについて、3
2の新メトリックの最尤パスを検出するものであり、4
個の最大値検出器451〜454と、3個の比較器45
5〜457と、2個のセレクタ458,459とにより
構成されている。
値が検出された時に出力されるマックスパルスA〜Dの
4本と、比較器455〜457から出力されるセレクト
信号A〜Cの3本とが最尤復号器46へ供給される。
り、各パスメモリ11,22,33,44からの復号デ
ータA〜Dを4本のマックスパルスA〜Dで対応してD
FF(Dタイプフリップフロップ)461〜464に夫
々ラッチし、これ等ラッチデータをセレクタ465,4
66へ入力して最尤パス検出器45からのセレクト信号
A〜Cで選択する。そして、これ等セレクタ465〜4
67の最終選択出力を、復号データに同期したクロック
にてDFF468にてラッチして、最終的な復号データ
として導出するものである。
であるが、PMメモリの各容量を全て2倍とし、アドレ
ス制御部のアドレス制御を所望とすることで、図1のブ
ロックの構成のままで拘束長が「9」のビタビ復号器を
実現することができる。
複数個設けてACS処理を並列動作させ、また、PMメ
モリやパスメモリをACSに夫々対応して複数組設け
て、並列かつ時分割(リード/ライト)動作させること
により、高速動作が可能となり、よって拘束長が大なる
ビタビ復号器が簡単に実現できるという効果がある。
ある。
図である。
ある。
図である。
6,30,32,35,37,41,43 セレクタ 3,6,14,17,25,28,36,39 PM
(パスメトリック)メモリ 5,7,16,18,27,29,38,40 アド
レス制御部 9,11,20,22,31,33,42,43 パ
スメモリ 45 最尤パス検出器 46 最尤復号器
Claims (2)
- 【請求項1】 パスメトリックメモリと、このパスメト
リックメモリから読出されたパスメトリックに対するA
CS算出を行って前記パスメトリックメモリへ書込むA
CS計算手段とを含むビタビ復号器であって、前記パス
メトリックメモリ及びACS計算手段を夫々複数個設
け、前記パスメトリックメモリの読出し書込みを時分割
にかつ並列動作制御し、前記ACS計算手段を並列動作
制御するようにしたことを特徴とするビタビ復号器。 - 【請求項2】 更に、前記ACS計算手段により生成さ
れたパスセレクト信号をリードアドレスとするパスメモ
リを有し、このパスメモリをも複数個設けて読出し及び
書込み動作を夫々時分割にかつ並列動作制御するように
したことを特徴とする請求項1記載のビタビ復号器。
Priority Applications (1)
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---|---|---|---|
JP14582695A JP3316724B2 (ja) | 1995-06-13 | 1995-06-13 | ビタビ復号器 |
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JP14582695A Expired - Fee Related JP3316724B2 (ja) | 1995-06-13 | 1995-06-13 | ビタビ復号器 |
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-
1995
- 1995-06-13 JP JP14582695A patent/JP3316724B2/ja not_active Expired - Fee Related
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