JP3316724B2 - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JP3316724B2 JP3316724B2 JP14582695A JP14582695A JP3316724B2 JP 3316724 B2 JP3316724 B2 JP 3316724B2 JP 14582695 A JP14582695 A JP 14582695A JP 14582695 A JP14582695 A JP 14582695A JP 3316724 B2 JP3316724 B2 JP 3316724B2
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Description
【０００１】
【産業上の利用分野】本発明はビタビ復号器に関し、特
に畳み込み符号を復号するビタビ復号器に関するもので
ある。
に畳み込み符号を復号するビタビ復号器に関するもので
ある。
【０００２】
【従来の技術】ビタビ復号器は畳み込み符号の最尤復号
法に使用されるものであり、既知の符号系列のうち受信
符号系列に最も近い符号距離が近いパスを最尤パスとし
て選択し、この選択されたパスに対応した復号データを
得るものであり、訂正能力が高いことから衛星通信方式
等における復号器として使用されている。
法に使用されるものであり、既知の符号系列のうち受信
符号系列に最も近い符号距離が近いパスを最尤パスとし
て選択し、この選択されたパスに対応した復号データを
得るものであり、訂正能力が高いことから衛星通信方式
等における復号器として使用されている。
【０００３】従来のこの種のビタビ復号器の一部概略ブ
ロック図を図５に示す。拘束長「８」のビタビ復号器と
して説明する。図５に示す如く、ブランチメトリックと
パスメトリック（ＰＭ）メモリ５３または５６からのパ
スメトリックとがＡＣＳ（Ａｄｄｅｒ−Ｃｏｍｐａｒａ
ｔｏｒ−Ｓｅｌｅｃｔｏｒ）計算回路（以下単にＡＣＳ
と称す）５１へ入力されている。
ロック図を図５に示す。拘束長「８」のビタビ復号器と
して説明する。図５に示す如く、ブランチメトリックと
パスメトリック（ＰＭ）メモリ５３または５６からのパ
スメトリックとがＡＣＳ（Ａｄｄｅｒ−Ｃｏｍｐａｒａ
ｔｏｒ−Ｓｅｌｅｃｔｏｒ）計算回路（以下単にＡＣＳ
と称す）５１へ入力されている。
【０００４】ＡＣＳ５１では、先ずＰＭメモリ５３から
０と６４のパスメトリックがセレクタ５４を介して読出
され、ブランチメトリックとのＡＣＳ計算が行われてセ
レクタ５２を介してＰＭメモリ５６に０と１とのパスメ
トリックが書込まれる。
０と６４のパスメトリックがセレクタ５４を介して読出
され、ブランチメトリックとのＡＣＳ計算が行われてセ
レクタ５２を介してＰＭメモリ５６に０と１とのパスメ
トリックが書込まれる。
【０００５】次に、ＰＭメモリ５３から１と６５とのパ
スメトリックが読出され、ＡＣＳ計算が行われてＰＭメ
モリ５６に２と３とのパスメトリックが書込まれる。以
上の処理が順次行われることにより、ＰＭメモリ５６に
０〜１２７までのパスメトリックが書込まれる。
スメトリックが読出され、ＡＣＳ計算が行われてＰＭメ
モリ５６に２と３とのパスメトリックが書込まれる。以
上の処理が順次行われることにより、ＰＭメモリ５６に
０〜１２７までのパスメトリックが書込まれる。
【０００６】パスメモリ５７についても同様であり、０
と１とのパスメトリック生成時に、パスセレクト信号０
と１とを生成してパスメモリ５７が制御されるようにな
っている。これ等のＰＭメモリやパスメモリのアドレス
制御がアドレス制御部５５にて行われる。
と１とのパスメトリック生成時に、パスセレクト信号０
と１とを生成してパスメモリ５７が制御されるようにな
っている。これ等のＰＭメモリやパスメモリのアドレス
制御がアドレス制御部５５にて行われる。
【０００７】ＰＭメモリ５６の書込みが完了（０〜１２
７まで全て）して次の受信データが到来してブランチメ
トリックが入力されると、今度はＰＭメモリ５６が読出
し側となり、ＰＭメモリ５３が書込み側となって、パス
メトリックの更新が同様の手順で行われる。以上の動作
を行わせるために、受信データの速度の１２８倍以上の
クロックを使用してＰＭメモリやパスメモリのアドレス
制御を行うようになっている。
７まで全て）して次の受信データが到来してブランチメ
トリックが入力されると、今度はＰＭメモリ５６が読出
し側となり、ＰＭメモリ５３が書込み側となって、パス
メトリックの更新が同様の手順で行われる。以上の動作
を行わせるために、受信データの速度の１２８倍以上の
クロックを使用してＰＭメモリやパスメモリのアドレス
制御を行うようになっている。
【０００８】
【発明が解決しようとする課題】従来の図５に示す構成
のビタビ復号器においては、受信データ速度の１２８倍
以上のクロックを用いてＰＭメモリやパスメモリ等のア
ドレス制御を行う必要があり、逆にいえば、デバイスの
処理可能な周波数の１２８分の１以下の伝送速度でしか
動作させることができないことになる。また、拘束長を
「１」増やす毎に伝送速度が半分になるという欠点があ
る。
のビタビ復号器においては、受信データ速度の１２８倍
以上のクロックを用いてＰＭメモリやパスメモリ等のア
ドレス制御を行う必要があり、逆にいえば、デバイスの
処理可能な周波数の１２８分の１以下の伝送速度でしか
動作させることができないことになる。また、拘束長を
「１」増やす毎に伝送速度が半分になるという欠点があ
る。
【０００９】本発明の目的は、高速動作を可能とし、か
つ拘束長を長くすることが可能なビタビ復号器を提供す
ることである。
つ拘束長を長くすることが可能なビタビ復号器を提供す
ることである。
【００１０】
【課題を解決するための手段】本発明によるビタビ復号
器は、パスメトリックメモリと、このパスメトリックメ
モリから読み出されたパスメトリックと入力ブランチメ
トリックに基づきＡＣＳ算出で得られた新パスメトリッ
クを前記パスメトリックメモリへ書き込むＡＣＳ計算手
段とを含むビタビ復号器であって、拘束長ｋが８のとき
の前記ＡＣＳ計算手段にて生成される２ (k-1) 個の新パ
スメトリックを４分割し、４つに分割された新パスメト
リック群を１〜４系統とし、前記各系統には、対応する
前記新パスメトリック群を順次生成する一個のＡＣＳ計
算手段と、自系統のＡＣＳ計算手段に対して交互にパス
メトリックを読み出す２個のパスメトリックメモリと、
ＡＣＳ計算手段にて生成された新パスメトリックを自系
統と他系統、もしくは２個の他系統を、書き込み動作が
重複しないように選択して自系統の前記パスメトリック
メモリの書き込みデータとして与える選択手段とを有
し、前記各系統が有するパスメトリックメモリへの新パ
スメトリックの書き込み及び読み出しを制御するアドレ
ス制御手段とを備えたことを特徴とする。
器は、パスメトリックメモリと、このパスメトリックメ
モリから読み出されたパスメトリックと入力ブランチメ
トリックに基づきＡＣＳ算出で得られた新パスメトリッ
クを前記パスメトリックメモリへ書き込むＡＣＳ計算手
段とを含むビタビ復号器であって、拘束長ｋが８のとき
の前記ＡＣＳ計算手段にて生成される２ (k-1) 個の新パ
スメトリックを４分割し、４つに分割された新パスメト
リック群を１〜４系統とし、前記各系統には、対応する
前記新パスメトリック群を順次生成する一個のＡＣＳ計
算手段と、自系統のＡＣＳ計算手段に対して交互にパス
メトリックを読み出す２個のパスメトリックメモリと、
ＡＣＳ計算手段にて生成された新パスメトリックを自系
統と他系統、もしくは２個の他系統を、書き込み動作が
重複しないように選択して自系統の前記パスメトリック
メモリの書き込みデータとして与える選択手段とを有
し、前記各系統が有するパスメトリックメモリへの新パ
スメトリックの書き込み及び読み出しを制御するアドレ
ス制御手段とを備えたことを特徴とする。
【００１１】本発明による他のビタビ復号器は、更にＡ
ＣＳ計算手段により生成されたパスセレクト信号をリー
ドアドレスとするパスメモリを含み、このパスメモリを
も複数個設けて読出し及び書込み動作を夫々並列にかつ
時分割制御するようにしたことを特徴とする。
ＣＳ計算手段により生成されたパスセレクト信号をリー
ドアドレスとするパスメモリを含み、このパスメモリを
も複数個設けて読出し及び書込み動作を夫々並列にかつ
時分割制御するようにしたことを特徴とする。
【００１２】
【作用】ＡＣＳ，ＰＭメモリ，パスメモリ等を複数個設
けて、ＡＣＳを夫々並列動作させ、ＰＭメモリやパスメ
モリを夫々並列かつ時分割（リード／ライト）動作させ
て高速動作を可能とする。
けて、ＡＣＳを夫々並列動作させ、ＰＭメモリやパスメ
モリを夫々並列かつ時分割（リード／ライト）動作させ
て高速動作を可能とする。
【００１３】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１４】図１は本発明の実施例の回路構成図であ
り、拘束長「８」の時分割４並列型ビタビ復号器の例で
ある。ＡＣＳ計算回路１，１２，２３，３４を設け、ま
たＰＭメモリ３，６，１４，１７，２５，２８，３６，
３９を設けている。これ等ＰＭメモリのアドレス（リー
ド／ライトアドレス）制御のために、アドレス制御部
５，１６，２７，３８を設け、またこれ等ＰＭメモリの
入出力の選択制御のためにセレクタ２，４，１３，１
５，２４，２６，３５，３７を設けている。
り、拘束長「８」の時分割４並列型ビタビ復号器の例で
ある。ＡＣＳ計算回路１，１２，２３，３４を設け、ま
たＰＭメモリ３，６，１４，１７，２５，２８，３６，
３９を設けている。これ等ＰＭメモリのアドレス（リー
ド／ライトアドレス）制御のために、アドレス制御部
５，１６，２７，３８を設け、またこれ等ＰＭメモリの
入出力の選択制御のためにセレクタ２，４，１３，１
５，２４，２６，３５，３７を設けている。
【００１５】更に、パスメモリ９，１１，２０，２２，
３１，４２，４４を設け、これ等パスメモリのアドレス
（リード／ライトアドレス）制御のために、アドレス制
御部７，１８，２９，４０を設けている。また、これ等
パスメモリの入力制御のためにセレクタ８，１０，１
９，２１，３０，３２，４１，４３を設けている。
３１，４２，４４を設け、これ等パスメモリのアドレス
（リード／ライトアドレス）制御のために、アドレス制
御部７，１８，２９，４０を設けている。また、これ等
パスメモリの入力制御のためにセレクタ８，１０，１
９，２１，３０，３２，４１，４３を設けている。
【００１６】尚、４５は最尤パス検出器を示し、４６は
最尤復号器を示している。この最尤復号器４６から復号
データ出力が得られるようになっている。
最尤復号器を示している。この最尤復号器４６から復号
データ出力が得られるようになっている。
【００１７】ＰＭメモリのうち読出し用と書込み用とが
時分割制御されるものであり、例えば、読出し用がＰＭ
メモリ３，１４，２５，３６であり、書込み用がＰＭメ
モリ６，１７，２８，３９であるとする。この場合、Ａ
ＣＳ１では新パスメトリックの０〜３１について計算が
行われ、ＡＣＳ１２では新パスメトリックの３２〜６３
の計算が行われる。また、ＡＣＳ２３では新パスメトリ
ックの６４〜９５の計算が行われ、ＡＣＳ３４では新パ
スメトリック９６〜１２７の計算が行われるもので、こ
れ等ＡＣＳ１，１２，２３，３４においても並列に計算
が行われる。
時分割制御されるものであり、例えば、読出し用がＰＭ
メモリ３，１４，２５，３６であり、書込み用がＰＭメ
モリ６，１７，２８，３９であるとする。この場合、Ａ
ＣＳ１では新パスメトリックの０〜３１について計算が
行われ、ＡＣＳ１２では新パスメトリックの３２〜６３
の計算が行われる。また、ＡＣＳ２３では新パスメトリ
ックの６４〜９５の計算が行われ、ＡＣＳ３４では新パ
スメトリック９６〜１２７の計算が行われるもので、こ
れ等ＡＣＳ１，１２，２３，３４においても並列に計算
が行われる。
【００１８】パスメトリック０〜１６，６４〜７９はＰ
Ｍメモリ３，６に書込まれて記憶され、パスメトリック
１７〜３１，８０〜９５はＰＭメモリ１４，１７に記憶
される。また、パスメトリック３２〜４７，９６〜１１
１はＰＭメモリ２５，２８に記憶され、パスメトリック
４８〜６３，１１２〜１２７はＰＭメモリ３６，３９に
記憶される。
Ｍメモリ３，６に書込まれて記憶され、パスメトリック
１７〜３１，８０〜９５はＰＭメモリ１４，１７に記憶
される。また、パスメトリック３２〜４７，９６〜１１
１はＰＭメモリ２５，２８に記憶され、パスメトリック
４８〜６３，１１２〜１２７はＰＭメモリ３６，３９に
記憶される。
【００１９】ＡＣＳ計算は４個のＡＣＳにおいて同時に
並列に行われており、ＡＣＳ１において、ＰＭメモリ３
からのパスメトリックを読込んでＡＣＳ計算が行われ、
ＰＭメモリ６と１７にその計算結果が書込まれる。ＡＣ
Ｓ１２において、ＰＭメモリ１４からのパスメトリック
を読込んでＡＣＳ計算が行われ、ＰＭメモリ２８と３９
にその計算結果が書込まれる。
並列に行われており、ＡＣＳ１において、ＰＭメモリ３
からのパスメトリックを読込んでＡＣＳ計算が行われ、
ＰＭメモリ６と１７にその計算結果が書込まれる。ＡＣ
Ｓ１２において、ＰＭメモリ１４からのパスメトリック
を読込んでＡＣＳ計算が行われ、ＰＭメモリ２８と３９
にその計算結果が書込まれる。
【００２０】また、ＡＣＳ２３において、ＰＭメモリ２
５からのパスメトリックを読込んでＡＣＳ計算が行わ
れ、ＰＭメモリ６と１７にその計算結果が書込まれる。
ＡＣＳ３４において、ＰＭメモリ３６からのパスメトリ
ックを読込んでＡＣＳ計算が行われ、ＰＭメモリ２８と
３９にその計算結果が書込まれる。
５からのパスメトリックを読込んでＡＣＳ計算が行わ
れ、ＰＭメモリ６と１７にその計算結果が書込まれる。
ＡＣＳ３４において、ＰＭメモリ３６からのパスメトリ
ックを読込んでＡＣＳ計算が行われ、ＰＭメモリ２８と
３９にその計算結果が書込まれる。
【００２１】ここで、ＰＭメモリへの書込みに着目する
と、ＡＣＳ１と２３との結果が同一メモリに書込まれる
ので、互いに重複しないようにアドレス制御部５，１
６，２７，３８にてアドレス制御が行われる。ＰＭメモ
リ６の前半はＡＣＳ１からのパスメトリックが書込ま
れ、後半はＡＣＳ２３からのパスメトリックが書込まれ
る。ＰＭメモリ１７では逆に前半はＡＣＳ２３からのパ
スメトリックが書込まれ、後半はＡＣＳ１からのパスメ
トリックが書込まれて、同一メモリでの重複が生じない
様になっている。
と、ＡＣＳ１と２３との結果が同一メモリに書込まれる
ので、互いに重複しないようにアドレス制御部５，１
６，２７，３８にてアドレス制御が行われる。ＰＭメモ
リ６の前半はＡＣＳ１からのパスメトリックが書込ま
れ、後半はＡＣＳ２３からのパスメトリックが書込まれ
る。ＰＭメモリ１７では逆に前半はＡＣＳ２３からのパ
スメトリックが書込まれ、後半はＡＣＳ１からのパスメ
トリックが書込まれて、同一メモリでの重複が生じない
様になっている。
【００２２】ＰＭメモリ２８では、前半はＡＣＳ１２か
らのパスメトリックが書込まれ、後半はＡＣＳ３４から
のパスメトリックが書込まれる。ＰＭメモリ３９では、
前半はＡＣＳ３４からのパスメトリックが書込まれ、後
半はＡＣＳ１２からのパスメトリックが書込まれる。
らのパスメトリックが書込まれ、後半はＡＣＳ３４から
のパスメトリックが書込まれる。ＰＭメモリ３９では、
前半はＡＣＳ３４からのパスメトリックが書込まれ、後
半はＡＣＳ１２からのパスメトリックが書込まれる。
【００２３】以上の動作をタイムチャートに示すと、図
２の如くなる。但し、ここでは、１２８のパスメトリッ
クアドレスで示しているが、実際に各アドレスは０〜３
１までで実現される。
２の如くなる。但し、ここでは、１２８のパスメトリッ
クアドレスで示しているが、実際に各アドレスは０〜３
１までで実現される。
【００２４】パスメモリ９，１１，２０，２２，３１，
３３，４２，４４はＡＣＳ１，１２，２３，３４にて生
成されるパスセレクト信号をリードアドレスとして制御
されるが、ＡＣＳ２３，３４の実行順序がＡＣＳ１，１
２のそれとは異なっているので、アドレス制御部２９，
４０により当該アドレスの補正制御がなされる。
３３，４２，４４はＡＣＳ１，１２，２３，３４にて生
成されるパスセレクト信号をリードアドレスとして制御
されるが、ＡＣＳ２３，３４の実行順序がＡＣＳ１，１
２のそれとは異なっているので、アドレス制御部２９，
４０により当該アドレスの補正制御がなされる。
【００２５】尚、パスメモリは２面のメモリ９と１１，
２０と２２，３１と３３，４２と４４で構成され、一方
が読出しの時は他方を書込みに使用されるもので、面の
切替えは復号データ１ビット毎に行われる。
２０と２２，３１と３３，４２と４４で構成され、一方
が読出しの時は他方を書込みに使用されるもので、面の
切替えは復号データ１ビット毎に行われる。
【００２６】各パスメモリの最終出力から復号データＡ
〜Ｄが導出され、最尤パス検出器４５にて最尤パスが検
出されて最尤復号器４６から誤り訂正された復号データ
が出力されることになる。
〜Ｄが導出され、最尤パス検出器４５にて最尤パスが検
出されて最尤復号器４６から誤り訂正された復号データ
が出力されることになる。
【００２７】最尤パスが検出器４５について説明する。
一般に最尤パスの検出は、新パスメトリックの値を順次
比較してゆき、１番大きいパスメトリックのパスを検出
するものである。例えば、新パスメトリックの値をＭ
０，Ｍ１，Ｍ２・・・，Ｍ１２７とすると、新パスメト
リックはこの順番で生成されるので、先ずＭ０をレジス
タに格納してマックスパルス（最大値検出パルス）を生
成する。次のＭ１とレジスタ内の値とを比較し、Ｍ１が
大きければ、Ｍ１をレジスタに格納してマックスパルス
を生成し、Ｍ１が小さければそのままとしてマックスパ
ルスも生成しない。
一般に最尤パスの検出は、新パスメトリックの値を順次
比較してゆき、１番大きいパスメトリックのパスを検出
するものである。例えば、新パスメトリックの値をＭ
０，Ｍ１，Ｍ２・・・，Ｍ１２７とすると、新パスメト
リックはこの順番で生成されるので、先ずＭ０をレジス
タに格納してマックスパルス（最大値検出パルス）を生
成する。次のＭ１とレジスタ内の値とを比較し、Ｍ１が
大きければ、Ｍ１をレジスタに格納してマックスパルス
を生成し、Ｍ１が小さければそのままとしてマックスパ
ルスも生成しない。
【００２８】次にＭ２とレジスタ内の値とを比較してＭ
２が大きければＭ２をレジスタに格納してマックスパル
スを生成し、Ｍ２が小さければそのままとしてマックス
パルスも生成しない。順次この動作をＭ１２７まで行
い、最尤の新パスメトリックが発生したときに、最後の
マックスパルスを生成するようになっている。
２が大きければＭ２をレジスタに格納してマックスパル
スを生成し、Ｍ２が小さければそのままとしてマックス
パルスも生成しない。順次この動作をＭ１２７まで行
い、最尤の新パスメトリックが発生したときに、最後の
マックスパルスを生成するようになっている。
【００２９】そこで、この最尤パス検出器４５として
は、図３に示す構成が考えられる。各ＡＣＳ１，１２，
２３，３４からの新パスメトリックＡ〜Ｄについて、３
２の新メトリックの最尤パスを検出するものであり、４
個の最大値検出器４５１〜４５４と、３個の比較器４５
５〜４５７と、２個のセレクタ４５８，４５９とにより
構成されている。
は、図３に示す構成が考えられる。各ＡＣＳ１，１２，
２３，３４からの新パスメトリックＡ〜Ｄについて、３
２の新メトリックの最尤パスを検出するものであり、４
個の最大値検出器４５１〜４５４と、３個の比較器４５
５〜４５７と、２個のセレクタ４５８，４５９とにより
構成されている。
【００３０】各最大値検出器４５１〜４５４により最大
値が検出された時に出力されるマックスパルスＡ〜Ｄの
４本と、比較器４５５〜４５７から出力されるセレクト
信号Ａ〜Ｃの３本とが最尤復号器４６へ供給される。
値が検出された時に出力されるマックスパルスＡ〜Ｄの
４本と、比較器４５５〜４５７から出力されるセレクト
信号Ａ〜Ｃの３本とが最尤復号器４６へ供給される。
【００３１】最尤復号器４６は図４の構成とされてお
り、各パスメモリ１１，２２，３３，４４からの復号デ
ータＡ〜Ｄを４本のマックスパルスＡ〜Ｄで対応してＤ
ＦＦ（Ｄタイプフリップフロップ）４６１〜４６４に夫
々ラッチし、これ等ラッチデータをセレクタ４６５，４
６６へ入力して最尤パス検出器４５からのセレクト信号
Ａ〜Ｃで選択する。そして、これ等セレクタ４６５〜４
６７の最終選択出力を、復号データに同期したクロック
にてＤＦＦ４６８にてラッチして、最終的な復号データ
として導出するものである。
り、各パスメモリ１１，２２，３３，４４からの復号デ
ータＡ〜Ｄを４本のマックスパルスＡ〜Ｄで対応してＤ
ＦＦ（Ｄタイプフリップフロップ）４６１〜４６４に夫
々ラッチし、これ等ラッチデータをセレクタ４６５，４
６６へ入力して最尤パス検出器４５からのセレクト信号
Ａ〜Ｃで選択する。そして、これ等セレクタ４６５〜４
６７の最終選択出力を、復号データに同期したクロック
にてＤＦＦ４６８にてラッチして、最終的な復号データ
として導出するものである。
【００３２】以上は拘束長が「８」のビタビ復号器の例
であるが、ＰＭメモリの各容量を全て２倍とし、アドレ
ス制御部のアドレス制御を所望とすることで、図１のブ
ロックの構成のままで拘束長が「９」のビタビ復号器を
実現することができる。
であるが、ＰＭメモリの各容量を全て２倍とし、アドレ
ス制御部のアドレス制御を所望とすることで、図１のブ
ロックの構成のままで拘束長が「９」のビタビ復号器を
実現することができる。
【００３３】
【発明の効果】叙上の如く、本発明によれば、ＡＣＳを
複数個設けてＡＣＳ処理を並列動作させ、また、ＰＭメ
モリやパスメモリをＡＣＳに夫々対応して複数組設け
て、並列かつ時分割（リード／ライト）動作させること
により、高速動作が可能となり、よって拘束長が大なる
ビタビ復号器が簡単に実現できるという効果がある。
複数個設けてＡＣＳ処理を並列動作させ、また、ＰＭメ
モリやパスメモリをＡＣＳに夫々対応して複数組設け
て、並列かつ時分割（リード／ライト）動作させること
により、高速動作が可能となり、よって拘束長が大なる
ビタビ復号器が簡単に実現できるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すタイムチャートで
ある。
ある。
【図３】図１の最尤パス検出器４５の例を示すブロック
図である。
図である。
【図４】図１の最尤復号器４６の例を示すブロック図で
ある。
ある。
【図５】従来のビタビ復号器の一部概略を示すブロック
図である。
図である。
１，１２，２３，３４ ＡＣＳ計算回路 ２，４，８，１０，１３，１５，１９，２１，２４，２
６，３０，３２，３５，３７，４１，４３ セレクタ ３，６，１４，１７，２５，２８，３６，３９ ＰＭ
（パスメトリック）メモリ ５，７，１６，１８，２７，２９，３８，４０ アド
レス制御部 ９，１１，２０，２２，３１，３３，４２，４３ パ
スメモリ ４５ 最尤パス検出器 ４６ 最尤復号器
６，３０，３２，３５，３７，４１，４３ セレクタ ３，６，１４，１７，２５，２８，３６，３９ ＰＭ
（パスメトリック）メモリ ５，７，１６，１８，２７，２９，３８，４０ アド
レス制御部 ９，１１，２０，２２，３１，３３，４２，４３ パ
スメモリ ４５ 最尤パス検出器 ４６ 最尤復号器
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04L 1/00 G06F 11/10
Claims (2)
- 【請求項１】 パスメトリックメモリと、このパスメト
リックメモリから読み出されたパスメトリックと入力ブ
ランチメトリックに基づきＡＣＳ算出で得られた新パス
メトリックを前記パスメトリックメモリへ書き込むＡＣ
Ｓ計算手段とを含むビタビ復号器であって、拘束長ｋが８のときの前記ＡＣＳ計算手段にて生成され
る２ (k-1) 個の新パスメトリックを４分割し、４つに分
割された新パスメトリック群を１〜４系統とし、 前記各系統には、対応する前記新パスメトリック群を順
次生成する一個のＡＣＳ計算手段と、自系統のＡＣＳ計
算手段に対して交互にパスメトリックを読み出す２個の
パスメトリックメモリと、ＡＣＳ計算手段にて生成され
た新パスメトリックを自系統と他系統、もしくは２個の
他系統を、書き込み動作が重複しないように選択して自
系統の前記パスメトリックメモリの書き込みデータとし
て与える選択手段とを有し、 前記各系統が有するパスメトリックメモリへの新パスメ
トリックの書き込み及び読み出しを制御するアドレス制
御手段とを備えたことを特徴とするビタビ復号器。 - 【請求項２】 更に、前記ＡＣＳ計算手段により生成さ
れたパスセレクト信号をリードアドレスとするパスメモ
リを有し、このパスメモリをも複数個設けて読み出し及
び書き込み動作を夫々時分割にかつ並列動作制御するよ
うにしたことを特徴とする請求項１記載のビタビ復号
器。
Priority Applications (1)
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|---|---|---|---|
| JP14582695A JP3316724B2 (ja) | 1995-06-13 | 1995-06-13 | ビタビ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14582695A JP3316724B2 (ja) | 1995-06-13 | 1995-06-13 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340262A JPH08340262A (ja) | 1996-12-24 |
| JP3316724B2 true JP3316724B2 (ja) | 2002-08-19 |
Family
ID=15394023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14582695A Expired - Fee Related JP3316724B2 (ja) | 1995-06-13 | 1995-06-13 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316724B2 (ja) |
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- 1995-06-13 JP JP14582695A patent/JP3316724B2/ja not_active Expired - Fee Related
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