JPH01503342A - デジタル位相ロツクループを備えたデータ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタル位相ロックループを備えたデータ入力装置Ｊ且踵１ 本発明は、フロッピディスクのような記憶媒体からデータを読み取りする間に伝 送されるデータパルスを、振動数誤差や位相誤差が存在しても、正確に読み取る ことを目的として使用される回路に関する０本発明は、ディスクドライブサブシ ステムをホストコンピュータシステムに接続するように動作することができる。

この発明はさらに、フロッピディスク記憶媒体をパーソナルコンピュータに接続 するために使用するデジタル型の位相ロックループ回路に関する。

１肛工宣月 デジタルコンピュータは、そのホストコンピュータシステムがアクセスする資源 記憶装置から（又は、資源記憶装置へ）情報を、たとえ、この記憶装置がシステ ム（局所的な）の内部にあろうとあるいは離れたところにあろうと、デジタルパ ルスの形で転送する。データを処理する際には、ホストシステムに存在する種々 の論理機能が、資源記憶装置内のデジタルデータな表わすところのデジタルパル スの転送動作と同期できるような観点から、上記パルスのタイミングを決定し制 御することが必要である。

通常のデータやプログラム命令を含む情報は、典型的には、磁気媒体上の資源記 憶装置に格納され、それでデジタルデータの各ビットは一般的に磁気媒体の表面 上の磁気反転として現われる。ホストコンピュータが上記のようなデータにアク セスできるためには、データビットが磁気媒体上に正確に位置することと、磁気 媒体から正確に読み取ることができるということが重要である。パーソナルコン ピュータ市場の成長と共に、ある特別な型式の磁気記憶装置、即ち、フロッピデ ィスクの使用が非常に増加してきている。さらに、パーソナルコンピュータがよ り大きな記憶容量と高速度とをめて再設計されていくにつれて、これらパーソナ ルコンピュータと共に使用されるフロッピディスクの記憶容量は、それに記録さ れるデジタルデータの密度を大きくすることによって増加してきた。

しかし、記憶媒体としてディスクを使用することについては、廉価なパーソナル コンピュータやビジネス用のワードプロセッサの市場に流通するホストコンピュ ータシステムに使用されるディスクドライブに対して、ある問題が生じてきてい る。

ディスク回転周期を安定させ、それによってディスクからデータを読み取る周波 数を予め決められたものに保持する目的でディスクの回転速度を正確に制御する ことは、ディスクドライブのメーカーの設計基準であるけれども、一つの問題は 、モータドライブ速度が一定しないことによる、データ転送中の周波数のドリフ トである。このことは、結果として、周波数誤差を生じさせ、またディスクに保 存されているデータが間違って読み取られる原因となり得る。

もう一つの問題は、磁気反転領域が移動し、そのために磁気ディスク固有の特性 に起因して記憶媒体のデータビットが移動するということである。このことは結 果として、データ転送中の位相誤差を生じさせ、またデータの誤読にもなり得る 。誤差に関するこれらの問題は、全てのディスクドライブシステムにある程度ま では存在しており、従って、本発明の回路機構によって解決される。

ｉ豆至星至 本発明の一つの目的は、フロッピディスク等のような資源記憶装置にアクセスす るホストコンピュータシステムのためのデータ入力回路を提供することである。

この回路は、データが読み取られる際にディスクドライブから受信されるデータ パルスを処理ことができ、位相誤差や周波数誤差を補正するようにこの入力回路 を調整する０位相ロックループ回路が検査ウィンドを確立するために設けられ、 このロックループ回路はこのウィンドの持続時間並びに開始・停止時刻の両方共 （成るいは、そのいずれか一方）において変更可能なようになっている。この検 査ウィンドは、記憶装置からの連続するデータパルスの各々がそのウィンドの中 央に位置するように調整される。

この入力回路は、受信される各データパルスを処理し、そして、位相誤差が存在 するか否か、即ち、データパルスが予期した到着時間からシフトしているか否か を決定する、成るいは、周波数誤差が存在するか否か、即ち、データパルスがそ の周波数レートが増大又は減少して到着しているために予期した時間に受信され ていないかどうかを決定する０周波数の測定と補正、そして位相の測定と補正と は、本回路の二つの独立した専用の部分で実行される。

この発明の回路機構は、ディスクから読み取られるデータパルスの周波数のドリ フトと位相のドリフトとを測定し、これらを補正をする為に、先行のデータパル スの到着時間を記録する。アップダウンカウンタと加算器とが位相ロックループ 回路に含まれており、データパルスが記憶装置から到着する厳密な時間をデジタ ルで示すようになっている。デコーダ回路は、−個又は複数個のデジタルパルス に関するデジタルで示される到着時間情報を処理して、カウンタ回路と加算器回 路へフィードバックされる補正信号を発生させる。この補正信号は、加算器の１ つの全サイクルの持続時間並びに開始／停止時間を変化させることによって、各 検査ウィンドの持続時間と開始／停止時間とを調整する。加算器の各々のサイク ルの後で１つのキャリー信号がバッファへ送られる。データパルスがある加算器 サイクル（このサイクルが検査ウィンドに相当する）中のどこかで受信された場 合には、“１”が入力され格納される。従って、バッファは、資源記憶装置に保 有され、入力回路に伝送されるデータに適合するデータビットを一時的に格納す ることになる。

区９Ｊす１頴え皿 本発明は、発明の好適な実施例についての以下の詳細な説明を、添付の図面と併 せて読むことで一層よく理解される。

図面のうちの； 第１図は、この発明のデータ入力回路の構成図であり、第２図は第１図のデータ 入力回路で使用される制御回路の構成図である。

適ｆ′　施　の詳細な暦日 データ入力回路はＮＭＯ８ＬＳＩデジタル回路機構を使用して実現され、資源記 憶装置から受信されるデータ、即ち、フロッピディスクによりフォーマットされ 、それから受信されるデータを処理するように動作する。この入力回路は、典型 的には、４，６．８または１２マイクロ秒の間隔のフォーマットで到着するデー タビットを処理することが可能であって、これによりこの入力回路を多数の市販 のパーソナルコンピュータと共に使用することができる。データ入力回路は、デ ータパルスが、資源記憶装置に格納されたデータビットを正しく表わすピットシ ーケンスとしてデータビットに変換された上でシフトレジスタ１５、成るいは、 入力データバッファに格納されることを保証する。データはパルスの形で受信さ れ、二進数（“１”または“０゛）、即ち、本回路によって、パルスの無いこと が“Ｏ”として解釈されるようにされる。パルス到着時間のずれのために、デー タビットがホストコンピュータにより解釈されるときにデータビットの配列に誤 差を起きた結果、入力データバッファ１５に入力されてホストコンピュータシス テムで処理されたデータビットが資源記憶装置に格納されていたデータビットに 合致しないものとなってしまったとき、誤りの発生とされる０本人力回路は、資 源記憶装置から伝送されてくるデータパルスを検知し、このデータパルスを規定 の配列のデータビットとして処理する。もしパルスが特定の受信（加算器）サイ クルの間のどれかの時点で受信されると、“１”がレジスタ１５に入力される。

その他の場合には、現在のデータビット値として“０”がレジスタ１５に格納さ れる。

受信（加算器）サイクルの周期は、記憶装置からのデータ転送の予想速度に一致 するように選択される。理論的に言えば、個々のパルスは、一連の受信サイクル の一サイクルの中央で、各々に受信される筈である。各々の受信サイクルは先行 するサイクルにすぐに続く、また、そのサイクルの始めから終りまでの時間周期 は検査ウィンドと呼ぶことができる。入力回路は資源記録装置からの“１”と“ ０”から成るビットの一連の流れを受信して、一連の検査ウィンドのうちの一つ に連続するデータパルスの各々を検知する。検査ウィンドはその持続時間と開始 ／停止時間とを有し、これらは基本的なデータビット転送速度ならびに最も最近 に検知されたデータパルスの到着時間の理想値からの偏差との関数である。従っ て、もし例えば、資源記録装置からの直前のデータパルスの到着時間に数ナノ秒 の基本的位相のシフトがある場合には、この位相のシフトは、データ入力回路機 構において、受信サイクルの開始／停止時間を調整することにより補正される。

もしも、データの転送に影響するほどの周波数シフトがあって、直前のデータパ ルス間の周期が徐々に長くなったり短くなったりすると、この周波数のシフトも またデータ入力回路機構において、受信サイクルの持続時間を調整することによ り補正される。受信サイクルが終了した後に、データ入力回路によりキャリー信 号が発生させられる。このキャリー信号は検査ウィンドの終了をマークし、併せ て、データパルスがウィンドの間に受信された場合には“１”が、成るいは、パ ルスが何も受信されなかった場合には“０”が、シフトレジスタ１５、即ち、デ ータ人力バッファにクロック入力されるようになっている。

第１図の入力回路はディスクボート１１を通してフロッピディスクドライブのよ うな記憶媒体に接続されている。データビットは、ディスクボートからライン１ ３上を、第２図で説明される回路を通り、最後にバッファすなわちシフトレジス タ１５に一度に一つずつ直列の形式で転送される。このシフトレジスタ１５は、 制御回路１９により発生されるところのライン１７上のキャリー信号によって刻 時動作するが、これによりデータは、レジスタ１５に入力格納され、それで直列 形式から並列形式へ変換されることが可能であるし、また、ホストコンピュータ システム内の他の処理回路機構へ転送されてもよい。

データライン１３も、また、制御回路１９に入力される。ライン２１上のシステ ムクロックパルス（このクロックはホストコンピユークシステム内で使用可能で あり、成るいは、本発明の回路機構の一部とされる専用の発振器から手に入るも のである）は、データ入力回路のタイミングを制御し、併せて、入力回路の動作 をホストコンピュータシステムの回路機構に同期化させるものである。典型的な システムでは、データパルスは、４．６．８または１２マイクロ秒の周期を有し 、そして、％マイクロ秒から１マイクロ秒までのパルス幅が可能である。

“１”は低レベルのパルスにより、即ち、低レベル側に変化する立下りエツジと 高レベル側へ変化する立上りエツジとを有するパルスにより表わされる。ライン ２１上のシステムクロックパルスは例えば７．１６ＭＨｚ等の適当な周波数で発 生させられる。７．１６ＭＨｚという基本的なりロックレートは、資源記憶装置 からのデータパルスの到着速度のうち最も早いものの２８倍の速さく即ち、４マ イクロ秒）であるものとして、また、典型的な検査ウィンドを生じさせるために 使用される受信（加算器）サイクル速度の１４倍の速さであるようなものとして 選択された。

８ビツトのアップダウンカウンタ２５は、ライン２１を通じてシステムクロック パルスを受信し、ライン２７を通じてカウントアツプ命令（ｕｐ）を、そしてラ イン２９を通じてカウントダウン命令（ＤＯＷＮ）を受信し、またライン６３を 通じて加算４の命令を、そしてライン６５を通じて加算８の命令を受信する。こ のカウンタ２５は、ライン３５ａ〜３５ｈ、３７ａ〜３７ｈ、そして３９ａ〜３ ９ｈを通じて、三組の８ビツトの並列の出力を有する。マルチプレクサ４１は、 このカウンタから加算器回路４３への入力を選択するために、出力ライン３５、 出力ライン３７、成るいは出力ライン３９のいずれかの値を通過させるための選 択スイッチとして動作する。この加算器４３は直列の加算器であって、１１ビツ トの加算器としても、成るいは、１２ビツトの加算器としても動作するように転 換可能なので、本人力回路は二つの異なるスピードモードで動作することができ ることになる。加算器４３は、システムクロックによってクロック動作する。加 算器４３の出力である各計算結果は、ライン６７を経由して加算器４３に再入力 されるので、各加算サイクルの間、この加算器４３は、先行する計算結果の値を カウンタの３つの出力のうちマルチプレクサ４１により１つ選択された出力値に 連続的に加算することができる。この加算器４３の計算結果の出力のうち、最上 位の３ビツト（３ＭＳＢ）はライン６９を通じて制御回路１９に入力される。

カウンタ２５からのライン３７上の可変出力は、最初“１４６”という公称値に 設定される。加算器４３が１１ビツトモードにある時は、この加算器は最大“１ １１１１１１１１１１”（即ち、十進法で“２０４７”）の計算結果を出力する ことができる。尚、”１４６”という公称の中心値は、アップダウンカウンタ２ ５から加算器４３へのライン３７上の可変出力として、“２０４８”を“１４” で除したときの近似値として選択された。結果として、加算器の各々の完全な１ サイクル（即ち受信サイクル）にはおよそ１４のクロックパルスが存在するので 、理想的な動作状態にある（即ち、位相誤差または周波数誤差がない）場合は、 １１ビツト加算器４３はライン３７を経由して入力される数”１４６゛を各クロ ックパルス毎に以前の合計に加算し、従って、１４クロツクパルスの後に同じ計 算結果に“ロールオーバ（一回転して戻る）することになる、というのも、“２ ０４８”というカウントの合計数は１４”で等分できないが、このカウントは１ ４クロツクサイクル前のカウントより４だけ小さいからである。カウンタ２５の ライン３７における可変出力はライン２７のカウントアツプ信号（ｕｐ）を用い て最大値“１５９”まで増やすことができる。”１５９”になった時点でそれ以 上の増加は禁止され、ハイエンドストップ信号がカウンタ２５から制御回路１９ に出力される。同様に、カウンタ２５はライン２９のカウントダウン信号（ＤＯ ＷＮ）を使用して、その出力を減少させることができるが、しかし、“１３４” 以下にはならない、この“１３４”の時点でカウンタ２５は制御回路１９に対し ライン３３を通してローエンドストップ信号を送る。もし何らかの理由で、カウ ンタの可変出力がこの変化範囲を外れた場合は、制御回路１９は可変出力が限度 内に戻るまでカウントアツプ信号か、カウントダウン信号を送ることにより停止 信号に応答することになる。“２５８”という配線により得られた値は、カウン タ２５からの固定のハイ出力３５ａ〜３５ｈである。カウンタ出力３７ａ〜３７ ｈは、可変出力であり、カウンタ２５に設定された“１５９”という上限値と“ １３４”という下限値とで制限されているものの“１４６”という数字から始め て、いかなる値の数にもカウントを増やしていくことも減らしていくこともでき る。３つの制御ライン４５，４７．４９は制御回路１９からマルチプレクサ４１ に対する選択出力信号であって、固定値で低い出力３５、可変値の出力３７、固 定値で高い出力３９という、カウンタ２５の３つの出力のうちの一つを選択する ための制御を行なう。

ホストコンピュータはうイン２１上にシステムクロックパルスを、ライン５９上 に制御Ａ信号を、そしてライン２３上に制御Ｂ信号を夫々供給する。制御Ａ信号 の状態は、資源記憶装置が単密度のディスクを利用しているか、成るいは、倍密 度のディスクを利用しているかどうかを表わす。加算器４３は、この加算器４３ に接続されたスイッチ５１によって、二つのモードのうちの一つの状態に１かれ る。このスイッチ５１はライン５３を介して加算器から出力を受ける。ライン５ ９上の制御Ａ信号はスイッチ５１の状態を設定する。もしこの加算器が１２１ニ ツトの状態に設定されるなら、その出力データは、ビットの飛び越し・やスキッ ピングを起こさずに、ライン５７を経由してこの加算器４３に再挿入される。も しスイッチ５１が制御Ａ信号により１１ビツトの状態を指定されるなら、このこ とは、カウント時に加算器にライン５５を経由して加算器の段の一つを飛び越し たり、ビットをスキップさせることを意味する。加算器４３は、１１ビツトの状 態で動作している時には、二倍の速度で循環するので、この１１ビツトのモード にある時の入力回路機構と関連する検査ウィンドウ（受信サイクル）は、この加 算器が１２ビツトの状態にある時の検査ウィンドウの周期の坏の周期を有するこ とになる。この検査ウィンドウは、公称値で、１１ビツトの加算器に対して２マ イクロ秒、１２ビツトの加算器に対して４マイクロ秒という持続時間を有する。

制御回路１９は第２図で示されるごとく具現化される。ライン１３上のディスク ボート１１からのデータパルスは、第１の立下りエツジ検出器７１　（即ち、入 力データビット検出器）に入力される。この検出器７１は、ライン１３上で受信 されるところの資源記憶装置からの“１”を表わす１つのデータパルスの立下り 先端エツジを検出した後に、１つのパルスを出力する。第１の検出器のパルス出 力はライン２１のシステムクロックと同期して発生させられる。このシステムク ロックは検出器７１の出力なりロッキングする。制御Ｂ信号の状態は、ホストコ ンピュータシステムが読み取り動作モードにあるのか、書き込み動作モードにあ るのかを示す。ライン２３上の制御Ｂ信号はデータビット検出器７１に入力され 、そして、ホストコンピュータが書き込みモードにある時に、この検出器の動作 を選択的に不能にする働きを有する９というのも、書き込みモードの状態では、 ホストコンピユークシステムは、資源記憶装置からデータを読み取ったりあるい は処理をしたりしないからである。

ライン６９の加算器の合計結果の最上位の３つのビット（３ＭＳＢ）は第１のＡ ＮＤゲート７７に入力される。この第１のＡＮＤゲート７７の出力は第２の立下 りエツジ検出器７９に入力される。この第２の検出器７９もまたシステムクロッ クによって刻時され、その出力パルスがホストシステムと同期化される。この出 力パルスはＡＮＤゲート７７からの出力の立下りエツジを検出した後に発生させ られる。第２の検出器７９と第１のＡＮＤゲート７７（即ち、受信サイクルの終 了を検出する手段）とは、上記加算器４３の出力が、いつ加算器のサイクルを終 了して、ロールオーバするのかを検出するものである。このことは、この加算器 が余分のビットを有するとしたら、加算器によって出力されるであろう算出結果 が加算器の実際の容量を超過する時に、起こることになる。そのために、ライン ６９上の最上位の３ビツト（全てハイ）はゼロの状態に変化するが、このゼロ状 態で、第１のＡＮＤゲート７７の出力はローになり、第２の検出器７９はパルス を出力する。Ｄ（データ）フリップフロップ８１（即ち、入力データビットのラ ッチ）は、第１の検出器７１の出力をそのセット端子に受け、ライン８３を介し ての第２の検出器７９からの出力をリセット端子に受ける。従って、受信サイク ルの間にデータパルスが検出されるなら、“１”がフリップフロップに格納され ることになる。受信サイクルの最後で、上記ラッチは第２の検出器７つによりゼ ロに戻される。フリップフロップ８１のライン８５上のＱ出力はシフトレジスタ １５に入力され、記憶装置からのデータのビットを、加算器（受信）サイクル毎 に一度に一個ずつ、シフトレジスタ１５に直列に入力する。第２の検出器７９の 出力ライン８３はクロッキング信号としてシフトレジスタ１５に入力され、そし て、第１図のライン１７上の検出ウィンドの最後で使用されるキャリー信号とな る。このキャリー信号は、ウィンドの間にラッチ８１に格納されたデータビット は全て、バッファ１５に格納される次のデータとして入力するものである。

第１の検出器７１からの出力もまた、クロック信号あるいはイネーブル信号とし て、シフトレジスタ９１に入力される。シフトレジスタ９１は、各パルスについ ての遅れ／進みの履歴ビットを格納し、この格納したデータを何かの付加的なパ ルスを検出したことに応答してシフトする。加算器４３からの１１ビツト（ある いは１２ビツト）の出力は、加算器（受信）サイクルの開始時刻からデータパル スの到着までの時間を表わす。データパルスが、例えば、検査ウィンドや受信サ イクルの中央に保持されることが要求され、加算器のサイクルがゼロを開始とし て定義される場合は、その時、受信パルスの遅れや進み状態は、ライン６９を通 じてレジスタ９１に入力される加算器４３の最上位ビットにより容易に決定され る。このようにして、先の二つのデータパルスの各々が検出された時、このレジ スタ９１は、加算器の出力の最上位ビットの値を格納する。“１”は、検査ウィ ンドの中心が通過した（遅れ）後のある時にデータパルスが検出されたというこ とを示し、“０”はデータパルスがこの検査ウィンドと加算器サイクルの中心に 先んじたということを示す、レジスタ９１のシフト動作は、第１の検出器７１で 検出された二つの先行するデータパルスだけの遅れ／進みの記録を保持せしめる 。

データパルス検出器７１からの出力がライン９３を経由して、そして同様に２ビ ツトの遅れ／進みの履歴ビットがライン９５．９７を経由して、夫々、周波数誤 差デコーダ７３と位相誤差デコーダ７５に入力される。データパルスが資源記憶 装置から伝送される時、第１のデコーダ７３が周波数のドリフトに対する補正を し、第２のデコーダ７５が位相のドリフトに対する補正をする。

誤差が生じたかどうかを決定するために、各デコーダは、シフトレジスタ９１か らの、いくつかのパルス、例えば、現在のデータパルスと先行する二つのデータ パルスの履歴を調べる。

３ビツトの周波数誤差用の並列／直列シフトレジスタ９９（即ち、補正量レジス タ）は、システムクロックパルスにより刻時されるもので、連続するクロックサ イクルの間に、付加的な周波数の補正が必要かどうかを示す周波数誤差デコーダ ７３からの３個のビットを並列の形式で受信する。レジスタ９９は、連続するク ロックサイクルの間、周波数誤差デコーダ７３にシリアルに読み戻されて格納さ れる付加的な補正指令のための記憶機構として働く、３ビツトの位相誤差用の並 列／直列シフトレジスタ１０１　（即ち、補正量レジスタ）は、システムクロッ クパルスにより刻時されるもので、連続するクロックサイクルの間に付加的な位 相の補正が必要かどうかを示すところの、位相誤差デコーダ７５からの３ビツト を、並列形式で受信する。レジスタ１０１は、位相誤差デコーダ７５にシリアル に読み戻されて格納される付加的な位相補正指令のための記憶機構として働く、 加算器４３の合計結果のライン６９上の最上位３ビツト（３ＭＳＢ）は、周波数 誤差デコーダ７３と位相誤差デコーダ７５へのさらなる入力を形成する。

周波数誤差デコーダ７３は、ライン２７にカウントアツプ信号（ＵＰ）を、ライ ン２９にカウントダウン信号（ＤＯＷＮ）を夫々、アップダウンカウンタ２５に 供給することにより、カウンタの可変出力３７のカウントを“ｌ”　（最初の公 称値は“４６”）だけ増やしたり、減らしたりするように、カウンタに指令する ことができる。従って、加算器の合計結果は、“１４６”以外の数がクロックサ イクルごとに加算されると、異なる速度でロールオーバすることになるから、加 算器（受信）サイクルの周期は増やされることも減らされることも可能である。

アップダウンカウンタ２５からのハイエンドストップ信号３１とローエンドスト ップ信号３３もまた、周波数誤差デコーダ７３に入力される。位相誤差デコーダ ７５は、マルチプレクサ４１に対して、ライン４５上に低いカウント選択信号を 、または、ライン４７上に可変のカウント選択信号を、または、ライン４９上に 高いカウントの選択信号のいずれかを供給することができ、このマルチプレクサ ４１は、この選択信号に応答して、カウンタの出力３９．３７．３５のうちの一 つを選択して加算器４３に入力する。結果として、次のクロックサイクルの間の 加算器４３における合計結果は、カウント値°３４”、カウント値“２５８”、 又は、“１３４”から“１５９”の間の可変のカウント値のうちのどれかの値だ け増加させられる。

アップダウンカウンタ２５、マルチプレクサ４１、そして加算器４３は、検査ウ ィンドの持続時間及び開始／停止時間とを定めるものであり、この検査ウィンド の間に、資源記憶装置からの検出された全てのデータパルスは、次のデータビッ トとしてバッファ１５に読み取られることになる。

検出されたデータパルスが、規則的な予め決められた時刻に、例えば検査ウィン ドの開始と終了時の中央時刻に生じない場合には、位相誤差が存在することとな る。データパルスが予想周期である４、６．８又は１２マイクロ秒のいずれかか らも外れた速度で受信される場合には、周波数誤差が発生することになる。各サ イクルの間、周波数誤差デコーダと位相誤差デコーダのロジックは、受信された 最後のデータパルスのあたりにウィンドを集中させるように、ウィンドの持続時 間と開始／停止時間を調整するために使用される。

本回路機構は、カウンタ２５が検査ウィンドについて公称のウィンドサイズを設 定できるように、公称値“１４６”の可変出力を確立する。この結果、制御Ａ信 号が加算器２５について１１ビツトモードを選択する時、２マイクロ秒幅のウィ ンドが使用されることになる。このアルゴリズムに従うと、４マイクロ秒ごとに 受信されるデータパルスは他のウィンド毎にあられれ、６マイクロ秒のデータは 三番目のウィンド毎にあられれ、そして８マイクロ秒のデータは四番目のウィン ド毎にあられれる。アップダウンカウンタから加算器４３への可変出力を増大あ るいは減少させることにより、ウィンドのサイズを調整できるので、記憶装置か らのデータ転送の際の周波数の偏差に順応することができる０例えば、データ転 送速度は公称の速度よりもつと遅いこともあり得るから、従って、データパルス は検査ウィンドの中心の後で検出されることもあろう、各々の加算（受信）サイ クル毎に、データパルスがウィンドの中心より遅れているとして検出されること もあろう。そのときは、結果として、加算器４３に対する合計結果の最上位ビッ トが、データパルスが検出される間のその瞬間に“１“となる、従って、シフト レジスタ９１は一列の“１”で満たされて、先行するパルスに対して遅れ／進み の履歴があることを示すことになる。先行のパルスに対する遅れ／進み履歴ビッ トが、現在のデータビットについての加算器の演算結果並びに最新のデータパル スとが全てウィンドの一方の側に落ちているということを示す時は、周波数の補 正をすべきであるという決定が周波数誤差デコーダで行なわれる。結局、カウン トダウン信号がライン２９上で周波数誤差デコーダからアップダウンカウンタ２ ５へと送られる。すると、このカウンタはライン３７上の可変出力のカウント値 を“１”だけ減少（例えば“１４６”から“１４５”まで）させる、このアップ ダウンカウンタの可変出力の大きさが減ることは、各クロックサイクルの間の加 算器４３の合計に加算される数を減少させることになり、その結果、加算器４３ は早くターンオーバーしようとしなくなり、加算器（受信）サイクルの周期は増 大することになる。こうして、検査ウィンドの持続時間は大きくされ、このこと はデータパルスが資源記憶装置から検出される速度をもつと遅くさせる原因とな ろう、資源記憶装置からのデータ転送速度が大きくなり始め（その結果、データ パルスが一様に検査ウィンドの中心より先を行く）、ライン３７上の可変出力の カウントを増やす必要がある場合にも、同様の処理が生じる。

位相誤差が存在するとき、位相補正は位相誤差デコーダにより行なわれる。即ち 、このデコーダは、ライン４５に低いカウントの選択信号を、又はライン４９に 高いカウントの選択信号をマルチプレクサ４１に出力する筈である。従って、加 算器４３の演算結果に“１３４”と“１５９”の間の値を加算する代りに、連続 する（４つまでの）クロックサイクルの間に、カウンタ２５の出力のうち、値“ ２５８″′または“３４”がマルチプレクサ４１によって選択されて、加算器４ ３の演算結果に加算されることになる０位相誤差デコーダは、加算器４３のライ ン６９上の出力である演算結果の最上位ビット値に基くことにより、低カウント の選択信号４５を出力するか、あるいは高カウントの選択信号４９を出力するか を決定する０例えば、もし最後のデータパルスが加算器（受信）サイクルの中心 より後にくる場合は、ライン４５の低カウント選択信号は、加算器の演算結果を （１４でなく）１５クロツクサイクル後にのみロールオーバさせることができ、 それ故、連続する検査ウィンドの開始／停止時刻を固定量だけ遅らせることにな る。

各加算器サイクルの間に行なわれる周波数補正や位相補正の範囲、並びに、その ような補正を少しでもするべきか否かということは、検出されたデータパルスが 検査ウィンドの中心よりも進むか遅れるかしている時間を反映する誤差量に依存 する。

この遅れ若しくは進み量は、ライン６９上に出力される加算器の演算結果がデー タパルスの加算器サイクルの開始時刻からの正確な到着時間を表わすので、決定 可能な量である。加算器の演算結果の最上位３ビツトは周波数誤差デコーダと位 相誤差デコーダの両方に入力されるので、所定の加算器サイクルの間のいかなる 検査ウィンドの持続時間並びに開始／停止時間とに対して行なわれる補正の量を 、デコーダ内の論理回路により変えることが可能となる。例えば、最上位の３ビ ツトが二進数値で“１００”とのときは、最新のデータパルスの到着にはほんの 小さな遅れがあるだけを表すが、それに対して“０００”であるときは最新のデ ータパルスの到着時刻が非常に大きく先行していることを表すことになる０図面 に説明されている実施例では、１システムクロツクサイクルの間ではどれも、周 波数補正あるいは位相補正のサイズは別個に決まっている。しかし、完全な一受 信サイクルの間に行なわれる位相補正と周波数補正の相対的な大きさは、デコー ダ７３．７５が同じ補正を４つのシステムクロックサイクルまでの間に行なうこ とにより、即ち、４つまでの補正を行なうことにより変更することができる。並 列／直列シフトレジスタ９９，１０１は、位相誤差と周波数誤差に対して付加的 な補正を行うべきか否かを示す。量“ｏＯＯ”、“００１″、“０１１”、ある いは“１１１”のいずれかが、デコーダ７３．７５によって、それぞれの補正量 レジスタ９９，１０１に格納される。上記の量は、加算器４３の演算結果の最上 位３ビツトの大きさに依存する。従って、位相誤差デコーダが３ビツトシフトレ ジスタ１０１に格納するビットは、最上位３ビツトが二進数で“０１１”か“１ ００”の場合には、“００ｏ”となる。また、加算器出力の最上位ビットが“０ １０”か“１０１”である場合にはビット“００１”がレジスタ１０１に格納さ れ、また、最上位ビットが“００１“か“１１０”である場合にはビット“０１ １”がレジスタ１０１に送られる。そして、最上位ビットが“ＯｏＯ”か“１１ １”（この値は入力データパルスの進みと遅れの可能な最大量を示す）となる場 合には、ビット“１１１“がレジスタ１０１に出力される。レジスタ９９．１０ １には、最初の周波数補正（及び／または）位相補正が行なわれているのと同じ クロツクサイクルの間に、付加的な補正量ビットが格納されろ、連続するクロッ クサイクルの過程で、補正量レジスタ９９と１０１に格納されたビットは、周波 数誤差デコーダと位相誤差デコーダとに、一度に１ビツトずつ順次シフトされる 。デコーダ７３．７５にビットとして入力される付加的な補正要求は、もし夫々 の補正レジスタにシフトインされるビットが付加的な補正が必要であることを示 している場合には、付加的クロックサイクルの間に、各々のデコーダに前述のよ うな補正を行なりそる。かくして、図面に説明されている好適な実施例では、− クロックサイクルの間に行なわれるいかなる補正も単一の固定した大きさを有し ているから、補正量レジスフが必要である。

カウンタ２５と加算器４３は、周波数誤差デコーダ７３と位相誤差デコーダ７５ （これらが加算器が受信するフィードバックの量を決定する）と連係して、資源 記憶装置から受信するデータパルスに応答するデジタル式位相ロックループを形 成する。この位相ロックドループは、記憶装置からの周波数と位相が変化する可 能性のあるデータパルス列を追跡する。加算器４３の演算結果がロールオーバす るときの速度（この速度は受信（加算器）サイクル（あるいは検査ウィンド）の 持続時間と開始／停止時間に相当する）は、受信（加算器）サイクルの位相と周 波数とを、データビット検出器７１で受信されたデータパルスの位相と周波数と に適合させるフィードバックにより、不断に調整される０位相誤差デコーダは、 データパルスを検査ウィンドの中心に保つために、加算器サイクルの位相を調整 （即ち、検査ウィンドの開始／停止時間を変更）する０周波数誤差デコーダは、 加算器サイクルの周波数を調整（即ち、検査ウィンドの大きさを変える）し、こ れによって、受信サイクルの周期を、それらが適合し、即ち、受信サイクルが連 続のデータパルス間で均分できるように、調整する。加算器の演算結果が増加さ れるときの増分の公称値゛１４６”は、加算器（受信）の１サイクルを終えるの に要する時間がフロッピディスクからのビットの典型的な転送速度に分割できる ものとするべく選ばれた。変化する入力信号を追跡するように良く設計された位 相ロックドループは、速やかに安定ししかも変動がない筈である。

大量の位相補正はループを一層速く安定させるものの、ループをノイズからの影 響を一層受けやすくもさせる。他方では、過剰の周波数補正はループを不安定に させる可能性がある。従って、適正な比率の周波数と位相補正がループに供給さ れることが重要である。十分な周波数補正は、検査ウィンドが正しい持続時間を 有していることを確実ならしめるように供給できる一方で、位相補正量は次のデ ータ入力パルスを適正な検査ウィンド内に保たなければならない、もし十分な位 相補正が供給されない場合は、データ入力パルスが誤った検査ウィンドの間に検 出される可能性があり、このことはまた、必要な周波数補正量を適正に決定でき なくさせるであろう。公称“１４６゛という可変カウント値や、”３４”という 低い固定値や、“２５８“という高い固定値２５８は、位相補正と周波数補正の フィードバックの適正な比率を維持するために選ばれた。従って、入力データパ ルスの列にある遅れに対して少量の位相補正が必要とされる場合に、−クロック サイクルの間に加算器の演算結果に対して（“１４６”の代りに）“３４”だけ を加算することは、たぶん加算器に、ロールオーバするために、クロックサイク ルを一つ余分に必要とさせることになるであろう、“１４６”から“１４７“ま で可変のカウンタ出力を増加させる周波数だけの補正は、加算器のサイクル速度 を０．７％だけ遅らせることになるであろう。位相ロックドループの周期を少な 目に変化させても、多くの動作上の改良を得られない。反対に、フロッピディス クからのデータの読みとりにおける問題は、検査ウィンドの持続時間を微細かつ 十分な量だけ調整できないのならば、無視できないものになるかもしれない、と いうことが確認された。

本人力回路が１２ビツト加算器のモードにある時、加算器及び位相ロックドルー プの周期は、公称で４マイクロ秒、即ち、２８クロツクサイクルである。そのと きの検査ウィンドは二倍の長さなので、例えば“１４６”から“１４７”までの 周波数のみの補正では、加算器の各々の完全サイクルの間に、加算器の演算結果 を、合計で１４カウントよりむしろ２８カウントだけ変化させる。しかし、例え ば“１４６″から“３４”までの位相のみの補正では、加算器のモードの如何に 関わらず、一つの加算器サイクルの間に、加算器の演算結果を、合計で“１１２ ”まで変化させ続ける。従って、１２ビツト加算器に転換する際に、位相ロック ドループの公称サイクル時間を、２マイクロ秒から４マイクロ秒まで変化させる ことによって、周波数補正のためのフィードバック量は、位相補正フィードバッ クの量と比較した時には、効率よく二倍にされる。前述したように、位相補正と 周波数補正のフィードバックは適正な比率が望ましく、過剰の周波数補正は位相 ロックドループの発振を引き起す虞れがある。従って、１１ビツトの加算器モー ドから１２ビツトの加算器モードへ転換する時に、位相補正と周波数補正のフィ ードバックを同じ比率に保つためには、加算器サイクル毎に、１１２カウントと いう通常の二倍の位相補正が必要とされる。このことは、パルスを倍加するフン ショット回路１０４゜１０６を使うことによって達成される９倍加構造は選択ラ イン４５．４７に接続されるが、これらのライン４５と４７は、位相誤差デコー ダ７５からマルチプレクサ４１への出力である。

このライン４５．４７は、それらが位相誤差デコーダによって出力される場合に 、高いカウントの選択信号と低いカウントの選択信号が４クロツクサイクル後に くり返されるようにするので、低い固定値“３４”か又は高い固定値“２５８” がカウンタ２５から加算器４３へ二倍の頻度で出力される。このために、この倍 加構造は、加算器４３が遅目の１２とットモードで動作している時に、位相補正 量をファクタ“２”倍するようにする。補正量レジスタ１０１により要求される 連続補正は、倍加構造からの位相補正命令を４クロツクサイクルたり遅らせるこ とにより、干渉なしに実行される。第１のワンショット回路１０４はライン４５ に接続されるパルスリピータとして動作する。このフンショット回路は、デコー ダ７Ｓからのライン４５のパルスを受信し、それから、ライン５９上の１２ビツ トを選択する制御Ａ信号がワンショット回路１０４に入力されろ場合には、マル チプレクサ４１へのライン４５上に第２のパルスを必要な遅延の後に出力するこ とにより、上記パルスの受信をくり返す、第２のフンショット回路１０６は、同 様に、ライン５９上の制御Ａ信号に応答し、そして、制御ライン４９に接続され てライン４９に関するパルスリピータとして振る舞う、結果として、あらゆる位 相補正の大きさは、１１ビツトモード（１４６対３４または２５８）における最 小合計値“１１２“カウントから、１２ビツトモートにおける合計“２２４”ま でに倍加される。

ホストシステムが書き込み動作モードにある時、ライン２３上の制御Ｂ信号の状 態は、データビットがディスクボート１１からデータ入力バッファ１５に入力さ れないように変化する。

その代りとして、データビットが出力データバッファ（不図示）から資源記憶装 置に書き込まれ、それで、ライン８３上の同じキャリー信号が、資源記憶装置と のデータ転送について、データバッファ１５に入るデータビットと出力データバ ッファから出るデータビットとの両方を刻時するために使用されることができる 。データを記憶装置に書き込んでいる時は、各々の伝送されるデータビット間の 周期をできる限り変動がないように保つことが重要である。１１ビット加算弱の モードでは、書込みモードでは、データビットはキャリー信号に応答して１４ク ロツクサイクル毎に出力される。書き込みモードにおける、このキャリー信号の 均一な周期を維持するために、誤差補正は、書き込みの状態でのみ動作する回路 機構に組み入れられて、ライン２３上の制御Ｂ信号の状態にゲートされる。加算 器サイクルの持続時間には潜在的なずれが存在するが、その理由は、合計“２０ ４８”のカウントをする加算器を使用する時に、２マイクロ秒という公称の検査 ウィンド幅は“１４”の等時間の増分に均分できないからである。もし補正が行 なわれないとしたら、加算器４３は、いつも１４クロツクパルスの代りに１３ク ロツクパルスが経過するとそのカウントを終了（そして、キャリー信号に出力デ ータバッファからデータを出力せしめる）する。１１ビツト加算器の最小カウン ト“２０４８”を“１４”で割ると、剰余は“４”である、従って、１４クロツ クパルス（１１とットモードのとき）、あるいは２８クロツクパルス（１２ビツ トモードのとき）毎に、加算器の演算結果は、全く同じ演算結果が１４あるいは ２８クロツクパルス毎に生じることができるように、固定量だけ増やされなけれ ばならない、１１とットモードのためのライン５９上の制御Ａ信号が本回路に適 用されると、加算４の指令がカウンタ２５へ命令として送られる。制御Ａ信号が １２ビツトに対して設定されると、加算８の指令がカウンタに送られる。加算４ と加算８の指令は、加算器４３がロールオーバして新しい加算器サイクルを開始 する時に検出器７９によって付勢されるＡＮＤゲート８７に応答して、加算サイ クル当り一度発生させられる。加算４と加算８指令のどちらかが制御Ａ信号の状 態に応答してデマルチプレクサ（ＤＥＭＵＸ）６１により選択され、そしてその 適正な指令がライン６３（加算４のとき）又はライン６５（加算８のとき）上を パルスとして送られる。この加算４と加算８０指令は、命令発生器（ＩＮＳＴ） ８９によってシステムと同期化されるが、この発生器８９はＡＮＤゲート８７か らの入力とシステムクロックとを受信し、デマルチプレクサ６１に対して信号を 出力する。

デコーダ７３と７５により実行される、連係的な機能は、アレイ上に配列された 積和論理回路（ＰＬＡ）を使用することによって、高められる。

デコーダ７３．７５によって実行される結合機能はプログラムロジックアレー（ ＰＬＡ）を用いて実現される。真理値表を実行するためのＰＬＡをプログラムす る技術は当業者によく知られている。理想的な実施例では、位相デコーダ７５は 履歴レジスタ９１からの入力を用いない。デコーダの入力と出力との関係は以下 の通りである。

表　ｌｌ １９８５年７月１９日に出願された“ビデオゲームとパーソナルコンピュータ“ 　（第７５６，９１０号）と、１９８６年７月１８日出願の“バーンナルコンピ ュータのための周辺機器制御回路”、そして１９８６年７月１８日出願の“パー ソナルコンピュータシステムのための表示発生回路”等の継続中の出願の開示事 項は参照事項として本明細書に組み入れられている。

本発明に関する上記の説明は、単に一つの好適な実施例を例証するよう意図され ているものである。この発明の特徴と範囲を逸脱しない限り、本明細書に説明さ れる構造に対してなされる変更は可能である。

ＦＩ６．１ 国際調査報告

Claims (19)

【特許請求の範囲】
1. １．パーソナルコンピユータ型式のデイスク駆動装置と共に使用されることを目 的とし、この駆動装置に有効なシステムクロツクパルスと、デイスクフォーマツ ト間で回路動作を選択するための第１のＡ制御システム信号と、書き込みモード でエラーを訂正するために、回路動作を選択的に転換するための第２のＢ制御シ ステム信号とを有するデータ入力回路であつて；デイスクからのデータパルスを 受信するための手段；と前記受信手段に接続され、前記の受信されたデータパル スからキヤリーパルスを発生させるための手段；と前記受信手段並びに発生手段 に接続され、データパルスを、前記発生したキヤリーパルスと同期するようにす るための手段とからなるデータ入力回路。
2. ２．前記データパルス受信手段は、デイスクポートを含み、そして前記データパ ルスを同期するようにする手段は前記デイスクポートに接続されるシフトレジス タを有し、このシフトレジスタは前記発生手段から受信されるキヤリの指示に従 つて一時的な記憶バツフアとして動作することを特徴とする請求の範囲第１項に 記載の回路。
3. ３．前記発生手段は、 前記デイスクポートに接続された制御回路；とアツプダウンカウンタであつて、 ２つの固定値とそのカウンタの現在のカウント状態である１つの可変値とを出力 するように配線されたアツプダウンカウンタ；と前記アツプダウンカウンタの出 力に接続され、前記アツプダウンカウンタからの前記２つの固定出力と１つの可 変出力のうちの１つを選択的に通すためのマルチプレクサ選択スイツチ；と 前記マルチプレクサの出力に接続された加算器回路であつて、マルチプレクサに よつて通された加算器の現在の値に対して、以前の加算器の状態の出力値を加算 するように配線された加算器回路とを含み、 前記加算器出力の最上位の３ビツトは前記制御回路に送られるように接続され、 前記制御回路は前記シフトレジスタに対し前記キヤリパルスを供給するように接 続され、前記制御回路は前記カウンタに対しカウントアツプ命令とカウントダウ ン命令とを供給ように接続され、そして前記制御回路は前記マルチプレクサに対 し選択命令を供給するように接続されたことを特徴とする請求の範囲第２項に記 載の回路。
4. ４．前記加算器は１２ビツトの深さの加算器であると共に、この加算器に接続さ れたスイツチを含み、このスイツチは加算器の動作を止めて１１ビツト加算器へ 飛び越しさせ、このスイツチの状態はそれに接続される前記“Ａ”制御信号によ つて制御されることを特徴とする請求の範囲第３項に記載の回路。
5. ５．前記アツプダウンカウンタに接続された二倍乗算器を含み、この乗算機の状 態はこれに接続された前記“Ａ”制御信号により制御されることを特徴とする請 求の範囲第４項に記載の回路。
6. ６．前記カウンタはこのカウンタの内部に上限のカウント停止値と下限のカウン ト停止値を成立させており、この上限値に達すると、信号が前記制御回路へこの 制御回路への結線を通じて送られ、その時に、下限値が制御回路への結線を通じ て制御回路へ送られることを特徴とする請求の範囲第５項に記載の回路。
7. ７．前記アツプタウンカウンタ、加算器、並びに制御回路は、前記システムクロ ツクパルスを受信し、且つこのシステムクロツクパルスと同期状態で動作するよ うに接続され、このシステムクロツクパルスは、前記デイスクポートからの前記 データパルスの速度よりもかなり速い速度であることを特徴とする請求の範囲第 ６項に記載の回路。
8. ８．前記カウンタの前記可変値の初期値は“１４６”であり、前記配線による固 定値の高いほうは“２５８”、前記低いほうの固定値は“３４”であることを特 徴とする請求範囲第７項に記載の回路。
9. ９．前記二倍乗算器は、前記加算器に送られる前記配線による高い固定値と、前 記配線による低い固定値を、フアクタ２だけ変化するように動作することを特徴 とする請求の範囲第８項に記載の回路。
10. １０．前記“Ａ”制御信号はデータフオマツトの間の選択として供給され、その 一方、前記“Ｂ”制御信号は、前記加算器出力の値を高い値の状態から低い値の 状態へロールオーバするという決定に基づいて供給されることを特徴とする請求 の範囲第９項に記載の回路。
11. １１．コンピユータフロツピーデイスクドライプホストシステムと共に使われる データ入力回路であつて、このホストシステムはシステムクロツクパルスとフロ ツピーデイスクのデータフオーマツト間での選択を表わす第１の制御“Ａ”信号 とを供給し、該入力回路は、 前記フロツピーデイスクからデータパルスを受信するための手段；と 前記受信手段に接続された電子的ウインドであつて、データパルスをさがすため の電子的ウインドを成立させる為の手段；と 前記電子的ウインドに接続された変更手段であつて、前記電子的ウインドを受信 された前記データパルスにおける周波数及び位相シフトの関数としてシフトする ために、前記電子ウインド手段を変更する変更手段；と 前記受信手段に接続された一時記憶手段であつて、受信されたデータパルスを一 時的に格納し、それから、それらを受信された前記システムクロツクパルスと同 期状態で前記ホストシステムへ渡す手段 とから成ることを特徴とするデータ入力回路。
12. １２．前記データパルス受信手段はデイスクポートとこのデイスクポートに接続 された第１の立下りエツジ検出器とを含み、この第１の立下り検出器は前記シス テムクロツクパルスを受信するように接続されたことを特徴とする請求の範囲第 １１項に記載の回路。
13. １３．前記電子的ウインド手段は、 前記変更手段に接続されたアツプタウンカウンタであつて、第１の高い固定値の 出力と第２の低い固定値の出力と第３の中間の可変値の出力とを供給するように 配線されたアツプダウンカウンタ；と 前記アツプダウンカウンタに接続されて前記カウンタの３つの出力から１つを選 択的に通すためのマルチプレクサ選択スイツチ；と 前記マルチプレクサ出力に接続された加算器であつて、第１のスピードとこの第 １のスピードの二倍である第２のスピードとの間で転換でき、且つ、前記マルチ プレクサ出力を前記加算器の以前の出力に加算するように配線され、この加算器 出力のうちの最上位の３ビツトは前記変更手段に接続されるようにされた加算器 ；と 前記アツプタウンカウンタに接続されたマルチプレクサ回路であつて、前記マル チプレクサ回路が前記中間値の出力を変更もととなる前記“Ａ”制御信号を受信 するように接続されたマルチプレクサ回路； とを含むことを特徴とする請求の範囲第１２項に記載の回路。
14. １４．前記一時記憶手段は、前記変更手段と前記第１の立下りエツジ検出器とに 接続されたシフトレジスタを含むことを特徴とする請求の範囲第１３項に記載の 回路。
15. １５．前記変更手段は、 前記第１の立下りエツジ検出器に接続され、前記システムクロツクパルスによつ てクロツク同期される第１の２ビツトシフトレジスタ；と 前記第１の２ビツトシフトレジスタに保持されたビツトの各々を読み取るように 接続された周波数誤差デコーダであつて、前記加算器からの前記３つの最上位ビ ツト出力を受信するように接続された周波数誤差デコーダ；と 前記周波数誤差デコーダに接続され、前記システムクロツクパルスによつてクロ ツク同期される第２の３ビツトシフトレジスタ；と 前記加算器からの前記３ビツトの最上位ビツトを受けるように加算器に接続され た第１のＡＮＤゲート；と前記第１のＡＮＤゲートに接続された第２の立下りエ ツジ検出器であつて、このＡＮＤゲートによつて受けられた前記システムクロツ クの接続を受けて、このゲートの出力を通すように刻時され、出力が前記シフト レジスタの動作を刻時するように接続された第２の立下りエツジ検出器とを有し 、前記第１の立下りエツジ検出器は、セツト端子においてこの第１の立下りエツ ジ検出器の出力に接続され、リセツト端子において前記第２の立下りエツジ検出 器の出力に接続され、出力端子において前記シフトレジスタ入力に接続されたフ リツプフロツプ；と、 第１入力において前記第２の立下りエツジ検出器の出力に、そして、第２入力に おいて前記第１のＡＮＤゲートの出力に接続された第２のＡＮＤゲート；と 前記第２のＡＮＤゲートの出力に接続され、前記システムクロツクに接続される ことによつて動作状態に刻時される加算４命令回路であつて、その出力が前記マ ルチプレクサ回路に接続された加算４命令回路； とを含むことを特徴とする請求の範囲第１４項に記載の回路。
16. １６．前記加算器に対する前記周波数誤差デコーダの出力は、前記加算器の可変 値のカウントアツプとカウントダウンを制御することを特徴とする請求の範囲第 １５項に記載の回路。
17. １７．前記マルチプレクサに対する、前記位相誤差デコーダの出力は前記カウン タの出力を選択して通過させるように制御することを特徴とする請求の範囲第１ ６項に記載の回路。
18. １８．前記乗算器回路は、前記アツプダウンカウンタに接続された“加算８”命 令に対して選択できることを特徴とする請求の範囲第１７項に記載の回路。
19. １９．前記位相誤差デコーダの値と、前記マルチプレクサに対する低い値の命令 の接続は各々に接続するパルスリピータ回路を含むことを特徴とする請求の範囲 第１８項に記載の回路。