JP2812011B2 - 中間ステップ発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は磁気ディスク装置の磁気
ヘッドを内周又は外周方向に移動させるステッピングモ
ータ制御回路において、磁気ヘッドをスムーズに移動さ
せるための中間ステップ発生回路に関する。

【０００２】

【従来の技術】先ず、磁気ディスク装置、例えば、フレ
キシブルディスク装置（以下、ＦＤＤと呼ぶ）におけ
る、従来のステッピングモータ制御回路の基本動作及び
中間ステップ発生回路が必要とされる理由について説明
する。

【０００３】ＦＤＤの磁気ヘッドの位置はホスト装置か
らＦＤＤ中のステッピングモータ制御回路に供給される
ステップパルスにより制御される。ステップパルスは磁
気ヘッドを１トラック半径方向に移動させる毎にステッ
ピングモータ制御回路に１パルス入力される。従って、
例えば、磁気ヘッドをｎ（ｎは整数）トラック移動させ
る場合、ｎ個のステップパルスがステッピングモータ制
御回路に入力される。以下、ステップパルスが１パルス
入力される毎にステッピングモータの励磁出力を１ステ
ップ（モータの磁極１個分の移動に対応する）だけ変化
させ、磁気ヘッドを１トラック移動させる動作を”１ト
ラック１ステップ送り動作”という。

【０００４】この動作をよりスムーズなものとするため
には、ステップパルスが入力される毎にステッピングモ
ータの励磁出力を２ステップ（１トラック２ステップ送
り動作）又はそれ以上のステップで変化させ、磁気ヘッ
ドを多段階で１トラック移動させる必要がある。ここ
で、入力ステップパルスに応答して生ずる第２個目以後
のステップを中間ステップと呼び、この中間ステップを
生成するために採用されるのが中間ステップ発生回路で
ある。

【０００５】次に、従来の中間ステップ発生回路につい
て図９を参照して説明する。

【０００６】図９は従来の中間ステップ発生回路を含む
１トラック２ステップ送り動作用のステッピングモータ
制御回路を示す。ここで、中間ステップ発生回路は図９
の回路４、５、６を合わせたものをいう。なお、以下の
説明において、フリップフロップ（以下、ＦＦと呼ぶ）
は全てクロックの立ち下がり動作であり、セット及びリ
セットはローレベル（以下、Ｌという）で行われるもの
とする。

【０００７】図９において、入力端子１はステップパル
ス入力端子であり、ＦＤＤの磁気ヘッドを１トラック内
周又は外周へ移動させる毎に、Ｌのステップパルスが１
つホスト装置から入力される。回路３はステップパルス
の立ち下がりを検出すると、Ｌレベルのパルスを端子１
５に出力するステップパルス検出回路である。

【０００８】入力端子２はクロック信号入力端子であ
り、回路３、４の動作タイミングを決定するクロック信
号が入力される。入力端子１０は初期化信号入力端子で
あり、Ｌでアクティブとなり、ステッピングモータ制御
回路の初期化状態を設定する。回路４はクロック信号の
パルス数をカウントするカウント回路である。回路５は
カウント回路４の出力信号をデコードするデコード回路
である。デコード回路５はカウント回路４の出力がデコ
ード回路５の構成により定まる特定の状態になった場合
に、端子２０にパルス信号を発生する。

【０００９】回路６は端子２０に供給されるパルス信号
をマスクするマスク回路である。

【００１０】クロック信号カウント回路４は、初期化信
号入力端子１０に接続されたＮＡＮＤゲート４６と、ク
ロック入力端子２に接続されたＮＡＮＤゲート４７と、
このＮＡＮＤゲート４７の出力がＲ端子に入力されるＴ
ＦＦ３１〜３４とにより構成されている。ステップパル
ス検出回路３は、リセット端子付きのＤＦＦ１１〜１３
と、ＯＲゲート１４と、ＡＮＤゲート４５とにより構成
されている。中間ステップ内部パルスマスク回路６は、
端子２０の信号が入力されるインバータ２１及びＯＲゲ
ート２４と、セット及びリセット端子付きのＤＦＦ２２
により構成されている。更に、内部パルスカウント回路
７は、ＴＦＦ４２，４３により構成されている。

【００１１】ステップパルス入力端子１にステップパル
スが入力されると、ステップパルス検出回路３は端子１
５にＬのパルスを出力する。このパルスにより、マスク
回路６のＦＦ２２がリセットされ、ＦＦ２２のＱ端子２
３はＬとなり、マスク回路６はマスク解除状態になる。
つまり、マスク回路６は端子２０に供給されるパルス信
号を端子２５まで通過可能な状態にする。一方、マスク
回路６はヘッドが１トラック移動するために必要な数の
内部パルスが端子２０に出力された後は、マスク状態と
なる。図９に示されるマスク回路６は端子２０上のパル
ス信号を１個だけ端子２５に通過可能とする。

【００１２】ゲート２４の出力端子２５（以下、ゲート
２４の出力パルスを中間ステップ内部パルスという）は
図９の例において、Ｌアクティブである。また、ゲート
２６は入力ステップパルスの微分信号と端子２５の中間
ステップ内部パルスを合成する回路で、その出力パルス
（以下、内部パルスという）は図９の例において、Ｌア
クティブである。回路７は内部パルスカウント回路であ
り、内部パルスをカウントする。回路８は回路７からの
出力信号をデコードする励磁出力デコード回路であり、
ステッピングモータに励磁出力９を出力する。

【００１３】次に、図９に示す中間ステップ発生回路の
動作について、図１０のタイミングチャートを参照して
説明する。

【００１４】図１０のタイミングＡで、入力端子１０を
Ｌとすると、図９の回路が初期化される。この初期状態
で入力端子１及び端子２０はハイレベル（以下Ｈ）でノ
ンアクティブ、出力端子９はＦＤＤのヘッドが丁度トラ
ック上にある状態に対応する出力状態にあるものと仮定
する。

【００１５】入力端子１に第１のステップパルスが入力
されると（タイミングＢ）、回路３は、端子２に供給さ
れるクロック信号に同期して、Ｌパルスを端子１５に出
力する（タイミングＣ）。

【００１６】端子１５上のＬパルスに応答して、ゲート
２６はＬパルスを端子２７に出力する。また、端子１５
上のＬパルスにより、回路６のＤフリップフロップ２２
（以下、ＤＦＦ２２という）はリセットされる。

【００１７】端子２上のクロック信号がＨとなると（タ
イミングＤ）、端子２７上のＬパルスにより、回路４の
Ｔフリップフロップ３１−３４（以下、ＴＦＦ３１−３
４という）はリセットされ、クロック信号のパルス数の
カウントを開始する。

【００１８】カウント回路７は端子２７が出力するネガ
ティブパルスによりカウントアップし、デコード回路８
はカウント回路７のカウント値をデコードする。デコー
ド回路８からの励磁出力９は、初期状態で仮定した状態
より１ステップ進んだ励磁状態、つまり、ハーフトラッ
ク分（１／２トラック）進んだ励磁状態に変化する。次
に、カウント回路４のカウント値が所定値に達すると、
デコーダ回路５は端子２０をＬ（アクティブ状態）とす
る（タイミングＥ）。

【００１９】この時、端子２３はＬであるので、端子２
５に中間ステップ内部パルスが出力され、端子２７に内
部パルスが出力される。回路７はこの内部パルスをカウ
ントし、励磁出力９は更に、１ステップ進み、初期状態
より１トラック進んだ状態になる。

【００２０】次のクロック信号の立ち上がり（タイミン
グＦ）によって、カウンタ回路４がリセットされ、端子
２０がＨになる。これに応答して、ＤＦＦ２２のＱ端子
２３はＨとなり、これ以後、端子２０に出力される信号
はマスクされ、次のステップパルスが入力されるまで端
子２５からは中間ステップ内部パルスは発生しない。図
９の回路は、ステップパルスが１個入力される毎に、上
述の過程（タイミングＢ−Ｆ）を繰り返す。

【００２１】

【発明が解決しようとする課題】しかしながら、上述の
中間ステップ発生回路において、中間ステップの発生の
タイミングは、クロック入力信号の周波数及び回路５の
構成で決まり、ステップパルスのパルス間隔により変化
することはない。従って、中間ステップ発生のタイミン
グがステップパルスの間隔に対し適当であれば、ステッ
ピングモータの動作は円滑に行われる。

【００２２】しかし、ステップパルスの間隔に対し中間
ステップの時間的タイミングが不適当になると、ステッ
ピングモータの動作が円滑に行われず、振動や騒音が発
生する。このため、図９の回路は、ステップパルスの間
隔又はクロック信号の周波数が変化する回路等では利用
しにくいという問題があった。

【００２３】本発明はかかる問題点に鑑みてなされたも
のであって、振動及び騒音が発生しないと共に、ステッ
プパルスの入力間隔又はクロック信号の周波数の変化に
応じて、中間ステップ発生のタイミングを自動的に好適
なものに変更できる中間ステップ発生回路を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】本発明の中間ステップ発
生回路は、入力されるステップパルスからの時間を計数
する計数回路と、前記計数回路に第１のステップパルス
を供給して時間を計数開始してから第２のステップパル
スが供給されるまで計数したステップパルス間の時間間
隔に対して、等分割した時間間隔にして出力する等分割
時間出力手段と、第２のステップパルスを入力したこと
により前記等分割した時間間隔を記憶する記憶手段と、
第２のステップパルスの入力に応じて前記計数回路を初
期化する手段と、ステップパルス間の時間間隔に応じた
時間間隔を前記記憶手段に記憶後に、新たなステップパ
ルスが入力されてからの前記計数回路の出力と前記記憶
手段に記憶した時間間隔とを比較する比較手段と、前記
比較手段から比較一致出力がされたときに中間ステップ
パルス発生の時間的位置を設定する設定回路とを有する
ことを特徴とする。

【００２５】

【作用】本発明においては、検出されたステップパルス
の時間間隔に応じて設定回路が中間ステップの発生位置
を設定する。従って、例えば、中間ステップの発生位置
をステップパルスの時間間隔の変化に応じて可変して、
ステップパルスの時間間隔に応じて中間ステップ発生の
タイミングを適切に設定できる。

【００２６】

【実施例】以下、添付図面を参照して本発明の第１実施
例について説明する。

【００２７】図１は、本発明の第１実施例に係る中間ス
テップ発生回路の回路構成を示す。この中間ステップ発
生回路は２相励磁方式によりステッピングモータを駆動
するステッピングモータ制御回路用の構成を有し、中間
ステップの発生タイミングが入力ステップパルスの時間
間隔の約１／２となるように構成されている。

【００２８】図１中の入力端子１、２、１０及び出力端
子９は図９中の対応する端子と同様の機能を持つ。ま
た、図１中の回路３、４、６、７、８も図９中の対応す
る回路と同様の機能を持つ。

【００２９】図１に示される回路の特徴点は、デコード
回路５の構成と、読み込みタイミング指示回路１９が新
たに設けられている点とにある。そこで、以下、主とし
て、回路５及び１９の構成について説明する。

【００３０】回路５はカウント回路４の出力信号をデコ
ードするデコード回路である。回路１９は回路の初期化
終了後、入力されたステップパルスの数が２に達する
と、ＤＦＦ１７のＱバー出力１８をＬとする回路であ
る。この出力１８に応答して、メモリ回路ＤＦＦ３５乃
至３７は回路４により検出された入力ステップパルスの
パルス間隔を１ビットシフトして読み込む。中間ステッ
プタイミング読み込み回路１９は、ＤＦＦ１６，１７に
より構成されている。

【００３１】次に、図１に示す回路の基本動作について
説明する。

【００３２】デコード回路５のＤＦＦ３５乃至３７は、
そのセット端子Ｓ及びリセット端子Ｒと入力端子１０と
の接続状態によってその初期状態が設定される。ＤＦＦ
３５乃至３７の初期状態は、例えば、予想されるステッ
プパルスの最低時間間隔の半分に対応するように設定さ
れる。

【００３３】また、カウント回路４は１個目のステップ
パルスによりリセットされ、その後、端子２に供給され
るクロック信号に含まれるパルスの数をカウントする。
カウント回路４の出力信号は回路５中の排他的ＯＲ（以
下、ＥＸＯＲという）３８乃至４０に入力される。

【００３４】初期化により設定されたＤＦＦ３５乃至３
７の出力と、カウント回路４の出力とが等しくなると、
即ち、第１のステップパルスの入力から所定の期間経過
すると、ＥＸＯＲ３８乃至４０の出力が全てＬとなり、
デコード回路５は端子２０に１個目の中間ステップ内部
パルスを発生する。

【００３５】２個目のステップパルスが端子１に入力さ
れると、ＤＦＦ１７のＱバー出力１８はＬとなり、デコ
ード回路５のＤＦＦ３５乃至３７は回路４からのデータ
を読み込む。つまり、第１のステップパルスと第２のス
テップパルスとの間の時間がＤＦＦ３５乃至３７に記憶
される。この実施例においては、検出された時間間隔の
データを１ビット下げて（１／２することに対応する）
読み込み、これをカウント回路４の出力との比較に用い
ている。従って、２個目以後のステップパルスにより発
生する中間ステップ内部パルスは、ステップパルスの発
生からステップパルスの時間間隔の約１／２遅れの時点
で発生する。

【００３６】次に、図１に示される中間ステップ発生回
路の詳細な動作を図２のタイミングチャートを参照して
説明する。

【００３７】先ず、入力端子１０にＬの信号が供給され
ると（タイミングＡ）、図２の回路は初期化される。こ
のとき、デコード回路５のＤＦＦ３５乃至３７の出力
は、そのセット端子Ｓ及びリセット端子Ｒと入力端子１
０との接続状態により予め定められた状態に設定され
る。この状態は、中間ステップ内部パルス発生のタイミ
ングの初期値を与える。

【００３８】入力端子１にステップパルスが入力される
と（タイミングＢ）、検出回路３は端子２に供給される
クロック信号に同期して、ステップパルスの立ち下がり
の微分信号を端子１５に出力する（タイミングＣ−
Ｄ）。この微分信号に応答して、ＡＮＤゲート２６は端
子２７に内部パルスを出力し、マスク回路６のＤＦＦ２
２はリセットされ、そのＱ出力２３はＬとなる。

【００３９】カウント回路７は端子２７上の内部パルス
の数をカウントし、デコード回路８はこのカウント値を
デコードする。従って、励磁出力９は初期状態で仮定し
た状態より１ステップ進んだ励磁状態、つまり、ハーフ
トラック分進んだ励磁状態に変化する。

【００４０】また、内部パルスに応答して、ＮＡＮＤゲ
ート４６がＨを出力し、次のクロック信号の立ち上がり
でＮＡＮＤゲート４７がＬを出力することにより、カウ
ント回路４のＴＦＦ３１乃至３４がリセットされる。そ
の後、カウント回路４はクロック信号に含まれるパルス
数をカウントする（タイミングＤ乃至Ｅ）。

【００４１】タイミングＥで、カウント回路４の出力が
デコード回路５の初期設定状態でのＤＦＦ３５乃至３７
の出力の状態と一致したと仮定すると、端子２０はＬ
（アクティブ状態）となる。この時、端子２３はＬであ
るので、端子２５に中間ステップ内部パルスが出力さ
れ、端子２７に内部パルスが出力される。カウント回路
７はこの内部パルスによりカウント値を更新し、励磁出
力９はさらに、１ステップ進み、初期状態より１トラッ
ク分進んだ状態となる。

【００４２】クロック信号の次の立ち上がり（タイミン
グＦ）で、カウント回路４がリセットされる。これによ
り、端子２０がＨ（ノンアクテブ状態）となり、ＤＦＦ
２２はこれをカウントアップし、端子２３はＨとなる
（タイミングＦ）。このため、次のステップパルスが入
力されるまで、端子２５の出力はＨを維持し、中間ステ
ップ内部パルスは発生しない。即ち、端子２０に出力さ
れる信号はマスクされる。

【００４３】タイミングＧで、２個目のステップパルス
が端子１に入力されると、ＤＦＦ１１のＱバー出力はＬ
となる。この信号に応答して、ＤＦＦ１７はＤＦＦ１６
のＨのＱ出力をラッチし、ＤＦＦ１７の出力端子１８は
ＨからＬに変化する。この変化に応答して、デコード回
路５中のＤＦＦ３５乃至３７はカウント回路４の出力
値、つまり、第１個目のステップパルスの発生から第２
個目のステップパルスの発生までの時間に対応する値を
１ビットシフトして読み込む。これ以後、出力１８は図
１の回路が初期状態（入力端子１０にＬが入力された状
態）になるまで変化しないので、ＤＦＦ３５乃至３７は
記憶値を保持する。

【００４４】続いて、検出回路３とカウント回路４は第
１個目のステップパルス入力の場合と同様に動作し、端
子２７に内部パルス信号を出力する（タイミングＨ）。
この内部パルスにより、励磁出力９は初期状態より３ス
テップ、つまり、１．５トラック分進んだ励磁状態に変
化する。クロック信号の次の立ち上がりで、カウント回
路４はリセットされ（タイミングＩ）、以後、クロック
入力信号をカウントアップする（タイミングＩ−Ｊ）。

【００４５】次に、カウント回路４のカウント値とデコ
ード回路５のＤＦＦ３５乃至３７の記憶値が一致する
と、端子２０にＬのパルスが出力される。即ち、ステッ
プパルス相互の時間間隔を示すカウント値を約１／２と
した値と、カウンタ回路４の出力がＥＸＯＲ３８乃至４
０の入力において一致すると、端子２０がＬとなる。こ
のとき、端子２３はＬであるので、端子２７に内部パル
スが出力される。カウント回路７はこのパルスをカウン
トし、励磁出力９は更に１ステップ進み、初期状態より
２トラック進んだ状態になる（タイミングＪ）。

【００４６】クロック信号の次の立ち上がりによって、
カウント回路４のＴＦＦ３１乃至３４はリセットされ、
端子２０がＨとなると、ＤＦＦ２２のＱ出力２３がＨと
なり、ゲート回路２４の出力端子２５はＨとなる（タイ
ミングＫ）。このため、これ以後、端子２０より出力さ
れる信号はマスクされ、次のステップパルスが入力され
るまで、端子２５には中間ステップ内部パルスは発生し
ない。

【００４７】第３個以後のステップパルスの入力に対し
ても、ステップパルスが１個入力される毎に、第２個目
のステップパスにより生じた上述の過程（タイミングＧ
−Ｋ）を繰り返される。

【００４８】このように、本実施例では、ステップパル
スが供給されるほぼ中間のタイミングで中間パルスが発
生される。

【００４９】次に、本発明の第２の実施例について説明
する。

【００５０】この第２実施例は１−２相励磁（又は２−
１相励磁）方式により、ステッピングモータを駆動する
ステッピングモータ制御回路の中間ステップ発生回路に
係り、中間ステップ発生のタイミングを入力ステップパ
ルス相互の時間間隔の約１／４とした例である。

【００５１】図３はこの第２実施例に係る中間ステップ
発生回路の構成を示すブロック図である。図３におい
て、入力端子１、２、１０及び出力端子９は図９及び図
１中の対応する端子と同様の機能を持つ。但し、出力端
子９は１−２相励磁（又は２−１相励磁）方式用の出力
であるので、４相出力（４本の出力線）となっている。
また、図３中の回路３、４、６、７、８は図１中の対応
する回路と同様の機能を備える。但し、回路５、６、
７、８は１−２相励磁（又は２−１相励磁）方式の出力
を得るための構成となっている。即ち、デコード回路５
は回路４からのステップパルス間隔を示すデータを２ビ
ット下げて（１／４にすることに等しい）記憶し、記憶
値とカウント回路４から供給されるカウント数を比較す
る。このため、内部パルスカウント回路７は３個目のＴ
ＦＦ４４を有する。また、中間ステップ内部パルスマス
ク回路６はＤＦＦ２８，２９を有する。

【００５２】そして、マスク回路６によるカウント回路
４のリセット及びマスク機能を合わせて考えると、内部
パルスはステップパルスの入力からステップパルス相互
の時間間隔の約１／４、２／４、３／４遅れた時点で発
生する。

【００５３】また、カウント回路７は磁気ヘッドが１ト
ラック移動するために４個の内部パルスをカウントし、
デコード回路８はカウント回路７の出力をデコードして
出力する。

【００５４】次に、図３の中間ステップ発生回路の動作
について、図４のタイミングチャートを参照して説明す
る。

【００５５】先ず、タイミングＡで、入力端子１０にＬ
の初期化信号が供給されると、回路５のＤＦＦ３５乃至
３７の出力はそのリセット端子Ｒ又はセット端子Ｓと入
力端子１０との接続状態により定まる状態に設定され
る。ここで、入力端子１０と回路５のＤＦＦ３５乃至３
７のリセット端子Ｒ及びセット端子Ｓは、初期化状態で
のＤＦＦ３５乃至３７の出力が予想される最低のステッ
プパルス相互の時間間隔の１／４に対応するように予め
接続されている。

【００５６】次に、タイミングＢで、入力端子１にステ
ップパルスが入力されると、検出回路３は、クロック信
号に同期してタイミングＣで、ステップパルスの立ち下
がりの微分信号を端子１５に出力する。この微分信号に
より、マスク回路６のＤＦＦ２２、２８、２９はリセッ
トされる。また、この微分信号に応答して、ゲート２６
は端子２７に内部パルスを出力する。

【００５７】カウント回路７は端子２７に出力される内
部パルスの数をカウントし、デコード回路８はカウント
回路７のカウント値をデコードして励磁出力９として出
力する。これにより、励磁出力９は初期状態で仮定した
状態よりハーフステップ進んだ励磁状態、つまり、１／
４トラック分進んだ状態に変化する（タイミングＣ）。

【００５８】クロック信号の次の立ち上がりでカウント
回路４のＴＦＦ３１乃至３４がリセットされ（タイミン
グＤ）、その後、カウント回路４はクロック入力信号を
カウントアップする（タイミングＤ乃至Ｅ）。

【００５９】カウント回路４の出力が初期設定されたＤ
ＦＦ３５乃至３７の出力と一致すると（タイミング
Ｅ）、ＥＸＯＲゲート３８乃至４０の出力は全てＬとな
り、ＯＲゲート４１は端子２０をＬとする。この時、端
子２３はＬであるので、ＯＲゲート２４は端子２５に１
個目の中間ステップ内部パルスを出力し、ＡＮＤゲート
２６は端子２７に内部パルスを出力する。

【００６０】カウント回路７は内部パルスによりカウン
トアップし、励磁出力９は更にハーフステップ進み、初
期状態より１ステップ（１／２トラック）進んだ状態に
なる。

【００６１】クロック信号の次の立ち上がり時にカウン
ト回路４のＴＦＦ３１乃至３４はリセットされ、端子２
０がＨとなると、ＤＦＦ２８のＱ出力がＨとなる（タイ
ミングＦ）。

【００６２】以上述べたタイミングＤ乃至Ｆの動作と同
一の動作がタイミングＦ乃至Ｈ、タイミングＨ乃至Ｊで
繰り返され、第２個目、第３個目の中間ステップ内部パ
ルスが出力され、励磁出力９は、２ハーフステップ進
み、初期状態より２ステップ、つまり、１トラック分進
んだ状態となる（タイミングＩ）。

【００６３】クロック信号の次の立ち上がりによりカウ
ント回路４のＴＦＦ３１乃至３４はリセットされ、端子
２０がＨとなり、ＤＦＦ２２のＱ出力がＨとなる（タイ
ミングＪ）。このため、ＯＲゲート２４は常時Ｈを出力
することになり、これ以後、端子２０より出力される信
号はマスクされ、次のステップパルスが入力されるまで
端子２５に中間ステップ内部パルスは発生されない。

【００６４】タイミングＫで、２個目のステップパルス
が端子１に供給されると、タイミング回路１９のＤＦＦ
１７の出力端子１８がＬとなる。このため、デコード回
路５中のＤＦＦ３５−３７は回路４の出力値、つまり、
１個目のステップパルスから２個目のステップパルスま
での時間間隔に対応する値を読み込む。読み込みの際、
値は２ビットシフト（ほぼ１／４）される。出力１８は
図３の回路が初期化状態（入力端子１０にＬが入力され
た状態）になるまで変化しないので、ＤＦＦ３５乃至３
７は記憶値を保持する。

【００６５】続いて、検出回路３及びカウント回路４は
１個目のステップパルス入力の場合（タイミングＣ）と
同様に動作し、端子２７に内部パルス信号が出力され
（タイミングＬ）、励磁出力９は初期状態Ａ点で仮定し
たものより、２．５ステップ（５／４トラック）進んだ
状態となる（タイミングＬ乃至Ｍ）。

【００６６】タイミングＭでカウント回路４のＴＦＦ３
１乃至３４はリセットされ、その後、カウント回路４は
クロック信号をカウントアップする（タイミングＭ乃至
Ｎ）。

【００６７】カウント回路４の出力が回路５のＤＦＦ３
５乃至３７の出力状態、つまり、ステップパルス相互の
時間間隔の１／４に対応する状態に達すると、端子２０
はＬ（アクティブ状態）となる。この時、端子２３はＬ
であるので、端子２５に中間ステップ内部パルスが出力
され、端子２７に内部パルスが出力される。カウント回
路７はこの内部パルスによりカウントアップし、励磁出
力９は更に１ハーフステップ進み、初期状態により３ス
テップ、つまり１．５トラック分進んだ状態になる（タ
イミングＮ）。

【００６８】クロック信号の次の立ち上がりでＴＦＦ３
１乃至３４はリセットされ、端子２０がＨとなり、ＤＦ
Ｆ２８のＱ出力がＨとなる（タイミングＰ）。

【００６９】タイミングＭ乃至Ｐでの動作と同様の動作
がタイミングＰ乃至Ｒ、タイミングＲ乃至Ｔで繰り返さ
れ、第２、第３の内部パルスが端子２７に出力され、励
磁出力９は更に２ハーフステップ進み、２トラック分進
んだ状態となる（タイミングＳ）。

【００７０】タイミングＴで、ＴＦＦ３１乃至３４はリ
セットされ、端子２０がＨとなり、ＤＦＦ２２のＱ出力
２３がＨとなる。このため、ＯＲゲート２４は常時Ｈを
出力し、端子２０に出力される信号はマスクされ、次の
ステップパルスが入力されるまで端子２５に中間ステッ
プ内部パルスは発生されない。

【００７１】以後、第３、４・・・のステップパルスが
入力される都度、同様の動作が繰り返される。

【００７２】以上説明したように、第２実施例において
は、ステップパルスの入力間隔のほぼ１／４周期毎に中
間ステップパルスが出力され、ステッピングモータの励
磁を適切なタイミングで切り換えることができる。

【００７３】なお、上記実施例においては、中間ステッ
プパルスをステップパルスの時間間隔の１／２、１／４
のタイミングで発生させるようにしたが、中間ステップ
パルスをステップパルスの時間間隔の１／３、１／５、
１／８等にしてＤＦＦ３１−３４に記憶させるようにす
れば、ステップパルスの時間間隔の１／３、１／５、１
／８等のタイミングで中間ステップを発生することがで
きる。

【００７４】次に、本発明の第３の実施例について説明
する。

【００７５】本実施例は、中間ステップ発生回路を、２
相励磁方式によりステッピングモータを駆動するステッ
ピングモータ制御回路に適用したものである。また、本
実施例は、選択できる中間ステップのタイミングの数が
４個の場合についてのものである。

【００７６】図５は本実施例に係る中間ステップ発生回
路の構成を示すブロック図である。図５中の入力端子
１，２，１０及び出力端子９は図１及び図９中の対応す
る端子と同様の機能を持つ。また、図５中の回路３，
４，６，７，８，１９も図１中の対応する回路と同様の
機能を持つ。

【００７７】図５において、回路５は回路４からの出力
信号のデコード回路であり、回路３０は中間ステップタ
イミングの選択回路、回路１９は回路の初期化以後のス
テップパルスのカウント回路である。

【００７８】入力端子１０にＬを入力すると回路は初期
化され、回路１１〜１３，１６，１７，４２，４３の出
力はＬに、回路２２の出力（端子２３）はＨに設定され
る。また、回路５の構成により予め定まっている中間ス
テップのタイミングのうち最も早いもの（ここでは、端
子４８〜５１のうち端子４８とする）に対応するゲート
６０〜６３のうちの１つ（ここではゲート６０とする）
のみをＬとし、そのパルスを端子２０まで通過可能な状
態とする。

【００７９】従って、回路４が第１個目のステップパル
スの入力によってリセットされた後、クロックをカウン
トし続け、回路５はそれをデコードし、各タイミングで
端子４８〜５１に各１個づつ中間ステップパルスを発生
していく。そして、ゲート６０に対応する端子４８の出
力のみを端子２０まで通過させ、第１個目の中間ステッ
プ内部パルスを発生する。

【００８０】これと並行して回路５からは回路４のカウ
ント状態に対し、適当なデコード値が端子５６，５７よ
り回路３０のＤＦＦ５８，５９に入力される。

【００８１】続いて、第２個目のステップパルスが入力
されると、ゲート１７の端子１８からのＱバー出力はＬ
となり、上述のＤＦＦ５８，５９はそのデータを読み込
み、次に発生する中間ステップ内部パルスのタイミング
は、第１個目と第２個目のステップパルス時間間隔を考
慮し、新たに選択され直される。

【００８２】次に、本実施例に係る中間ステップ発生回
路の動作について説明する。図６は本実施例の中間ステ
ップ発生回路における入出力の関係、つまり、入力端子
１，２，１０に対する回路３〜８，１９，３０（端子１
５，１８，６０〜６３，２０，２３，２５，２７，９）
のタイミングチャートを示す。

【００８３】先ず、初期状態として従来例と同様な状態
を考えると、ＤＦＦ５８，５９の出力はリセット状態に
一度なることでゲート６０の出力をＬとし、端子４８に
対応するタイミングを中間ステップ内部パルスの初期値
として与える（図６、タイミングＡ参照）。

【００８４】ここで、入力端子１にステップパルスが入
力されると（図６のタイミングＢ）、回路３はクロック
入力信号（端子２）に同期して、ステップパルスの立ち
下がりの微分信号を端子１５から出力する（図６のタイ
ミングＣ〜Ｄ）。そうすると、ゲート２６を通して端子
２７に内部パルスが出力され、回路４のＴＦＦ３１〜３
４及び回路６のＤＦＦ２２はリセットされ、端子２３は
Ｌとなる。また、同時に回路７は端子２７の内部パルス
信号をカウントし、回路８はこれをデコードし、励磁出
力９は初期状態で仮定したものより、１ステップ進んだ
励磁状態、つまり０．５トラック分進んだ励磁状態に変
化する（図６のタイミングＣ）。

【００８５】ここまでの動作は従来例と同様である。

【００８６】続いて、回路４はクロック入力をカウント
アップする（図６のタイミングＤ〜Ｅ）。こうして、端
子４８にパルスが出力されると、端子２０はＬ（アクテ
ィブ状態）となる。この時、端子２３はＬであるので、
端子２５から中間ステップ内部パルスが出力され、端子
２７からも内部パルスが出力される。回路７はこれをカ
ウントし、励磁出力９は更に１ステップ進み、初期状態
より２ステップ、つまり、０．５×２＝１トラック進ん
だ状態になる（図６のタイミングＥ）。

【００８７】そして、次のクロック信号の立ち下がりに
よって回路４がリセットされ、端子２０がＨ（ノンアク
ティブ状態）となると、ＤＦＦ２２はこれをカウントア
ップし、端子２３はＨとなり（図６のタイミングＦ）、
これ以後、端子２０より出力される信号はマスクされ、
次のステップパルスが入力されるまで、端子２０からは
中間ステップ内部パルスは発生しない。

【００８８】更に、第２個目のステップパルスが入力さ
れると（図６のタイミングＧ）、端子１８がＬとなり、
ＤＦＦ５８，５９は回路４の出力値、つまり、第１個目
のステップパルスと第２個目のステップパルスの時間間
隔に対応するある適当な回路５のデコード値（端子５
６，５７に対応）を読み込み、これ以上端子１８は図５
による回路が初期化状態（入力端子１０にＬが入力され
た状態）になるまで変化せず、これを保持する。続い
て、回路３，４は第１個目のステップパルス入力の場合
のタイミングＣと同様に動作し、端子２７より内部パル
ス信号を出力し（図６中タイミングＨ）、ステッピング
モータの励磁出力９は初期状態（タイミングＡ）で仮定
したものより３ステップ、つまり、０．５×３＝１．５
トラック進んだ励磁状態に変化する（図６中タイミング
Ｈ〜Ｉ）。

【００８９】続いて、回路４はクロック入力をカウント
アップする（図６中タイミングＩ，Ｊ）。こうして、回
路４の出力が上述のように、第２個目のステップパルス
から得られた端子１８の信号により設定されたＤＦＦ５
８，５９の状態に対応したタイミングになると、端子２
０はＬ（アクティブ状態）となる。つまり、端子６０〜
６３のうち１つがＬとなっているので、これに対応する
端子４８〜５１のうちの１つの信号がゲート５２〜５５
を通過し、端子２０に達する。

【００９０】このとき、端子２３はＬであるので、端子
２７から内部パルスが出力され、回路７はこれをカウン
トし、励磁出力９は更に１ステップ進み、初期状態より
４ステップ、つまり、０．５×４＝２トラック分進んだ
状態になる（図６中タイミングＪ）。

【００９１】そして、次のクロック信号の立ち上がりに
よって回路４のＴＦＦ３１〜３４はリセットされ、端子
２０がＨ（ノンアクティブ状態）となると、端子２３が
Ｈとなり（図６中、タイミングＫ）、これ以後端子２０
より出力される信号はマスクされ、次のステップパルス
が入力されるまで端子２５からは中間ステップパルスは
発生しない。

【００９２】上述の如く、本発明の第３の実施例におい
ては、第３個目以後のステップパルスの入力に対しても
ステップパルスが１個入力されるごとに、第２個目のス
テップパルスにより生じた上述の過程（図６中、タイミ
ングＧ〜Ｋに対応する）を繰り返す。

【００９３】図７は本発明の第４の実施例に係る中間ス
テップ発生回路を示す回路図である。

【００９４】本実施例は中間ステップ発生回路を、１−
２相励磁又は２−１相励磁方式により、ステッピングモ
ータを駆動するステッピングモータ制御回路に適用した
ものである。また、第３実施例と同様に選択できる中間
ステップのタイミングの数が４個の場合についてのもの
である。

【００９５】図７中の入力端子１，２，１０及び出力端
子９は、図５及び図９の対応する端子と同様の機能を持
つ。但し、出力端子９は１−２相励磁又は２−１相励磁
方式のための出力であるので、４相出力（４本の出力
線）となっている。また、図７中の回路３，４，５，
６，７，８も図９及び図５中の対応する回路と同様の機
能を持つ。但し、第４実施例における回路５，６，７，
８は１−２相励磁又は２−１相励磁方式の出力を得るた
めの構成となっているので、中間ステップ内部パルスは
１つのステップパルス入力に対し３つ発生し、またその
タイミングも第１の実施例に比して時間間隔を小さくす
る必要がある。

【００９６】図８は本発明の第４の実施例に係る中間ス
テップ発生回路における入出力の関係、つまり、入力端
子１，２，１０に対する回路３〜８，１９，３０（端子
１５，１８，６０〜６３，２０，２３，２５，２７，
９）のタイミングチャートの１例を示す。

【００９７】先ず、初期状態として従来例及び第１実施
例と同様な状態を考えると、ＤＦＦ５８，５９の出力
は、リセット状態に一度なることで、ゲート６０の出力
をＬとし、端子４８に対応するタイミングを中間ステッ
プ内部パルスの初期値として与える（図８中、タイミン
グＡ）。ここで、入力端子１にステップパルスが入力さ
れると（図８中、タイミングＢ）、回路３はステップパ
ルスの立ち下がりの微分信号を端子１５から出力し（図
８中、タイミングＣ〜Ｄ）、ゲート２６を通して端子２
７に内部パルスが出力され、ＴＦＦ３１〜３４及びＤＦ
Ｆ２２はリセットされ、端子２３はＬとなる。また、同
時に回路７は端子２７の内部パルス信号をカウントし、
回路８でこれをデコードし、ステッピングモータの励磁
出力９は初期状態で仮定したものより０．５ステップ進
んだ励磁状態、つまり、０．２５トラック分進んだ励磁
状態に変化する（図８中、タイミングＣ）。続いて、回
路４はクロック入力をカウントアップする（図８中、タ
イミングＤ〜Ｅ）。

【００９８】こうして、回路４の端子４８にパルスが出
力されると、端子２０はＬ（アクティブ状態）となる。
このとき、端子２３はＬであるので端子２５から第１個
目の中間ステップ内部パルスが出力され、端子２７から
も内部パルスが出力される。回路７はこれをカウント
し、励磁出力９は更に０．５ステップ進み、初期状態よ
り０．５×２＝１ステップ、つまり０．２５×２＝０．
５トラック分進んだ状態になる（図８中、タイミング
Ｅ）。そして、次のクロックの立ち上がり時にＴＦＦ３
１〜３４はリセットされ、端子２０がＨ（ノンアクティ
ブ状態）となると、ＤＦＦ２８のＱ出力がＨとなる（図
８中、タイミングＦ）。

【００９９】以上述べたタイミングＤ〜Ｆの過程を、以
後タイミングＦ〜Ｈ、タイミングＨ〜Ｊとして２回繰り
返し、第２個目及び第３個目の中間ステップ内部パルス
が出力され、励磁出力９は、更に０．５×２＝１ステッ
プ進み、初期状態より０．５×４＝２ステップ、つま
り、０．２５×４＝１トラック分進んだ状態となる（図
８中、タイミングＩ）。

【０１００】そして、次のクロックの立ち上がり時にＴ
ＦＦ３１〜３４はリセットされ、端子２０がＨとなる
と、端子２３がＨとなり（図８中、タイミングＪ）、こ
れ以後、端子２０より出力される信号はマスクされ、次
のステップパルスが入力されるまで、端子２５からは中
間ステップ内部パルスは発生しない。

【０１０１】更に、第２個目のステップパルスが入力さ
れると（図８中、タイミングＫ）、端子１８がＬとな
り、ＤＦＦ５８，５９は回路４の出力値、つまり、第１
個目のステップパルスと第２個目のステップパルスとの
時間間隔に対応するある適当な回路５のデコード値（端
子５６，５７に対応）を読み込み、これ以上端子１８は
図７による回路が初期化状態（入力端子１０にＬが入力
された状態）になるまで変化しないので、これを保持す
る。

【０１０２】続いて、回路３，４は第１個目のステップ
パルス入力の場合のタイミングＣと同様に動作し、端子
２７より内部パルス信号を出力し（図８中、タイミング
Ｌ）、ステッピングモータの励磁出力９は初期状態タイ
ミングＡで仮定したものより０．５×５＝２．５ステッ
プ、つまり、０．２５×５＝１．２５トラック進んだ励
磁状態に変化する（図８中、タイミングＬ〜Ｍ）。

【０１０３】続いて、回路４はクロックをカウントアッ
プする（図８中、タイミングＭ，Ｎ）。こうして、回路
４の出力が上述のように第２個目のステップパルスから
得られた端子１８の信号により設定されたＤＦＦ５８，
５９の状態に対応したタイミングになると、端子２０は
Ｌ（アクティブ状態）となる。

【０１０４】このとき、端子２３はＬであるので、端子
２７から中間ステップ内部パルスが出力され、回路７は
これをカウントし、励磁出力９は更に１／２ステップ進
み、初期状態より０．５×６＝３ステップ、つまり、
０．２５×６＝１．５トラック進んだ状態になる（タイ
ミングＮ）。

【０１０５】そして、次のクロックの立ち上がりによっ
てＴＦＦ３１〜３４はリセットされ、端子２０がＨとな
ると、ＤＦＦ２８のＱ出力がＨとなる（タイミング
Ｐ）。

【０１０６】以上述べたタイミングＭ〜Ｐの過程を以後
タイミングＰ〜Ｒ、タイミングＲ〜Ｊとして、２回繰り
返し、第２個目のステップパルスによる第２個目及び第
３個目の中間ステップ内部パルスが出力され、励磁出力
９は更に１／２×２＝１ステップ進み、初期状態より
０．５×８＝４ステップ、つまり０．２５×８＝２トラ
ック分進んだ状態となる（図８中、タイミングＳ）。

【０１０７】そして、次のクロックの立ち上がり時にＴ
ＦＦ３１〜３４はリセットされ、端子２０がＨとなると
端子２３がＨとなり（タイミングＴ）、これ以後、端子
２０より出力される信号はマスクされ、次のステップパ
ルスが入力されるまで、端子２５からは中間ステップ内
部パルスは発生しない。

【０１０８】上述の如く、本発明の第４の実施例におい
ては、第３個目以後のステップパルスの入力に対して
も、ステップパルスが１個入力されるごとに第２個目の
ステップパルスにより生じた上述の過程（図８中、タイ
ミングＫ〜Ｔ）を繰り返す。

【０１０９】

【発明の効果】本発明に係る中間ステップ発生回路は、
ステップパルスの入力間隔を検出し、それに応じて中間
ステップが発生する時間的位置を設定する。従って、ス
テップパルスの入力時間間隔及びクロック信号の周波数
の変化に拘らず、適切なタイミングで中間ステップを発
生させることができ、ステッピングモータを円滑に回転
させ、振動や騒音を小さくできる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る中間ステップ発生回
路の回路構成を示すブロック図である。

【図２】図１に示す中間ステップ発生回路の動作を説明
するためのタイミングチャート図である。

【図３】本発明の第２実施例に係る中間ステップ発生回
路の回路構成を示すブロック図である。

【図４】図３に示す中間ステップ発生回路の動作を説明
するためのタイミングチャート図である。

【図５】本発明の第３実施例に係る中間ステップ発生回
路の回路構成を示すブロック図である。

【図６】図５に示す中間ステップ発生回路の動作を説明
するためのタイミングチャート図である。

【図７】本発明の第４実施例に係る中間ステップ発生回
路の回路構成を示すブロック図である。

【図８】図７に示す中間ステップ発生回路の動作を説明
するためのタイミングチャート図である。

【図９】従来の中間ステップ発生回路の回路構成を示す
ブロック図である。

【図１０】図９に示す中間ステップ発生回路の動作を説
明するためのタイミングチャート図である。

【符号の説明】

１；ステップパルス入力端子 ２；クロック信号入力端子 ３；ステップパルス検出回路 ４；クロック信号カウント回路 ５；中間ステップデコード回路 ６；マスク回路 ７；内部パルスカウント回路 ８；励磁出力デコード回路 ９；励磁出力端子 １０；初期化信号入力端子 １９；読み込みタイミング指示回路 ３０；中間ステップタイミング選択回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ステッピングモータ制御回路の中間ステ
   ップ発生回路において、入力されるステップパルスから
   の時間を計数する計数回路と、前記計数回路に第１のス
   テップパルスを供給して時間を計数開始してから第２の
   ステップパルスが供給されるまで計数したステップパル
   ス間の時間間隔に対して、等分割した時間間隔にして出
   力する等分割時間出力手段と、第２のステップパルスを
   入力したことにより前記等分割した時間間隔を記憶する
   記憶手段と、第２のステップパルスの入力に応じて前記
   計数回路を初期化する手段と、ステップパルス間の時間
   間隔に応じた時間間隔を前記記憶手段に記憶後に、新た
   なステップパルスが入力されてからの前記計数回路の出
   力と前記記憶手段に記憶した時間間隔とを比較する比較
   手段と、前記比較手段から比較一致出力がされたときに
   中間ステップパルス発生の時間的位置を設定する設定回
   路とを有することを特徴とする中間ステップ発生回路。
2. 【請求項２】 前記等分割時間出力手段は前記計数回路
   により計数した第１と第２のステップパルス間の時間間
   隔を、ビットシフトすることで等分割した時間間隔にし
   て出力するものであり、前記設定回路は前記比較手段よ
   り比較一致出力がされたときに中間ステップパルス発生
   の時間的位置を設定するデコード回路を含むものである
   請求項１に記載の中間ステップ発生回路。
3. 【請求項３】 前記設定回路は、予めその構成により定
   まる複数個の中間ステップ発生タイミングを持つデコー
   ド回路と、入力されるステップパルスの時間間隔に応じ
   て前記デコードの中間ステップ発生タイミングのうちの
   １つを選択する選択回路とを有することを特徴とする請
   求項１記載に記載の中間ステップ発生回路。