JP3015722B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、時分割で伝送され
る複数チャンネルのデジタル信号を各チャンネル別に取
り込んで信号処理を施すデジタル信号処理装置に関す
る。
る複数チャンネルのデジタル信号を各チャンネル別に取
り込んで信号処理を施すデジタル信号処理装置に関す
る。
【０００２】
【従来の技術】ＣＤプレーヤ等のデジタルオーディオ機
器においては、左右のチャンネルのオーディオデータが
記録媒体から交互に読み出され、それぞれのオーディオ
データに対して各種の演算処理が施される。このとき、
オーディオデータと共に左右のチャンネルを区別するチ
ャンネル識別信号が取り出され、このチャンネル識別信
号に応答して演算処理を実行させることによってオーデ
ィオデータの演算処理を読み出し動作に同期させるよう
に構成される。
器においては、左右のチャンネルのオーディオデータが
記録媒体から交互に読み出され、それぞれのオーディオ
データに対して各種の演算処理が施される。このとき、
オーディオデータと共に左右のチャンネルを区別するチ
ャンネル識別信号が取り出され、このチャンネル識別信
号に応答して演算処理を実行させることによってオーデ
ィオデータの演算処理を読み出し動作に同期させるよう
に構成される。
【０００３】図５は、チャンネル識別信号に同期して複
数チャンネルのオーディオデータを処理するようにした
デジタル信号処理装置の構成を示すブロック図である。
デジタルデータＤＡ１は、左チャンネルの音声を表すデ
ータＬｎと右チャンネルの音声を表すデータＲｎとが交
互に繰り返され、例えば１６ビットずつシリアルに入力
される。チャンネル識別信号ＬＲＥは、デジタルデータ
ＤＡ１に同期し、例えば、図６に示すように、データＬ
ｎの入力のタイミングで立ち下げられ、データＲｎの入
力のタイミングで立ち上げられる。このチャンネル識別
信号ＬＲＥは、一定周期の基準クロックを分周して生成
されるものであり、このチャンネル識別信号ＬＲＥに応
答して記録媒体からデジタルデータＤＡ１を読み出すこ
とにより、デジタルデータＤＡ１と同期させるようにし
ている。
数チャンネルのオーディオデータを処理するようにした
デジタル信号処理装置の構成を示すブロック図である。
デジタルデータＤＡ１は、左チャンネルの音声を表すデ
ータＬｎと右チャンネルの音声を表すデータＲｎとが交
互に繰り返され、例えば１６ビットずつシリアルに入力
される。チャンネル識別信号ＬＲＥは、デジタルデータ
ＤＡ１に同期し、例えば、図６に示すように、データＬ
ｎの入力のタイミングで立ち下げられ、データＲｎの入
力のタイミングで立ち上げられる。このチャンネル識別
信号ＬＲＥは、一定周期の基準クロックを分周して生成
されるものであり、このチャンネル識別信号ＬＲＥに応
答して記録媒体からデジタルデータＤＡ１を読み出すこ
とにより、デジタルデータＤＡ１と同期させるようにし
ている。
【０００４】デジタル信号処理回路１は、乗算器及び加
算器の組み合わせにより構成され、デジタルデータＤＡ
１を順次取り込んでフィルタリング処理を施し、データ
補間された２チャンネルのデジタルデータＤＡ２を生成
する。例えば、図６に示すように、デジタルデータＤＡ
１の各データＬｎ、Ｒｎに対し、それぞれ４つのデータ
Ｌｎa〜Ｌｎd、Ｒｎa〜Ｒｎdを生成し、これらを各チャ
ンネル別に連続して出力する。同期信号生成回路２は、
一定周期の基準クロックＣＬＫをカウントするカウンタ
及びカウンタのカウント値をでコードするデコーダによ
り構成され、チャンネル識別信号ＬＲＥの立ち上がり、
または立ち下がりでカウンタがリセットされてチャンネ
ル識別信号ＬＲＥに同期した内部識別信号ＬＲＩを生成
する。この内部識別信号ＬＲＩは、デジタル信号処理回
路１に供給され、デジタル信号処理回路１へのデジタル
データＤＡ１の取り込みのタイミングを決定する。そし
て、Ｄ／Ａ変換回路３は、内部識別信号ＬＲＩに従うタ
イミングで動作し、デジタル信号処理回路１で生成され
るデジタルデータＤＡ２を各チャンネル毎にアナログ値
に変換して２チャンネルのオーディオ信号ＡＵＤを生成
する。このオーディオ信号ＡＵＤは、周知の増幅回路
（オーディオアンプ）を介してスピーカに送られ、音声
として再生されることになる。
算器の組み合わせにより構成され、デジタルデータＤＡ
１を順次取り込んでフィルタリング処理を施し、データ
補間された２チャンネルのデジタルデータＤＡ２を生成
する。例えば、図６に示すように、デジタルデータＤＡ
１の各データＬｎ、Ｒｎに対し、それぞれ４つのデータ
Ｌｎa〜Ｌｎd、Ｒｎa〜Ｒｎdを生成し、これらを各チャ
ンネル別に連続して出力する。同期信号生成回路２は、
一定周期の基準クロックＣＬＫをカウントするカウンタ
及びカウンタのカウント値をでコードするデコーダによ
り構成され、チャンネル識別信号ＬＲＥの立ち上がり、
または立ち下がりでカウンタがリセットされてチャンネ
ル識別信号ＬＲＥに同期した内部識別信号ＬＲＩを生成
する。この内部識別信号ＬＲＩは、デジタル信号処理回
路１に供給され、デジタル信号処理回路１へのデジタル
データＤＡ１の取り込みのタイミングを決定する。そし
て、Ｄ／Ａ変換回路３は、内部識別信号ＬＲＩに従うタ
イミングで動作し、デジタル信号処理回路１で生成され
るデジタルデータＤＡ２を各チャンネル毎にアナログ値
に変換して２チャンネルのオーディオ信号ＡＵＤを生成
する。このオーディオ信号ＡＵＤは、周知の増幅回路
（オーディオアンプ）を介してスピーカに送られ、音声
として再生されることになる。
【０００５】このようなデジタル信号処理装置によれ
ば、デジタル信号処理回路１での演算処理によって高周
波成分が除去されるため、高周波歪みの少ないオーディ
オ信号ＡＵＤを得ることができる。
ば、デジタル信号処理回路１での演算処理によって高周
波成分が除去されるため、高周波歪みの少ないオーディ
オ信号ＡＵＤを得ることができる。
【０００６】
【発明が解決しようとする課題】同期信号生成回路２に
おいては、チャンネル識別信号ＬＲＥに同期させるよう
にして内部識別信号ＬＲＩが生成されるが、基準クロッ
クＣＬＫの周波数変動や動作モードの切り替え等によっ
てチャンネル識別信号ＬＲＥと内部識別信号ＬＲＩとの
位相にずれが生じる場合がある。この位相のずれが大き
くなると、デジタル信号処理回路１にデジタルデータＤ
Ａ１を正しく取り込むことができなくなるため、その位
相差が一定の範囲を越えたときには同期信号生成回路２
をリセットして内部識別信号ＬＲＩの生成を再起動させ
るように構成される。しかしながら、チャンネル識別信
号ＬＲＥと内部識別信号ＬＲＩとの位相差を検出して同
期信号生成回路２を再起動させる回路は、回路規模が大
きくなると共に、応答速度が遅く、同期信号生成回路２
のリセットを完了するまでに要する時間が長くなるとい
う問題を有している。また、同期信号生成回路２を再起
動する場合には、デジタル信号処理回路１が併せてリセ
ットされるため、デジタル信号処理回路１から出力され
るデジタルデータＤＡ２が一時的になくなり、このデジ
タルデータＤＡ２から生成されるオーディオ信号ＡＵＤ
にノイズが生じる。
おいては、チャンネル識別信号ＬＲＥに同期させるよう
にして内部識別信号ＬＲＩが生成されるが、基準クロッ
クＣＬＫの周波数変動や動作モードの切り替え等によっ
てチャンネル識別信号ＬＲＥと内部識別信号ＬＲＩとの
位相にずれが生じる場合がある。この位相のずれが大き
くなると、デジタル信号処理回路１にデジタルデータＤ
Ａ１を正しく取り込むことができなくなるため、その位
相差が一定の範囲を越えたときには同期信号生成回路２
をリセットして内部識別信号ＬＲＩの生成を再起動させ
るように構成される。しかしながら、チャンネル識別信
号ＬＲＥと内部識別信号ＬＲＩとの位相差を検出して同
期信号生成回路２を再起動させる回路は、回路規模が大
きくなると共に、応答速度が遅く、同期信号生成回路２
のリセットを完了するまでに要する時間が長くなるとい
う問題を有している。また、同期信号生成回路２を再起
動する場合には、デジタル信号処理回路１が併せてリセ
ットされるため、デジタル信号処理回路１から出力され
るデジタルデータＤＡ２が一時的になくなり、このデジ
タルデータＤＡ２から生成されるオーディオ信号ＡＵＤ
にノイズが生じる。
【０００７】そこで本発明は、チャンネル識別信号ＬＲ
Ｅと内部識別信号ＬＲＩとの位相がずれたとき、素早く
リセットをかけて内部識別信号ＬＲＩの位相を補正でき
るようにすることを目的とする。
Ｅと内部識別信号ＬＲＩとの位相がずれたとき、素早く
リセットをかけて内部識別信号ＬＲＩの位相を補正でき
るようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、チャンネル識別信号に同期して時分割で伝送される
複数チャンネルのデジタル信号に対して各種信号処理を
施すデジタル信号処理装置において、上記チャンネル識
別信号に同期して内部識別信号を生成すると共に、この
内部識別信号の立ち上がりまたは立ち下がりのタイミン
グの前後の一定期間を指定するウインドパルスを生成す
る同期信号生成回路と、上記内部識別信号に応答してデ
ジタル信号を取り込み信号処理を施す信号処理回路と、
上記チャンネル識別信号の立ち上がりまたは立ち下がり
のタイミングが上記ウインドパルスで指定される期間か
ら外れたときに上記同期信号生成回路をリセットするリ
セットパルスを発生する同期判定回路と、を備えたこと
にある。
解決するために成されたもので、その特徴とするところ
は、チャンネル識別信号に同期して時分割で伝送される
複数チャンネルのデジタル信号に対して各種信号処理を
施すデジタル信号処理装置において、上記チャンネル識
別信号に同期して内部識別信号を生成すると共に、この
内部識別信号の立ち上がりまたは立ち下がりのタイミン
グの前後の一定期間を指定するウインドパルスを生成す
る同期信号生成回路と、上記内部識別信号に応答してデ
ジタル信号を取り込み信号処理を施す信号処理回路と、
上記チャンネル識別信号の立ち上がりまたは立ち下がり
のタイミングが上記ウインドパルスで指定される期間か
ら外れたときに上記同期信号生成回路をリセットするリ
セットパルスを発生する同期判定回路と、を備えたこと
にある。
【０００９】これにより、チャンネル識別信号の立ち上
がりまたは立ち下がりのタイミングが、ウインドパルス
の指定する期間にあるかどうかでチャンネル識別信号と
内部識別信号との位相のずれを判定できるようになる。
そして、同期判定回路は、上記チャンネル識別信号の立
ち上がりあるいは立ち下がりのタイミングでリセットさ
れて上記ウインドパルスの立ち上がりでセットされる第
１のラッチと、上記ウインドパルスの立ち下がりのタイ
ミングでリセットされて上記ウインドパルスの立ち上が
りのタイミングでセットされる第２のラッチと、を含
み、上記第１及び第２のラッチの出力の論理合成からリ
セットパルスを生成することを特徴としている。
がりまたは立ち下がりのタイミングが、ウインドパルス
の指定する期間にあるかどうかでチャンネル識別信号と
内部識別信号との位相のずれを判定できるようになる。
そして、同期判定回路は、上記チャンネル識別信号の立
ち上がりあるいは立ち下がりのタイミングでリセットさ
れて上記ウインドパルスの立ち上がりでセットされる第
１のラッチと、上記ウインドパルスの立ち下がりのタイ
ミングでリセットされて上記ウインドパルスの立ち上が
りのタイミングでセットされる第２のラッチと、を含
み、上記第１及び第２のラッチの出力の論理合成からリ
セットパルスを生成することを特徴としている。
【００１０】これにより、チャンネル識別信号の立ち上
がりあるいは立ち下がりのタイミングが、ウインドパル
スの立ち上がりから立ち下がりまでで指定される期間か
ら外れたとき、新たにウインドパルスが立ち上がるまで
リセットパルスが立ち上げられる。
がりあるいは立ち下がりのタイミングが、ウインドパル
スの立ち上がりから立ち下がりまでで指定される期間か
ら外れたとき、新たにウインドパルスが立ち上がるまで
リセットパルスが立ち上げられる。
【００１１】
【発明の実施の形態】図１は、本発明のデジタル信号処
理装置の構成を示すブロック図であり、図３は、その動
作を説明するタイミング図である。デジタル信号処理回
路１１は、図５のデジタル信号処理回路１と同一であ
り、左チャンネルの音声を表すデータＬｎと右チャンネ
ルの音声を表すデータＲｎとが交互に連続するデジタル
データＤＡ１を内部識別信号ＬＲＩに従うタイミングで
順次取り込み、補間処理してデジタルデータＤＡ２を生
成する。このデジタル信号処理回路１１による信号処理
は、図５のデジタル信号処理回路１と同一であり、デジ
タルデータＤＡ１の各データＬｎ、Ｒｎに対し、それぞ
れ４つのデータＬｎa〜Ｌｎd、Ｒｎa〜Ｒｎdを生成する
ように構成される。同期信号生成回路１２は、一定周期
の基準クロックＣＬＫをカウントするカウンタ及びカウ
ンタのカウント値をデコードするデコーダを含み、チャ
ンネル識別信号ＬＲＥの特定の立ち上がりのタイミング
で起動するように構成される。その後は、カウンタのカ
ウント値が所定の値に達する度にリセットがかけられる
ことにより、チャンネル識別信号ＬＲＥの周期に一致し
た周期で動作する。このとき、デコーダにより、チャン
ネル識別信号ＬＲＥに同期した内部識別信号ＬＲＩと、
この内部識別信号ＬＲＩの立ち上がりのタイミングより
僅かに早く立ち上がり、僅かに遅れて立ち下がるウイン
ドパルスＷＤとが生成される。
理装置の構成を示すブロック図であり、図３は、その動
作を説明するタイミング図である。デジタル信号処理回
路１１は、図５のデジタル信号処理回路１と同一であ
り、左チャンネルの音声を表すデータＬｎと右チャンネ
ルの音声を表すデータＲｎとが交互に連続するデジタル
データＤＡ１を内部識別信号ＬＲＩに従うタイミングで
順次取り込み、補間処理してデジタルデータＤＡ２を生
成する。このデジタル信号処理回路１１による信号処理
は、図５のデジタル信号処理回路１と同一であり、デジ
タルデータＤＡ１の各データＬｎ、Ｒｎに対し、それぞ
れ４つのデータＬｎa〜Ｌｎd、Ｒｎa〜Ｒｎdを生成する
ように構成される。同期信号生成回路１２は、一定周期
の基準クロックＣＬＫをカウントするカウンタ及びカウ
ンタのカウント値をデコードするデコーダを含み、チャ
ンネル識別信号ＬＲＥの特定の立ち上がりのタイミング
で起動するように構成される。その後は、カウンタのカ
ウント値が所定の値に達する度にリセットがかけられる
ことにより、チャンネル識別信号ＬＲＥの周期に一致し
た周期で動作する。このとき、デコーダにより、チャン
ネル識別信号ＬＲＥに同期した内部識別信号ＬＲＩと、
この内部識別信号ＬＲＩの立ち上がりのタイミングより
僅かに早く立ち上がり、僅かに遅れて立ち下がるウイン
ドパルスＷＤとが生成される。
【００１２】同期判定回路１３は、チャンネル識別信号
ＬＲＥとウインドパルスＷＤとを比較し、チャンネル識
別信号ＬＲＥの立ち上がりのタイミングがウインドパル
スＷＤの指定期間（立ち上がっている期間）から外れた
ときにリセットパルスＲＳＴを立ち上げる。例えば、図
３（ａ）に示すように、チャンネル識別信号ＬＲＥが内
部識別信号ＬＲＩに対して進み、チャンネル識別信号Ｌ
ＲＥの立ち上がりがウインドパルスＷＤの立ち上がりよ
りも早くなると、次のウインドパルスＷＤの立ち下がり
のタイミングでリセットパルスＲＳＴを立ち上げる。ま
た、図３（ｂ）に示すように、チャンネル識別信号ＬＲ
Ｅが内部識別信号ＬＲＩに対して遅れ、チャンネル識別
信号ＬＲＥの立ち上がりがウインドパルスＷＤの立ち下
がりより遅くなると、次のウインドパルスＷＤの立ち下
がりのタイミングでリセットパルスＲＳＴを立ち上げ
る。尚、リセットパルスＲＳＴは、何れの場合も、次に
入力されるチャンネル識別信号ＬＲＥの立ち上がりで立
ち下げられる。このリセットパルスＲＳＴによって同期
信号生成回路１２は、チャンネル識別信号ＬＲＥに関係
なくリセットされ、内部識別信号ＬＲＩ及びウインドパ
ルスＷＤの生成を再起動させる。これにより、次に入力
される内部識別信号ＬＲＩ及びウインドパルスＷＤは、
チャンネル識別信号ＬＲＥに同期するようになる。同時
に、リセットパルスＲＳＴが立ち上げられている期間
は、デジタル信号処理回路１１での演算処理が中断さ
れ、その間のデジタルデータＤＡ２は直前の値が保持さ
れる。例えば、デジタルデータＤＡ１のデータＬ１、Ｒ
１に対してデータＬ１a、Ｌ１b、Ｒ１a、Ｒ１bが出力さ
れた後にデジタル信号処理回路１１の演算処理を停止す
ると、停止期間中はデータＬ１b、Ｒ１bが維持され、演
算処理が再開されたときには次のデータＬ１c、Ｌ１d、
Ｒ１c、Ｒ１dが続けて出力される。そして、Ｄ／Ａ変換
回路１４は、デジタル信号処理回路１１で生成されるデ
ジタルデータＤＡ２を内部識別信号ＬＲＩに従うタイミ
ングで順次アナログ値に変換し、オーディオ信号ＡＵＤ
として出力する。これにより、高周波歪みの少ないオー
ディオ信号ＡＵＤを得られる。
ＬＲＥとウインドパルスＷＤとを比較し、チャンネル識
別信号ＬＲＥの立ち上がりのタイミングがウインドパル
スＷＤの指定期間（立ち上がっている期間）から外れた
ときにリセットパルスＲＳＴを立ち上げる。例えば、図
３（ａ）に示すように、チャンネル識別信号ＬＲＥが内
部識別信号ＬＲＩに対して進み、チャンネル識別信号Ｌ
ＲＥの立ち上がりがウインドパルスＷＤの立ち上がりよ
りも早くなると、次のウインドパルスＷＤの立ち下がり
のタイミングでリセットパルスＲＳＴを立ち上げる。ま
た、図３（ｂ）に示すように、チャンネル識別信号ＬＲ
Ｅが内部識別信号ＬＲＩに対して遅れ、チャンネル識別
信号ＬＲＥの立ち上がりがウインドパルスＷＤの立ち下
がりより遅くなると、次のウインドパルスＷＤの立ち下
がりのタイミングでリセットパルスＲＳＴを立ち上げ
る。尚、リセットパルスＲＳＴは、何れの場合も、次に
入力されるチャンネル識別信号ＬＲＥの立ち上がりで立
ち下げられる。このリセットパルスＲＳＴによって同期
信号生成回路１２は、チャンネル識別信号ＬＲＥに関係
なくリセットされ、内部識別信号ＬＲＩ及びウインドパ
ルスＷＤの生成を再起動させる。これにより、次に入力
される内部識別信号ＬＲＩ及びウインドパルスＷＤは、
チャンネル識別信号ＬＲＥに同期するようになる。同時
に、リセットパルスＲＳＴが立ち上げられている期間
は、デジタル信号処理回路１１での演算処理が中断さ
れ、その間のデジタルデータＤＡ２は直前の値が保持さ
れる。例えば、デジタルデータＤＡ１のデータＬ１、Ｒ
１に対してデータＬ１a、Ｌ１b、Ｒ１a、Ｒ１bが出力さ
れた後にデジタル信号処理回路１１の演算処理を停止す
ると、停止期間中はデータＬ１b、Ｒ１bが維持され、演
算処理が再開されたときには次のデータＬ１c、Ｌ１d、
Ｒ１c、Ｒ１dが続けて出力される。そして、Ｄ／Ａ変換
回路１４は、デジタル信号処理回路１１で生成されるデ
ジタルデータＤＡ２を内部識別信号ＬＲＩに従うタイミ
ングで順次アナログ値に変換し、オーディオ信号ＡＵＤ
として出力する。これにより、高周波歪みの少ないオー
ディオ信号ＡＵＤを得られる。
【００１３】このデジタル信号処理装置においては、チ
ャンネル識別信号ＬＲＥの位相が内部識別信号ＬＲＩに
対して大きくずれたとき、デジタル信号処理回路１１の
演算が中断されて内部識別信号ＬＲＩ及びウインドパル
スＷＤの生成が初期設定される。このため、デジタル信
号処理回路１１でデジタルデータＤＡ１が誤ったタイミ
ングで続けて取り込まれることがなくなり、回路動作を
安定させることが可能になる。
ャンネル識別信号ＬＲＥの位相が内部識別信号ＬＲＩに
対して大きくずれたとき、デジタル信号処理回路１１の
演算が中断されて内部識別信号ＬＲＩ及びウインドパル
スＷＤの生成が初期設定される。このため、デジタル信
号処理回路１１でデジタルデータＤＡ１が誤ったタイミ
ングで続けて取り込まれることがなくなり、回路動作を
安定させることが可能になる。
【００１４】図２は、同期判定回路１３の構成を示す回
路図であり、図４は、その動作を説明するタイミング図
である。同期判定回路１３は、４つのフリップフロップ
２１〜２４、２つのラッチ２５、２６、ＮＡＮＤゲート
２７及びＮＯＲゲート２８より構成される。第１及び第
２のフリップフロップ２１、２２は、直列に接続され、
共通の基準クロックＣＬＫがタイミング入力Ｔに入力さ
れて基準クロックＣＬＫに従って動作する２段のシフト
レジスタを形成する。第１のフリップフロップ２１のデ
ータ入力Ｄにはチャンネル識別信号ＬＲＥが入力され、
その出力Ｑと第２のフリップフロップ２２の反転出力＊
ＱとがＮＡＮＤゲート２７の入力に接続される。第３及
び第４のフリップフロップ２３、２４は、並列に配置さ
れ、各タイミング入力Ｔに第１及び第２のフリップフロ
ップ２１、２２と共通の基準クロックＣＬＫが入力され
る。各フリップフロップ２３、２４のデータ入力Ｄに
は、ウインドパルスＷＤの立ち下がりのタイミングを示
すタイミングパルスＷＤＥ及び立ち上がりのタイミング
を示すタイミングパルスＷＤＢがそれぞれ入力される。
このうち、第４のフリップフロップ２４は、ＮＡＮＤゲ
ート２７の出力の立ち下がりでダイレクトリセットされ
る。第１のラッチ２５は、一対のＮＡＮＤゲートがクロ
スカップリングされたセット／リセット型のフリップフ
ロップであり、ＮＡＮＤゲート２７の出力でリセットさ
れて第４のフリップフロップ２４の反転出力＊Ｑでセッ
トされる。第２のラッチ２６は、第１のラッチ２５と同
様に、セット／リセット型のフリップフロップであり、
第３のフリップフロップ２３の反転出力＊Ｑでリセット
されて第４のフリップフロップ２４の反転出力＊Ｑでセ
ットされる。そして、第１のラッチ２５のリセット側出
力及び第２のラッチ２６のセット側出力がＮＯＲゲート
２８の入力に接続され、その論理和がリセットパルスＲ
ＳＴとして出力される。
路図であり、図４は、その動作を説明するタイミング図
である。同期判定回路１３は、４つのフリップフロップ
２１〜２４、２つのラッチ２５、２６、ＮＡＮＤゲート
２７及びＮＯＲゲート２８より構成される。第１及び第
２のフリップフロップ２１、２２は、直列に接続され、
共通の基準クロックＣＬＫがタイミング入力Ｔに入力さ
れて基準クロックＣＬＫに従って動作する２段のシフト
レジスタを形成する。第１のフリップフロップ２１のデ
ータ入力Ｄにはチャンネル識別信号ＬＲＥが入力され、
その出力Ｑと第２のフリップフロップ２２の反転出力＊
ＱとがＮＡＮＤゲート２７の入力に接続される。第３及
び第４のフリップフロップ２３、２４は、並列に配置さ
れ、各タイミング入力Ｔに第１及び第２のフリップフロ
ップ２１、２２と共通の基準クロックＣＬＫが入力され
る。各フリップフロップ２３、２４のデータ入力Ｄに
は、ウインドパルスＷＤの立ち下がりのタイミングを示
すタイミングパルスＷＤＥ及び立ち上がりのタイミング
を示すタイミングパルスＷＤＢがそれぞれ入力される。
このうち、第４のフリップフロップ２４は、ＮＡＮＤゲ
ート２７の出力の立ち下がりでダイレクトリセットされ
る。第１のラッチ２５は、一対のＮＡＮＤゲートがクロ
スカップリングされたセット／リセット型のフリップフ
ロップであり、ＮＡＮＤゲート２７の出力でリセットさ
れて第４のフリップフロップ２４の反転出力＊Ｑでセッ
トされる。第２のラッチ２６は、第１のラッチ２５と同
様に、セット／リセット型のフリップフロップであり、
第３のフリップフロップ２３の反転出力＊Ｑでリセット
されて第４のフリップフロップ２４の反転出力＊Ｑでセ
ットされる。そして、第１のラッチ２５のリセット側出
力及び第２のラッチ２６のセット側出力がＮＯＲゲート
２８の入力に接続され、その論理和がリセットパルスＲ
ＳＴとして出力される。
【００１５】ＮＡＮＤゲート２７の出力（Ａ）は、図４
（ａ）に示すように、通常「１」に維持されており、チ
ャンネル識別信号ＬＲＥが立ち上がったときに基準クロ
ックＣＬＫの１クロック期間だけ「０」となる。第３の
フリップフロップ２３の反転出力＊Ｑ（Ｂ）及び第４の
フリップフロップ２４の反転出力＊Ｑ（Ｃ）は、図４
（ｂ）に示すように、通常「１」であり、ウインドパル
スＷＤの立ち下がりのタイミング及び立ち上がりのタイ
ミングでそれぞれ基準クロックＣＬＫ１クロック期間だ
け「０」となる。但し、第４のフリップフロップ２４
は、ＮＡＮＤゲート２７の出力（Ａ）が「０」となった
ときにリセットされるため、その反転出力＊Ｑ（Ｃ）
は、ウインドパルスＷＤの立ち上がりがチャンネル識別
信号ＬＲＥの立ち上がりに一致したときには「１」のま
まとなる。
（ａ）に示すように、通常「１」に維持されており、チ
ャンネル識別信号ＬＲＥが立ち上がったときに基準クロ
ックＣＬＫの１クロック期間だけ「０」となる。第３の
フリップフロップ２３の反転出力＊Ｑ（Ｂ）及び第４の
フリップフロップ２４の反転出力＊Ｑ（Ｃ）は、図４
（ｂ）に示すように、通常「１」であり、ウインドパル
スＷＤの立ち下がりのタイミング及び立ち上がりのタイ
ミングでそれぞれ基準クロックＣＬＫ１クロック期間だ
け「０」となる。但し、第４のフリップフロップ２４
は、ＮＡＮＤゲート２７の出力（Ａ）が「０」となった
ときにリセットされるため、その反転出力＊Ｑ（Ｃ）
は、ウインドパルスＷＤの立ち上がりがチャンネル識別
信号ＬＲＥの立ち上がりに一致したときには「１」のま
まとなる。
【００１６】まず、ウインドパルスＷＤの立ち上がりの
タイミングで第４のフリップフロップ２４の反転出力＊
Ｑ（Ｃ）が「０」になると、各ラッチ２５、２６がセッ
トされ、第１のラッチ２５のリセット側出力（Ｄ）が
「０」、第２のラッチ２６のセット側出力（Ｅ）が
「１」となる。これにより、ＮＯＲゲート２８の出力は
「０」となる。この状態のとき、チャンネル識別信号Ｌ
ＲＥの立ち上がりでＮＡＮＤゲート２７の出力が「０」
になると、第１のラッチ２５がリセットされ、そのリセ
ット側出力（Ｄ）が「１」となるが、ＮＯＲゲート２８
の出力は「０」のまま維持される。続いて、ウインドパ
ルスＷＤの立ち下がりのタイミングで第３のフリップフ
ロップ２３の反転出力＊Ｑ（Ｂ）が「０」になると、第
２のラッチ２６がリセットされ、そのセット側出力
（Ｅ）が「０」になるが、第１のラッチ２５のリセット
側出力（Ｄ）が「１」であるため、ＮＯＲゲート２８の
出力は「０」のままである。
タイミングで第４のフリップフロップ２４の反転出力＊
Ｑ（Ｃ）が「０」になると、各ラッチ２５、２６がセッ
トされ、第１のラッチ２５のリセット側出力（Ｄ）が
「０」、第２のラッチ２６のセット側出力（Ｅ）が
「１」となる。これにより、ＮＯＲゲート２８の出力は
「０」となる。この状態のとき、チャンネル識別信号Ｌ
ＲＥの立ち上がりでＮＡＮＤゲート２７の出力が「０」
になると、第１のラッチ２５がリセットされ、そのリセ
ット側出力（Ｄ）が「１」となるが、ＮＯＲゲート２８
の出力は「０」のまま維持される。続いて、ウインドパ
ルスＷＤの立ち下がりのタイミングで第３のフリップフ
ロップ２３の反転出力＊Ｑ（Ｂ）が「０」になると、第
２のラッチ２６がリセットされ、そのセット側出力
（Ｅ）が「０」になるが、第１のラッチ２５のリセット
側出力（Ｄ）が「１」であるため、ＮＯＲゲート２８の
出力は「０」のままである。
【００１７】各ラッチ２５、２６がリセットされた状態
で、ウインドパルスＷＤの立ち上がりよりも先にチャン
ネル識別信号ＬＲＥが立ち上がると、ＮＡＮＤゲート２
７の出力（Ａ）が「０」となったときに第１のラッチ２
５がリセットされるが、そのリセット側出力（Ｄ）は
「１」のまま変化しない。続いて、ウインドパルスＷＤ
の立ち上がりで第４のフリップフロップ２４の反転出力
＊Ｑ（Ｃ）が「０」となると、第１及び第２のラッチ２
５、２６がそれぞれセットされ、第１のラッチ２５のリ
セット側出力（Ｄ）が「０」、第２のラッチ２６のセッ
ト側出力（Ｅ）が「１」となる。このときも、ＮＯＲゲ
ート２８の出力は「０」のままとなる。そして、ウイン
ドパルスＷＤの立ち下がりで第３のフリップフロップ２
３の反転出力＊Ｑ（Ｂ）が「０」となると、第２のラッ
チ２６がリセットされ、そのセット側出力（Ｅ）が
「０」となる。これにより、ＮＯＲゲート２８の２つの
入力が共に「０」となるため、その出力「１」となり、
リセットパルスＲＳＴが立ち上げられる。このＮＯＲゲ
ート２８の出力は、チャンネル識別信号ＬＲＥの次の立
ち上がりで第１及び第２のラッチ２５、２６がセットさ
れると、第１のラッチ２５のリセット側出力（Ｄ）が
「１」となるため、「０」に戻る。従って、チャンネル
識別信号ＬＲＥの立ち上がりのタイミングがウインドパ
ルスＷＤの立ち上がりから立ち下がりまでで指定される
期間から外れたとき、ＮＯＲゲート２８の出力であるリ
セットパルスＲＳＴが立ち上げられることになる。
で、ウインドパルスＷＤの立ち上がりよりも先にチャン
ネル識別信号ＬＲＥが立ち上がると、ＮＡＮＤゲート２
７の出力（Ａ）が「０」となったときに第１のラッチ２
５がリセットされるが、そのリセット側出力（Ｄ）は
「１」のまま変化しない。続いて、ウインドパルスＷＤ
の立ち上がりで第４のフリップフロップ２４の反転出力
＊Ｑ（Ｃ）が「０」となると、第１及び第２のラッチ２
５、２６がそれぞれセットされ、第１のラッチ２５のリ
セット側出力（Ｄ）が「０」、第２のラッチ２６のセッ
ト側出力（Ｅ）が「１」となる。このときも、ＮＯＲゲ
ート２８の出力は「０」のままとなる。そして、ウイン
ドパルスＷＤの立ち下がりで第３のフリップフロップ２
３の反転出力＊Ｑ（Ｂ）が「０」となると、第２のラッ
チ２６がリセットされ、そのセット側出力（Ｅ）が
「０」となる。これにより、ＮＯＲゲート２８の２つの
入力が共に「０」となるため、その出力「１」となり、
リセットパルスＲＳＴが立ち上げられる。このＮＯＲゲ
ート２８の出力は、チャンネル識別信号ＬＲＥの次の立
ち上がりで第１及び第２のラッチ２５、２６がセットさ
れると、第１のラッチ２５のリセット側出力（Ｄ）が
「１」となるため、「０」に戻る。従って、チャンネル
識別信号ＬＲＥの立ち上がりのタイミングがウインドパ
ルスＷＤの立ち上がりから立ち下がりまでで指定される
期間から外れたとき、ＮＯＲゲート２８の出力であるリ
セットパルスＲＳＴが立ち上げられることになる。
【００１８】尚、チャンネル識別信号ＬＲＥの立ち上が
りのタイミングとウインドパルスＷＤの立ち上がりのタ
イミングとが重なった場合には、第４のフリップフロッ
プ２４がダイレクトリセットされ、その反転出力＊Ｑ
（Ｃ）が「１」のまま維持される。このため、第１のラ
ッチ２５が、ＮＡＮＤゲート２７の出力（Ａ）によって
リセットされ、そのリセット側出力（Ｄ）が「１」とな
るため、ＮＯＲゲート２８の出力は「０」のままとな
る。
りのタイミングとウインドパルスＷＤの立ち上がりのタ
イミングとが重なった場合には、第４のフリップフロッ
プ２４がダイレクトリセットされ、その反転出力＊Ｑ
（Ｃ）が「１」のまま維持される。このため、第１のラ
ッチ２５が、ＮＡＮＤゲート２７の出力（Ａ）によって
リセットされ、そのリセット側出力（Ｄ）が「１」とな
るため、ＮＯＲゲート２８の出力は「０」のままとな
る。
【００１９】以上の実施例においては、第１及び第２の
フリップフロップ２１、２２の出力変化をＮＡＮＤゲー
ト２７で取り出すように構成し、各ラッチ回路２５、２
６をＮＡＮＤゲートで構成した場合を例示したが、論理
演算の結果が最終的に同じであれば、その他の論理ゲー
トの組み合わせとすることも可能である。例えば、各ラ
ッチ２５、２６をＮＯＲゲートで構成し、第３及び第４
のフリップフロップ２３、２４の非反転出力Ｑを各ラッ
チ２５、２６に与えるようにして構成できる。そして、
ＮＯＲゲート２８をＮＡＮＤゲートに置き換えれてリセ
ットパルスＲＳＴを取り出すようにすれば、同じ結果を
得ることができる。
フリップフロップ２１、２２の出力変化をＮＡＮＤゲー
ト２７で取り出すように構成し、各ラッチ回路２５、２
６をＮＡＮＤゲートで構成した場合を例示したが、論理
演算の結果が最終的に同じであれば、その他の論理ゲー
トの組み合わせとすることも可能である。例えば、各ラ
ッチ２５、２６をＮＯＲゲートで構成し、第３及び第４
のフリップフロップ２３、２４の非反転出力Ｑを各ラッ
チ２５、２６に与えるようにして構成できる。そして、
ＮＯＲゲート２８をＮＡＮＤゲートに置き換えれてリセ
ットパルスＲＳＴを取り出すようにすれば、同じ結果を
得ることができる。
【００２０】
【発明の効果】本発明によれば、チャンネル識別信号に
対して内部識別信号が大きくずれたときに素早くリセッ
トがかけられるようになり、入力されるデジタルデータ
に対して誤った演算処理が施されるのを防止することが
できる。また、同期判定回路は、４つのフリップフロッ
プ、２つのラッチ及び２つの論理ゲートで構成すること
ができるため、回路構成を簡単にでき、同時に、応答速
度を早くすることができる。従って、コストの増大を伴
うことなく、デジタル信号処理装置の動作の高速化と共
に信頼性を向上することができる。
対して内部識別信号が大きくずれたときに素早くリセッ
トがかけられるようになり、入力されるデジタルデータ
に対して誤った演算処理が施されるのを防止することが
できる。また、同期判定回路は、４つのフリップフロッ
プ、２つのラッチ及び２つの論理ゲートで構成すること
ができるため、回路構成を簡単にでき、同時に、応答速
度を早くすることができる。従って、コストの増大を伴
うことなく、デジタル信号処理装置の動作の高速化と共
に信頼性を向上することができる。
【００２１】また、同期判定回路が各部にリセット指示
を与えている期間に、デジタルデータの対する演算処理
を停止し、そのときの出力値を維持するようにしたこと
で、リセット動作時にも一定のデジタルデータが出力さ
れるようになり、結果としてオーディオ信号にノイズが
混入しにくくなる。
を与えている期間に、デジタルデータの対する演算処理
を停止し、そのときの出力値を維持するようにしたこと
で、リセット動作時にも一定のデジタルデータが出力さ
れるようになり、結果としてオーディオ信号にノイズが
混入しにくくなる。
【図１】本発明のデジタル信号処理装置の構成を示すブ
ロック図である。
ロック図である。
【図２】同期判定回路の構成を示す回路図である。
【図３】本発明のデジタル信号処理装置の動作を説明す
るタイミング図である。
るタイミング図である。
【図４】同期判定回路の動作を説明するタイミング図で
ある。
ある。
【図５】従来のデジタル信号処理装置の構成を示すブロ
ック図である。
ック図である。
【図６】従来のデジタル信号処理装置の動作を説明する
タイミング図である。
タイミング図である。
１、１１ デジタル信号処理回路 ２、１２ 同期信号生成回路 ３、１４ Ｄ／Ａ変換回路 １３ 同期判定回路 ２１〜２４ フリップフロップ ２５、２６ ラッチ ２７ ＮＡＮＤゲート ２８ ＮＯＲゲート
Claims (2)
- 【請求項１】 チャンネル識別信号に同期して時分割で
伝送される複数チャンネルのデジタル信号に対して各種
信号処理を施すデジタル信号処理装置において、上記チ
ャンネル識別信号に同期して内部識別信号を生成すると
共に、この内部識別信号の立ち上がりまたは立ち下がり
のタイミングの前後の一定期間を指定するウインドパル
スを生成する同期信号生成回路と、上記内部識別信号に
応答してデジタル信号を取り込み信号処理を施す信号処
理回路と、上記チャンネル識別信号の立ち上がりまたは
立ち下がりのタイミングが上記ウインドパルスで指定さ
れる期間から外れたときに上記同期信号生成回路をリセ
ットするリセットパルスを発生する同期判定回路と、を
備えたことを特徴とするデジタル信号処理装置。 - 【請求項２】 上記同期判定回路は、上記チャンネル識
別信号の立ち上がりあるいは立ち下がりのタイミングで
リセットされて上記ウインドパルスの立ち上がりでセッ
トされる第１のラッチと、上記ウインドパルスの立ち下
がりのタイミングでリセットされて上記ウインドパルス
の立ち上がりのタイミングでセットされる第２のラッチ
と、を含み、上記第１及び第２のラッチの出力の論理合
成からリセットパルスを生成することを特徴とする請求
項１に記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284070A JP3015722B2 (ja) | 1995-10-31 | 1995-10-31 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284070A JP3015722B2 (ja) | 1995-10-31 | 1995-10-31 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128896A JPH09128896A (ja) | 1997-05-16 |
| JP3015722B2 true JP3015722B2 (ja) | 2000-03-06 |
Family
ID=17673904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284070A Expired - Fee Related JP3015722B2 (ja) | 1995-10-31 | 1995-10-31 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015722B2 (ja) |
-
1995
- 1995-10-31 JP JP7284070A patent/JP3015722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09128896A (ja) | 1997-05-16 |
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