JPS6042957A - フレ−ム同期信号の検出回路 - Google Patents
フレ−ム同期信号の検出回路Info
- Publication number
- JPS6042957A JPS6042957A JP58152326A JP15232683A JPS6042957A JP S6042957 A JPS6042957 A JP S6042957A JP 58152326 A JP58152326 A JP 58152326A JP 15232683 A JP15232683 A JP 15232683A JP S6042957 A JPS6042957 A JP S6042957A
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- JP
- Japan
- Prior art keywords
- pulse
- signal
- detection signal
- frame synchronization
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、例えば、ＰＣＭ信号の伝送、記録・再生時に
於いて利用されるフレーム同期信号の検出回路に関する
。
於いて利用されるフレーム同期信号の検出回路に関する
。
口、従来技術
例えば、衛星放送に於けるテレビジョン放送のＰＣＭ音
声信号は第１図に示す如く、２０４８ビツトにて１フレ
ームを構成しており、２０４８ビツトのうちの先頭の１
６ビツトはフレーム同期信号となっている。フレーム同
期信号のＩくターンは（０００１００１１０１０１１１
１０）となっている。そして、毎秒１０００フレームが
伝送される。フレーム同期信号は、各データビットの位
置検出やスクランブル発生の基準となる信号であり、こ
れが正しく検出されないと、音声信号の復調は不可能と
なる。
声信号は第１図に示す如く、２０４８ビツトにて１フレ
ームを構成しており、２０４８ビツトのうちの先頭の１
６ビツトはフレーム同期信号となっている。フレーム同
期信号のＩくターンは（０００１００１１０１０１１１
１０）となっている。そして、毎秒１０００フレームが
伝送される。フレーム同期信号は、各データビットの位
置検出やスクランブル発生の基準となる信号であり、こ
れが正しく検出されないと、音声信号の復調は不可能と
なる。
従来に於けるフレーム同期信号の検出の仕方としては、
例えば次のようなものがあった。
例えば次のようなものがあった。
先づ、一番簡単な仕方は、第２図に示す如く、１６ビツ
トのシフトレジスタ（１）を設け、これにデータを順次
入力し、このシフトレジスタの内容が前述した特定パタ
ーンになったことをゲート回路（２）にて検出したとき
、フレーム同期信号の検出信号（ＳＯ）を発生させるも
のである。即ち、シフトレジスタ（１）とゲート回路（
２）は特定パターン検出回路を構成している。この場合
、データの中に偶々フレーム同期信号の特定パターンと
同一のパターンが発生すると、偽の検出信号を出力する
こととなシ好ましくない。更に、伝送過程に於いてフレ
ーム同期信号が欠落した場合、検出信号も欠落すること
となり、データ復調が不可能となる。
トのシフトレジスタ（１）を設け、これにデータを順次
入力し、このシフトレジスタの内容が前述した特定パタ
ーンになったことをゲート回路（２）にて検出したとき
、フレーム同期信号の検出信号（ＳＯ）を発生させるも
のである。即ち、シフトレジスタ（１）とゲート回路（
２）は特定パターン検出回路を構成している。この場合
、データの中に偶々フレーム同期信号の特定パターンと
同一のパターンが発生すると、偽の検出信号を出力する
こととなシ好ましくない。更に、伝送過程に於いてフレ
ーム同期信号が欠落した場合、検出信号も欠落すること
となり、データ復調が不可能となる。
斯かる欠点を解消するものとして、第３図に示す構成が
考えられる。即ち、カウンタ（３，３，３）を設け、こ
のカウンタ（３，３，３）を前述した検出信号（ＳＯ）
にてリセットし、その後、このカウンタ（３； ３．３
）が２０４８ビツトを計数したことをアンドゲート（
４）にて検出したとき、フレーム同期信号の検出信号（
Ｓｌ）を出力する構成とするものである。尚、カウンタ
（３，３３）は２０４８を計数した後は、再び０から計
数を開始するものである。
考えられる。即ち、カウンタ（３，３，３）を設け、こ
のカウンタ（３，３，３）を前述した検出信号（ＳＯ）
にてリセットし、その後、このカウンタ（３； ３．３
）が２０４８ビツトを計数したことをアンドゲート（
４）にて検出したとき、フレーム同期信号の検出信号（
Ｓｌ）を出力する構成とするものである。尚、カウンタ
（３，３３）は２０４８を計数した後は、再び０から計
数を開始するものである。
この構成によれば、たとえ、フレーム同期信号が欠落し
ても、これを補償した形で検出信号（Ｓ ＋ ａ）を出
力することができる冷（第４図参照）。また偽のフレー
ム同期信号の検出信号（Ｂ ａ ｂ）に対して、検出信
号（Ｓｌ）は発生されない。然し乍ら偽の検出信号（Ｓ
ｏ ｂ）にてカウンタ（３，３，３）はリセットされ
るので、次に発生する真のフレーム同期信号の検出信号
（Ｓ ｏ ｃ）に対して検出信号（Ｓｌ）は発生されず
、欠落してしまうことになる。
ても、これを補償した形で検出信号（Ｓ ＋ ａ）を出
力することができる冷（第４図参照）。また偽のフレー
ム同期信号の検出信号（Ｂ ａ ｂ）に対して、検出信
号（Ｓｌ）は発生されない。然し乍ら偽の検出信号（Ｓ
ｏ ｂ）にてカウンタ（３，３，３）はリセットされ
るので、次に発生する真のフレーム同期信号の検出信号
（Ｓ ｏ ｃ）に対して検出信号（Ｓｌ）は発生されず
、欠落してしまうことになる。
斯かる欠点を改良するものとしては、第５図に示す構成
が考えられる。この４″；４或はインバータ（５）及び
ナンドゲー１６）よりなるゲート回路（７）を設け、２
０４８ビツトを計数したときの信号〔検出信号（Ｓｌ）
）と検出信号（ＳＯ）が一致したときのみ、カウンタ（
３，３，３）をリセットする４・１構成とするものであ
る。この構成によれば、偽のフレーム同期信号の検出信
号（Ｓ ｏ ａ）にてカウンタ（、３，３，３）がリセ
ットされることなく、前述した不都合は解消される（第
６図参照）。また検出信号（ＳＯ）が欠落しても補償さ
れた検出信号（ｓ １ｂ）が出力されることとなる。然
し乍ら、この構盛では、第７図に示す如く、検出信号（
Ｓｏ）と検出信号（Ｓｌ）に時間的づれが生じた場合に
は、真のフレーム同期信号の発生タイミングとは異った
タイミングにて検出信号（Ｓｌ）が発生すること例なり
、好ましくない。
が考えられる。この４″；４或はインバータ（５）及び
ナンドゲー１６）よりなるゲート回路（７）を設け、２
０４８ビツトを計数したときの信号〔検出信号（Ｓｌ）
）と検出信号（ＳＯ）が一致したときのみ、カウンタ（
３，３，３）をリセットする４・１構成とするものであ
る。この構成によれば、偽のフレーム同期信号の検出信
号（Ｓ ｏ ａ）にてカウンタ（、３，３，３）がリセ
ットされることなく、前述した不都合は解消される（第
６図参照）。また検出信号（ＳＯ）が欠落しても補償さ
れた検出信号（ｓ １ｂ）が出力されることとなる。然
し乍ら、この構盛では、第７図に示す如く、検出信号（
Ｓｏ）と検出信号（Ｓｌ）に時間的づれが生じた場合に
は、真のフレーム同期信号の発生タイミングとは異った
タイミングにて検出信号（Ｓｌ）が発生すること例なり
、好ましくない。
ハ、発明の目的 ７、一
本発明はフレーム同期信号が欠落した場合には、これを
補償することができ、また偽のフレーム同期信号に対し
て誤動作することもなく、且つフレーム同期信号の発生
タイミングと同じタイミングにてフレーム同期信号の検
出信号を発生することができるフレーム同期信号の検出
回路を提案するものである。
補償することができ、また偽のフレーム同期信号に対し
て誤動作することもなく、且つフレーム同期信号の発生
タイミングと同じタイミングにてフレーム同期信号の検
出信号を発生することができるフレーム同期信号の検出
回路を提案するものである。
＝、発明の構成
フレーム同期信号が有する特定パターンを検出したとき
パルスを出力する特定パターン検出回路と、１フレーム
を構成するＮビットを計数する毎にパルスを出力する第
１計数回路と、特定パターン検出回路及び第１計数回路
より出力されるパルスの発生タイミングが不一致である
ことをフレーム毎に計数する第２計数回路とを設け、第
２計数回路にて前記不一致が所定回数計数されたとき特
定パターン検出回路のパルス出力にて第１計数回路をリ
セットする構成とし、以って前記第１計数回路のパルス
出力をフレーム同期信号の検出信号として取出すもので
ある。
パルスを出力する特定パターン検出回路と、１フレーム
を構成するＮビットを計数する毎にパルスを出力する第
１計数回路と、特定パターン検出回路及び第１計数回路
より出力されるパルスの発生タイミングが不一致である
ことをフレーム毎に計数する第２計数回路とを設け、第
２計数回路にて前記不一致が所定回数計数されたとき特
定パターン検出回路のパルス出力にて第１計数回路をリ
セットする構成とし、以って前記第１計数回路のパルス
出力をフレーム同期信号の検出信号として取出すもので
ある。
ホ、実施例
第８図に於いて、１６ビツトのシフトレジスタｆ１）と
ゲート回路（２）より構成される特定パターン検出回路
響にはデータがクロック（ＧＫ）に同期して読込まれる
。そしてフレーム同期信号が有する特定パターン例えば
（００Ｑ１．００１１０１０１１１０）が検出されると
、検出信号（ＳＯ）が出力される。
ゲート回路（２）より構成される特定パターン検出回路
響にはデータがクロック（ＧＫ）に同期して読込まれる
。そしてフレーム同期信号が有する特定パターン例えば
（００Ｑ１．００１１０１０１１１０）が検出されると
、検出信号（ＳＯ）が出力される。
カウンタ（３，３，３）、アンドゲート（４）及びナン
トゲート（８）より構成される第１計数回路（柳にはク
ロックが印加されておシ、１フレ一ム分のビット数例え
ば’２０４８”が計数されると、アントゲ−１１よシパ
ルス（Ｓｌ）が出力される。’２０４Ｂ’が計数された
後、第１計数回路（３０）は再び′０１よシ計数を開始
する。パルス（Ｓｌ）はインバータ（９）を経て出力さ
れ、これがフレーム同期信号の検出信号となる。
トゲート（８）より構成される第１計数回路（柳にはク
ロックが印加されておシ、１フレ一ム分のビット数例え
ば’２０４８”が計数されると、アントゲ−１１よシパ
ルス（Ｓｌ）が出力される。’２０４Ｂ’が計数された
後、第１計数回路（３０）は再び′０１よシ計数を開始
する。パルス（Ｓｌ）はインバータ（９）を経て出力さ
れ、これがフレーム同期信号の検出信号となる。
検定信号（ＳＯ）とパルス（Ｓｌ）の不一致の回数は、
アンドグー） ００）、ナントゲート（１１）、カウン
タ（１２）よシなる第２計数回路呻にて計数される。即
ち、アントゲ−） ｆＩＯ＋には、検出信号（Ｓｏ）及
びパルス（ｓｌ）及びインバータ（１３，１３，１３，
１３）にて遅延されたクロックが印加されている。従っ
て、第９図よシ明らかな通り、検出信号（Ｓｏ）とパル
ス（Ｓｌ）の発生タイミング（Ａ、Ｂ）が不一致となっ
た場合には、遅延されたクロックに同期してアンドゲー
ト（＋０）の出力はＨレベルとなる。このアンドゲート
（１ｏ）のＨレベル出力はカウンタ（１２１のイネ−プ
ル端子に印加され、カウンタ（Ｉ乃は計数可能な状態と
なる。
アンドグー） ００）、ナントゲート（１１）、カウン
タ（１２）よシなる第２計数回路呻にて計数される。即
ち、アントゲ−） ｆＩＯ＋には、検出信号（Ｓｏ）及
びパルス（ｓｌ）及びインバータ（１３，１３，１３，
１３）にて遅延されたクロックが印加されている。従っ
て、第９図よシ明らかな通り、検出信号（Ｓｏ）とパル
ス（Ｓｌ）の発生タイミング（Ａ、Ｂ）が不一致となっ
た場合には、遅延されたクロックに同期してアンドゲー
ト（＋０）の出力はＨレベルとなる。このアンドゲート
（１ｏ）のＨレベル出力はカウンタ（１２１のイネ−プ
ル端子に印加され、カウンタ（Ｉ乃は計数可能な状態と
なる。
それ故、インバータ（１樽にて反転されたクロック（Ｃ
Ｋ） の立上りにてカウンタ０２）はＪｌを計数するこ
とになる。
Ｋ） の立上りにてカウンタ０２）はＪｌを計数するこ
とになる。
さて、検出信号（Ｓｏ）とパルス（Ｓｌ）の不一致が連
続して例えば４回生じたとする。即ち、第１゜図に於い
て、アントゲ−） ＋１０）より４個目のＨレベルパル
ス出力■が生じたとする。すると、クロックＣＣＫ）の
立上シに同期してカウンタθ→の（Ｑ、Ｃ）出力がＨレ
ベルとなる。そして、期間りに於いて次の検出信号（Ｓ
Ｏ）が発生し、これをインバータ（１４）にて反転した
出力（ＳＯ）がナントゲート８）に印加されると、ナン
トゲート（８）よりＬレベルパルスが出力され、このパ
ルスにてカウンタ（３，３，３）がリセットされる。即
ち、フレーム同期信号の検出信号（ＳＯ）に同期したパ
ルス（Ｓｌ）が発生し得る状態となる。従って次の期間
（ハ）に於いては、両者（ＳＯ２Ｓ１）のタイミングは
一致することとなる。
続して例えば４回生じたとする。即ち、第１゜図に於い
て、アントゲ−） ＋１０）より４個目のＨレベルパル
ス出力■が生じたとする。すると、クロックＣＣＫ）の
立上シに同期してカウンタθ→の（Ｑ、Ｃ）出力がＨレ
ベルとなる。そして、期間りに於いて次の検出信号（Ｓ
Ｏ）が発生し、これをインバータ（１４）にて反転した
出力（ＳＯ）がナントゲート８）に印加されると、ナン
トゲート（８）よりＬレベルパルスが出力され、このパ
ルスにてカウンタ（３，３，３）がリセットされる。即
ち、フレーム同期信号の検出信号（ＳＯ）に同期したパ
ルス（Ｓｌ）が発生し得る状態となる。従って次の期間
（ハ）に於いては、両者（ＳＯ２Ｓ１）のタイミングは
一致することとなる。
尚、４回連続して不一致が発生する前に検出信号（ＳＯ
）とパルス（Ｓｌ）が一致するようになった場合には、
ナントゲート（１１）よりＬレベルパルスが出力され、
このパルスにてカウンタ（１２）がリセットされる。即
ち、反転された検出信号（ＳＯ）及びパルス（Ｓｌ）が
同一タイミングにてＨレベルとなると、インバータ（１
３，１，３，１３，１３）にて遅延されたクロックに同
期してナンドグー） ＋ＩｌｌよｆｉＬレベルパルスが
出力されることとなり、このパルスにてカウンタ（１２
１がリセットされる。
）とパルス（Ｓｌ）が一致するようになった場合には、
ナントゲート（１１）よりＬレベルパルスが出力され、
このパルスにてカウンタ（１２）がリセットされる。即
ち、反転された検出信号（ＳＯ）及びパルス（Ｓｌ）が
同一タイミングにてＨレベルとなると、インバータ（１
３，１，３，１３，１３）にて遅延されたクロックに同
期してナンドグー） ＋ＩｌｌよｆｉＬレベルパルスが
出力されることとなり、このパルスにてカウンタ（１２
１がリセットされる。
へ、発明の効果
本発明に依れば、１フレームのビット数を計数したとき
フレーム同期信号の検出信号を出力するように構成し、
且つフレーム同期信号のパターン検出信号とのタイミン
グがづれた場合にはこれを補正するように構成したので
、フレーム同期信号が欠落した場合には、これを補償す
ることができ、また偽のフレーム同期信号に対して誤動
作することもなく、且つフレーム同期信号の発生タイミ
）グと同じタイミングにてフレーム同期信号の検出信号
を発生することができるものである。
フレーム同期信号の検出信号を出力するように構成し、
且つフレーム同期信号のパターン検出信号とのタイミン
グがづれた場合にはこれを補正するように構成したので
、フレーム同期信号が欠落した場合には、これを補償す
ることができ、また偽のフレーム同期信号に対して誤動
作することもなく、且つフレーム同期信号の発生タイミ
）グと同じタイミングにてフレーム同期信号の検出信号
を発生することができるものである。
第１図はフレームの構成を示す図、第２図は従来例を示
す図、第３図は他の従来例を示す図、第４図はその動作
波形図、第５図は更に他の従来例を示す図、第６図及び
第７図はその動作波形図、第８図は本発明の実施例を示
す図、第９図及び第１０図はその動作波形図である。 いりは特定パターン検出信号、（灼゛１は第１計数回路
、（４αは第り計数回路。
す図、第３図は他の従来例を示す図、第４図はその動作
波形図、第５図は更に他の従来例を示す図、第６図及び
第７図はその動作波形図、第８図は本発明の実施例を示
す図、第９図及び第１０図はその動作波形図である。 いりは特定パターン検出信号、（灼゛１は第１計数回路
、（４αは第り計数回路。
Claims (1)
- 【特許請求の範囲】 ＋１＋ 特定パターンを有す名フレーム同期信号を含み
、Ｎビットを１単位Ｃフレーム）として伝送巴しくけ再
生されたデジタルデータより前記フレーム同期信号を検
出する回路であって、前記特定パターンを検出したとき
パルスを出力すΣ特定パターン検出回路と、Ｎビットを
計数する毎にパルスを出力する第１計数回路と、前記特
定パターン検出回路及び前記第１計数回路よシ出力すレ
るパルスの発生タイミングが不一致であることをフレー
ム毎に計数する第２計数回路とを有し、 前記第２計数回路にて前記不一致が所定回数計数された
とき、前記特定パターン検出回路のパルス出力にて前記
第１計数回路をリセットする構成とし、以って前記第１
計数回路のパルス出力をフレーム同期信号の検出信号と
して取出すことを特徴とするフレーム同期信号の検゛出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152326A JPS6042957A (ja) | 1983-08-19 | 1983-08-19 | フレ−ム同期信号の検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152326A JPS6042957A (ja) | 1983-08-19 | 1983-08-19 | フレ−ム同期信号の検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042957A true JPS6042957A (ja) | 1985-03-07 |
Family
ID=15538079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152326A Pending JPS6042957A (ja) | 1983-08-19 | 1983-08-19 | フレ−ム同期信号の検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199952U (ja) * | 1985-06-01 | 1986-12-15 | ||
| JPH01219794A (ja) * | 1988-02-29 | 1989-09-01 | Casio Comput Co Ltd | 楽音発生装置 |
| JPH01291546A (ja) * | 1988-05-19 | 1989-11-24 | Nec Corp | ループ同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158811A (en) * | 1978-06-05 | 1979-12-15 | Nec Corp | Frame synchronizer |
| JPS57186859A (en) * | 1981-05-13 | 1982-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Frame synchronizing circuit |
-
1983
- 1983-08-19 JP JP58152326A patent/JPS6042957A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158811A (en) * | 1978-06-05 | 1979-12-15 | Nec Corp | Frame synchronizer |
| JPS57186859A (en) * | 1981-05-13 | 1982-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Frame synchronizing circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199952U (ja) * | 1985-06-01 | 1986-12-15 | ||
| JPH01219794A (ja) * | 1988-02-29 | 1989-09-01 | Casio Comput Co Ltd | 楽音発生装置 |
| JPH01291546A (ja) * | 1988-05-19 | 1989-11-24 | Nec Corp | ループ同期回路 |
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