JPH0130237B2

JPH0130237B2 -

Info

Publication number: JPH0130237B2
Application number: JP56157480A
Authority: JP
Inventors: Takashi Takeuchi; Kazumasa Ooiso; Takashi Hoshino; Masaharu Kobayashi; Takao Arai
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-10-05
Filing date: 1981-10-05
Publication date: 1989-06-16
Also published as: JPS5860409A

Description

【発明の詳細な説明】本発明はPCMオーデイオデイスク再生装置に
おいて、データ入力中に一定間隔で挿入されてい
る同期信号パターンを検出して同期信号を発生す
る同期信号発生回路に関するものである。

一般に、PCMオーデイオデイスクにおけるデ
ータ入力信号は第１図のような信号である。その
特徴は、先ず同期信号１は他のデータ２，３，４
と同様“１，０”のパターンからできていること
である。この同期信号１のパターンは、例えば、
11ビツト同じデータが続き、レベル反転後再び11
ビツト同じデータが続きレベル反転後２ビツト同
じデータが続く構成である。また、第２の特徴
は、同期信号１とデータ２の間に余裕がないこと
である。

上記のような特徴をもつPCMオーデイオデイ
スクのデータ入力信号の同期信号パターンから同
期信号を検出してデイジタル信号列を処理する信
号処理回路に制御用同期信号を供給する場合に
は、従来、前記24ビツトからなる同期信号パター
ンを全ビツトのパターン一致で行なつていた。こ
のため、全ビツトパターン一致後に出力される制
御用同期信号とデータとの間に余裕がないという
欠点があつた。また、同期信号とデータとの間に
余裕がないため、例えばデータ入力信号中の同期
信号パターンに雑音等が混じつて、同期信号検出
エラーが生じたような場合に、同期信号を補充す
る余裕がなく適当な信号処理が実行できないとい
う欠点があつた。

本発明の目的は、上記した従来技術の欠点を除
去し、過去の同期信号検出結果の情報により同期
信号取り込み中に同期信号パターンの一部を検出
することにより、制御用同期信号を作り、これに
よつて、該制御用同期信号とデータとの間に余裕
ができるようにすることにある。また、データ入
力信号中の同期信号パターンに雑音が混じる等し
て同期信号が正しく検出されなかつたような時に
は、同期信号を正しいタイミングで補充して、欠
落のない制御用同期信号を出力し、また同期検出
手段で検出された信号を同期信号パターンが入力
すると予想される時間だけ開くゲートを通すこと
により、同期信号の誤検出を防止して、同期信号
の欠落や誤検出によるインターリーブずれに起因
する再生ミスを防止し、デイジタル・オーデイオ
信号の正確な再生を行なうことにある。

本発明の特徴は、同期信号パターンの全ビツト
又は一部のビツトを検出する第１の同期検出回路
と、該第１の同期検出回路によつて検出される同
期信号パターンの少なくとも最終ビツト前の一部
のビツトを検出する第２の同期検出回路とを有
し、前記第１の同期検出回路の情報により、次の
同期信号検出中の第２の同期検出回路の出力のゲ
ートを行ない、該ゲートを通過した第２の同期検
出回路出力を制御用同期信号とすることにより、
該制御用同期信号とデータとの間に余裕ができる
ようにした点にある。又、本発明の他の特徴は、
前記第２の同期検出回路で検出された信号、前記
第１の同期検出回路によつて検出された同期信号
から所定時間後に出力される信号、および前記第
２の同期検出回路の出力信号によつて常にクリア
される一定周期で自走する計数回路の出力をゲー
ト手段によつて適宜選択し、選択した信号を制御
用同期信号とすることによつて、データ入力中の
同期信号パターンにノイズが混じつて同期信号が
検出されなくとも、制御用同期信号に欠落がない
ようにした点にある。

以下に、本発明を実施例によつて説明する。な
お、以下に述べる各実施例において、データ入力
信号中に挿入されている正規の同期信号の周期
T_Sは588クロツクとし、回転系による速度偏差は
±１％（±６クロツク）とする。

第２図は本発明の第１実施例を示す。図におい
て、１１は第１の同期検出回路であり、第１図に
示した24ビツトパターンの同期信号を22ビツトパ
ターンで一致で検出する。１２は第１のゲート、
１３は582クロツクをカウントする582カウンタ、
１４は12クロツクをカウントする12カウンタ、１
５は571カウンタ、１６は第２の同期検出回路、
１７は第２のゲート、１８は12カウンタを示す。
ここに、第２の同期検出回路１６は22ビツトパタ
ーンの同期信号のうち前半分の11ビツトパターン
一致で同期信号を検出する回路である。また、
582カウンタ１３と12カウンタ１４は第１のゲー
ト１２の開閉を制御するゲート制御手段を構成
し、571カウンタ１５と12カウンタ１８は第２の
ゲート１７の開閉を制御する第２のゲート制御手
段を構成することは、下記の説明から明らかにな
ろう。

次に、上記の回路の動作を第３図のタイムチヤ
ートを参照して説明する。なお、この動作説明に
あたつては、説明を簡単にするために、同期信号
は正常に入力されており、第１の同期検出回路１
１は第３図ａの実線a₁〜a₄のように588クロツク
毎に同期信号を検出しているものとする。また、
第２の同期検出回路１６は同図の点線b₁〜b₃のよ
うな同期信号a₁，a₂，…………よりも11ビツト早
いタイミングで同期信号を検出しているものとす
る。なお、図中に括弧で囲んだ数字はクロツク数
を示すものとする。これは、後述する第５図、第
７〜９図でも同様とする。

さて、第２図の回路において、最初は第１のゲ
ート１２は開いており、第１の同期検出回路１１
で検出された同期信号a₁は582カウンタ１３と571
カウンタ１５に入る。これと同時に第１のゲート
１２は閉じる。582カウンタ１３はカウントを開
始し、582個のクロツクをカウントすると、信号
を出力する。この信号によつて、ゲート１２は第
３図ｂに示されているように開き、次の同期信号
a₂が入力するのを待つ。

一方、571カウンタ１５は同期信号a₁の入力に
よつてカウントを開始し、571個のクロツクのカ
ウントを終えると信号を出力する。この信号によ
つて、第２のゲート１７は同図ｃに示されている
ように開き、第２の同期検出回路１６からの入力
を待つ。今、第２の同期検出回路１６で同期信号
a₁から577クロツク目の同期信号b₁が検出された
とすると、該同期信号b₁は第２のゲート１７を通
り、同図ｄに示されているように、信号d₁として
第２のゲート１７出力に現われる。

第１の同期検出回路１１で次の同期信号a₂が検
出されると、この同期信号a₂は第１のゲート１２
を通り、同図ｂのように、第１のゲート１２を閉
じると共に、582カウンタ１３と571カウンタ１５
に入力する。これによつて、571カウンタ１５は
再びカウントを開始し、571個のクロツクをカウ
ントすると、第２のゲート１７を同図ｃに示され
ているように開く。このため、第２の同期検出回
路１６で同期信号a₂から577クロツク目で検出さ
れた同期信号b₂は、第２のゲート１７を通る。し
たがつて、第２のゲート１７の出力信号d₂は同図
ｄのようなタイミングになる。第２のゲート１７
は、このゲートを通つた同期信号b₂によつて閉じ
られる。

続いて、同期信号a₃，a₄が第１の同期検出回路
から検出されるが、前記した各ゲートおよび各カ
ウンタの動作は、上記と同様である。結局、本実
施例の回路によつて作られる制御用同期信号d₁，
d₂，d₃………は第３図ｄに示すようなタイミング
になる。

同期信号パターンの22ビツト一致で検出された
同図ａの同期信号a₁，a₂………と、本実施例の回
路によつて作られた同図ｄの制御用同期信号d₁，
d₂，d₃，………とを比べれば明らかなように、後
者の制御用同期信号は前者の同期信号より早いタ
イミングで出力されている。したがつて、本実施
例によれば、制御用同期信号とデータとの間に余
裕を作ることができる。

また、本実施例によれば、第１のゲート１２を
582カウンタ１３の出力で開き、第１のゲート１
２の出力又は12カウンタ１４の出力で閉じるよう
にしているので、同期信号パターンが入力すると
予想される時間だけ第１のゲート１２が開いてい
ることになる。したがつて、たとえデータ中に同
期信号パターンと同一のパターンが混じつていて
も、これは第１のゲート１２によつて阻止され、
該ゲート１２に続く回路に取り込まれることはな
い。さらに、上記のような構成にされているため
に、PCMオーデイオデイスクの回転系による速
度偏差があつても、その偏差が±１％（±６クロ
ツク）以内であれば同期検出回路によつて検出さ
れた同期信号を回路中に取り込むことができる。

上記のことは、第２の同期検出回路１６および
第２のゲート１７についても同じである。

したがつて、本実施例の回路は同期信号の誤検
出がなく、かつ、回転系による速度偏差があつて
もその偏差が±１％以内であれば正しい動作をす
るということができる。

本発明の第２の実施例を第４図に示す。前記第
１の実施例では、データ入力信号中の同期信号パ
ターンの22ビツトに１ビツトでも雑音が混じる
と、第１の同期検出回路１１が同期信号を検出せ
ず、このために第２のゲート１７から出力される
同期信号に欠落が生ずる。この実施例はこれを防
止したものであり、前記第１実施例の回路に、以
下に述べるカウンタとゲートを付加したものであ
る。図において、１９は第３のゲート、２０は
570カウンタ、２１は565カウンタ、２２は第４の
ゲートを示し、他の符号は第２図と同じものを示
す。

次に、この実施例の動作を第５図のタイムチヤ
ートを用いて説明する。第５図ａは第３図ａと同
様、第１の同期検出回路１１で検出された同期信
号a₁，a₂，a₄，a₅と、第２の同期検出回路で検出
された同期信号b₁，b₃，b₄を示す。なお、括弧で
囲まれた同期信号a₃、およびb₂はデータ入力信号
中の同期信号パターンに雑音が混じつたため、第
１および第２の同期検出回路で同期信号が検出さ
れなかつたことを表す。

さて、第４図の回路に、22ビツトの同期信号パ
ターンが入力すると、第１の同期検出回路１１は
これを検出し、第５図ａの同期信号a₁を出力す
る。同期信号a₁は第１のゲート１２を通り、582
カウンタ１３および571カウンタ１５に入力する。
これによつて、582カウンタ１３はクロツクのカ
ウントを始め、582個のカウントを終了すると、
信号を出力する。そして、第１のゲート１２を同
図ｂのように開にして、次の同期信号a₂が入力し
てくるのを待つ。

一方、571カウンタ１５が571クロツクのカウン
トを終了し、同図ｅのような信号e₁を出力する
と、第２のゲート１７は同図ｈのように開く。そ
して、第２の同期検出回路で同期信号b₁が検出さ
れると、第２のゲート１７はこれを通すと共に、
この信号b₁によつて閉にされる。

正常な周期で同期信号a₂が検出されると、この
同期信号a₂は開状態にある第１のゲート１２を通
り、前記と同様に582カウンタ１３と571カウンタ
１５に入る。この571カウンタ１５の出力信号e₂
によつて、同図ｈに示されているように、第２の
ゲート１７は開き、同期信号b₂が入力してくるの
を待つが、本例のように、この同期信号b₂が欠落
している場合には、第２のゲート１７は同図ｇに
示されている12カウンタ１８の出力信号g₂によつ
て閉じられる。この信号g₂が出力される前に、ゲ
ート２２は前記の571カウンタ１５の出力信号e₂
によつて開かれているので（同図ｊ）、カウンタ
１８出力g₂は、このゲート２２を通り、同図ｋの
ようにゲート２２に出力される。

一方、ゲート１９は同期信号a₂によつて起動し
た582カウンタ１３の出力信号により同図ｃのよ
うに開くが、次の同期信号a₃が入つてこないと開
状態が保持される。このため、12カウンタ１４の
出力信号がこのゲート１９を通り、ゲート１９か
ら同図ｄのような同期信号a₃の欠落を表す信号d₁
が出力される。この信号d₁は565カウンタ２１に
入力し、565カウンタ２１を起動する。565カウン
タ２１は565クロツクをカウントすると、同図ｆ
のような信号f₁を出力する。この信号によつて、
第２のゲート１７は開かれ、同期信号b₃が入力し
てくるのを待つ。同期信号b₃が正常に入力してく
ると、第２のゲート１７はこの信号b₃を通し、同
図ｉに示されているようなゲート１７出力信号i₂
が得られる。このゲート１７出力信号i₂によつ
て、第２のゲート１７およびゲート２２は閉じら
れる。

なお、第１のゲート１２は同期信号a₃の入力が
ないと、12カウンタ１４の出力信号によつて閉じ
られる。これは、先に第１の実施例で説明したよ
うに、同期信号の誤検出を防ぐためである。

以下、同期信号a₅，………が正常に検出される
と、第２のゲート１７から同期信号b₄，………が
出力され、制御用同期信号として利用される。

なお、上記の例は、同期信号a₃，b₂が共に検出
されない例であつたが、同期信号パターン22ビツ
トのうち前半の11ビツトに雑音が混じつていなけ
れば、同期信号b₂は検出される。この場合には、
この信号b₂は第２のゲート１７を通る。ゲート２
２はこの第２のゲート１７を通つた信号b₂によつ
て閉じられるので、ゲート２２はカウンタ１８の
出力信号（第５図ｇのg₂）を通すことはできず、
ゲート２２から出力される信号はなくなる。

本実施例においては、第５図ｉ，ｋに示されて
いるゲート１７出力とゲート２２出力を合せて制
御用同期信号として用いることにより、データ入
力信号中の同期信号パターンに雑音が混じつて、
１個の同期信号a₃，b₂が検出されなくとも、この
欠落を補充することができる。また、第１実施例
と同様に、本実施例による制御用同期信号は、第
１の同期検出回路によつて検出された同期信号
a₁，a₂，………等より前のタイミングで発生さ
れ、制御用同期信号とデータとの間に余裕を作る
ことができる。

第６図は本発明の第３実施例を示す。前記第２
の実施例ではデータ入力信号中の２つ以上の連続
する同期信号パターンに雑音が入り、２個以上の
同期信号が連続して検出されない場合には、新た
に作られた制御用同期信号に欠落が生じる。この
実施例は、第２の実施例のこのような不具合を改
善したものである。

図において、２３は24カウンタ、２４，２５，
２７，２９はゲート、２６は588カウンタ、２８
は遅延回路であり、その他の符号は第４図と同じ
ものを示す。

次に、本実施例の動作を第７〜９図のタイムチ
ヤートを参照して説明する。

(1) 先ず、データ入力中に同期信号の欠落がない
場合を第７図を参照しながら説明する。同期信
号は第７図ａのように588パルス毎に正常に入
力されており、第１の同期検出回路１１は同図
の実線a₁〜a₅のように同期信号を検出している
とする。また、第２の同期検出回路１６は同図
の点線b₁〜b₄のようなタイミングで検出されて
いるものとする。

最初は第１のゲート１２は開いており、同期
信号a₁は582カウンタ１３に入る。これと同時
に第１のゲート１２は閉じる。582カウンタ１
３はカウントを開始し、582個のカウントを終
えると第７図ｃのように信号c₁を出力する。こ
れによつてゲート１２は同図ｂのように開き、
同期信号a₂が入力するのを待つ。同期信号a₂が
入力すると、第１のゲート１２は再び閉じる。

12カウンタ１４は582カウンタ１３の出力に
よつて、カウントを開始し、12個クロツクをカ
ウントすると出力信号を同図ｄのd₁のように出
力する。この出力信号は第１のゲート１２の
OFF端子に入力するが、第１のゲート１２は
同期信号a₂によつて既にオフになつているの
で、第１のゲート１２はこの出力信号によつて
何らの影響を受けることはない。一方、ゲート
１９はゲート１２を通つた同期信号a₂によつて
閉じられているので、前記の出力信号d₁はゲー
ト１９を通ることはない。以上のことから明ら
かなように、第１のゲート１２は同期信号a₁〜
a₅が入つてくるタイミングに合わせて、その窓
があけられる。

第１のゲート１２を通つた同期信号a₁は571
カウンタ１５に入力し、571カウンタ１５を起
動する。そして、571カウンタ１５は同図ｆの
ように571カウントすると信号f₁を出力する。
これによつて、ゲート１７は開かれ、第２の同
期検出回路２６の検出出力b₁が入力してくるの
を待つ。前記出力b₁がゲート１７を通ると、こ
の出力b₁によつてゲート１７はオフにされる。
このように、ゲート１７は前記出力信号b₁〜b₄
の近くになると窓があき、該信号b₁〜b₄が通る
と閉じる動作をする。

ゲート１７を通つた信号b₁はゲート２２をオ
フにすると共に、ゲート２９に入力する。ゲー
ト２９は同図ｅに示されているように、開にな
つているので、前記信号b₁はゲート２９を通
り、正規同期信号として出力される。一方、12
カウンタ１８から出力された同図ｇに示されて
いる信号g₁は、ゲート２２に阻止されて出力さ
れない。

したがつて、ゲート２９からは第２の同期検
出回路１６で検出された信号b₁，b₂，………が
出力される。以上の説明から明らかなように、
データ入力中の同期信号パターンに欠損がない
場合には、同期信号パターン22ビツト中の前半
の11ビツトを検出した第２の同期検出回路１６
の出力b₁，b₂………が制御用同期信号として出
力される。

(2) 次に、データ入力のデイジタル信号列中に、
同期信号の欠落が１個あつた場合の動作を第８
図を用いて説明する。今、第８図ａに示されて
いる同期信号a₃が欠落しているものとし、それ
以外の同期信号a₁，a₂，a₄，a₅は正常に入力し
てきたものとする。また、同期信号b₂も第２の
同期検出回路１６から検出されないものとす
る。

さて、同図ａに示されているような同期信号
a₁，a₂が第１の同期検出回路１１で検出された
とすると、各カウンタおよび各ゲートの動作
は、上記(1)と同様であり、第８図ｂ〜ｅに示す
ようになる。次に、同期信号a₂の588ビツト後
に来るべきはずの同期信号a₃が欠落していたと
すると、第１のゲート１２は、同図ｂに示され
ているように、12カウンタ１４の出力信号によ
つて、オフになる。このため、来るべきはずの
同期信号a₃と次の同期信号a₄の間に、同期信号
パターンと同じパターンのデータが入力してき
て、これを第１の同期検出回路が検出しても、
この検出出力がゲート１２を通つて回路中に取
り込まれることはない。また、582カウンタ１
３の出力信号によつて開にされたゲート１９
は、同図ｃのように、同期信号a₄が第１の同期
検出回路１１で検出されるまで、開の状態を保
持する。このため、12カウンタ１４の出力信号
d₁はゲート１９を通り、１発欠落信号として、
565カウンタ２１、ゲート２４およびゲート２
５に出力される。565カウンタ２１はこれによ
つてカウントを開始し、565クロツクのカウン
トが終ると、同図ｆに示されているような信号
f₁を出力する。

571カウンタ１５は同期信号a₂が入力するこ
とによつてカウントを開始し、571クロツクの
カウントを終了すると、同図ｅのような信号e₂
を出力する。この信号e₂によつて、同図ｇおよ
びｊに示されているように、ゲート２２および
ゲート１７がオンになる。ゲート２２はゲート
１７から信号h₂が出力されるまでオン状態を維
持するので、同図ｉに示されている12カウンタ
１８の出力信号i₂はゲート２２を通る。この
時、ゲート２９はオン状態にあるので、12カウ
ンタ１８から出力された信号i₂はゲート２９も
通り、単発補充信号l₂となる。

次の同期信号a₄が正常であるとすると、第２
の同期検出回路１６で検出された信号b₃はゲー
ト１７を通り、ゲート２２をオフにすると共に
ゲート２９に入力する。この時、ゲート２９は
オン状態にあるので、前記信号b₃はゲート２９
を通り、同図(1)のl₃に示されているように出力
される。

結局、ゲート２９からは同図ｌに示されてい
るように、第１の同期検出回路１１によつてデ
ータ入力から検出される同期信号が一発欠落し
ていても、その欠落信号は補充される。したが
つて、同図ｌに示されている信号l₁，l₂，l₃，
………を制御用同期信号として使えば、欠落の
ない正常な同期信号を得ることができる。

なお、上記の説明は同期信号a₃，b₂が共に検
出されない例で説明したが、同期信号パターン
22ビツトのうちの前半の11ビツトに雑音が混じ
つていなければ、同期信号b₂は検出される。こ
の場合には、ゲート１７を通る第２の同期検出
回路１７出力b₁，b₂，b₃，………が欠落のない
正常な制御用同期信号になることは、前記の第
２の実施例と同じである。

(3) 最後に、データ入力の同期信号検出によつて
同期信号の欠落が２個生じた時の第５図の回路
の動作を第９図を参照して説明する。今、第９
図ａに示されている同期信号a₃，a₄が欠落し、
それら以外の同期信号a₁，a₂，a₅は正常に入力
してきたものとする。また、同期信号b₂，b₃も
第２の同期検出回路２６から検出されないもの
とする。

この場合、第１発目の同期信号a₃の欠落まで
は、前記の(2)で説明した動作と同じである。ゲ
ート２５は、同図ｅに示されているように、ゲ
ート１９から出力される１発欠落信号により開
にされる。さて、第２発目の同期信号a₄の欠落
する時点を少し過ぎると、同図ｄに示されてい
るように、24カウンタ２３から信号d₁が出力さ
れる。この信号d₁は、同図ｅ，ｆに示されてい
るようにゲート２５を通り、ゲート２７を開に
すると共に、ゲート２９を閉にする。このた
め、同図ｋに示されている連続補充用の自走す
る588カウンタ２６の出力信号k₄はゲート２７
を通過し、ゲート２７から同図ｌ，l₁に示され
ているように出力される。したがつて、同図ｊ
とｌを見れば明らかなように、ゲート２９出力
とゲート２７出力を合わせて制御用同期信号と
して用いることにより、データ入力から検出さ
れる同期信号が連続して２個欠落しても、欠落
が全然ない正常な制御用同期信号を得ることが
できる。

データ入力から検出される同期信号に３個以
上の欠落があつても、前記ゲート２９とゲート
２７の出力を統合すれば、全く欠落のない正常
な制御用同期信号が得られることは、上記の回
路動作を敷延して考えれば明らかであろう。

なお、上記の説明は、同期信号a₃，b₂；a₄，
b₃が共に検出されない例であつたが、同期信号
パターン22ビツトのうちの前半の11ビツトに雑
音が混じつていなければ、同期信号b₂，b₃は検
出される。この場合にも、本実施例の回路によ
れば、欠落が全然ない制御用同期信号を得るこ
とができることは明らかであろう。

また、この第３実施例においても、第１、第
２実施例と同様に、第１、第２の同期検出回路
によつて誤検出された同期信号パターンと同じ
パターンのデータ信号が、回路中に取り込まれ
ることがないこと、および、PCMオーデイオ
デイスクの回転系による速度偏差があつても、
その偏差が±１％以内であれば同期検出回路に
よつて検出された同期信号を回路中に取り込む
ことができることは、改めて説明するまでもな
く明らかであろう。

上記の各実施例においては、第２の同期検出回
路が、22ビツトからなる同期信号パターンの前半
の11ビツトを検出するとしたが、本発明は必ずし
も前半の11ビツトを検出することに限定されず、
24ビツトの同期信号パターンの最終ビツトを含ま
なければどの11ビツトを取つてもよい。また検出
の対象となるビツト数も11ビツトに限定されるこ
とはない。さらに、第１の同期検出回路は同期信
号パターンの22ビツト一致で検出するとしたが、
そのようにする必要はなく、同期信号パターンの
全部一致又は別の部分の部分一致で検出してもよ
い。

また、上記の各実施例では、説明をわかりやす
くするために、カウンタおよびゲートを一個々々
独立させて使用する回路を用いて説明したが、共
用できるカウンタ又はゲートがあれば、これを共
用して用いた方がよいことは勿論である。例え
ば、第６図のカウンタ２０と２１は一個のカウン
タを共用することができる。

以上のように、本発明によれば、同期信号パタ
ーンの最終ビツトより前の一部のパターンを同期
検出回路によつて検出し、検出した信号を制御用
同期信号として用いているため、制御用同期信号
とデータとの間に余裕を設けることができる。こ
のため、データ入力から同期信号が検出できなく
ても、上記同期信号とデータ間の余裕を利用し
て、データが始まる前に同期信号を補充すること
ができ、デイジタル・オーデイオ信号を正確に再
生することができる。

また、本発明では、第１の同期検出回路と第２
の同期検出回路に、同期信号が検出されると予想
される時間だけ開くゲートを接続しているので、
同期信号の誤検出を起す恐れはなく、精度の高い
制御用同期信号を発生させることができる。

さらに、本発明によれば、PCMオーデイオデ
イスクの回転系による速度偏差があつても、その
偏差が規定以内であれば、同期検出回路によつて
検出された同期信号を回路中に取り込むことがで
きるという効果もある。

【図面の簡単な説明】

第１図はPCMオーデイオデイスクの検出信号
の説明図、第２，４，６図はそれぞれ本発明の一
実施例のブロツク図、第３，５，７〜９図はそれ
ぞれ前記各実施例の要部回路のタイミングチヤー
トを示す。１１…第１の同期検出回路、１２，１７，１
９，２２，２４，２５，２７，２９…ゲート、１
３…582カウンタ、１４，１８…12カウンタ、１
６…第２の同期検出回路、２０…570カウンタ、
２１…565カウンタ、２３…24カウンタ、２６…
588カウンタ、２８…遅延回路。

Claims

【特許請求の範囲】１相隣り合うデイジタル信号列の間に一定間隔
T_Sで、ｎビツトの固定パターンで構成される繰
り返し同期信号パターンを挿入してなるデイジタ
ル信号列を処理する信号処理回路に制御用同期信
号を供給する同期信号発生回路であつて、前記同
期信号パターンのｋビツト（ｋ＝ｎ）に一致する
パターンを検出する第１の同期検出回路、前記同
期信号パターンのｌビツト（ｌ＜ｋ）に一致する
パターンを検出する第２の同期検出回路、前記第
１の同期検出回路および第２の同期検出回路のそ
れぞれに接続された第１および第２のゲート、
ほゞ前記ｋビツトの同期信号パターンが入力する
と予想される時間だけ前記第１のゲートを開くよ
うに該第１のゲートを制御する第１のゲート制御
手段、および前記第１のゲートから出力された信
号にもとづいて、ほゞ前記ｌビツトの同期信号パ
ターンが入力すると予想される時間だけ前記第２
のゲートを開くように前記第２のゲートを制御す
る第２のゲート制御手段を具備し、前記第２のゲ
ートを通つた信号を前記デイジタル信号列を処理
する信号処理回路に制御用同期信号として供給す
るようにしたことを特徴とする同期信号発生回
路。２相隣り合うデイジタル信号列の間に一定間隔
T_Sで、ｎビツトの固定パターンで構成される繰
り返し同期信号パターンを挿入してなるデイジタ
ル信号列を処理する信号処理回路に制御用同期信
号を供給する同期信号発生回路であつて、前記同
期信号パターンのｋビツト（ｋ≦ｎ）に一致する
パターンを検出する第１の同期検出回路、前記同
期信号パターンのｌビツト（ｌ＜ｋ）に一致する
パターンを検出する第２の同期検出回路、前記第
１の同期検出回路および第２の同期検出回路のそ
れぞれに接続された第１および第２のゲート、
ほゞ前記ｋビツトの同期信号パターンが入力する
と予想される時間だけ前記第１のゲートを開くよ
うに該第１のゲートを制御する第１のゲート制御
手段、該第１のゲート制御手段から出力される信
号によつて前記ｋビツトの同期信号パターンの検
出が１個欠けたことを検出する１発欠落信号検出
手段、前記第１のゲートから出力された信号およ
び前記１発欠落信号にもとづいて、ほゞ前記ｌビ
ツトの同期信号パターンが入力すると予想される
時間だけ前記第２のゲートを開くように前記第２
のゲートを制御する第２のゲート制御手段、およ
び該第２のゲート制御手段から出力された信号を
ゲートする第３のゲートを具備し、前記第２のゲ
ートおよび前記第３のゲートを通つた信号を前記
デイジタル信号列を処理する信号処理回路に制御
用同期信号として供給するようにしたことを特徴
とする同期信号発生回路。３相隣り合うデイジタル信号列の間に一定間隔
T_Sで、ｎビツトの固定パターンで構成される繰
り返し同期信号パターンを挿入してなるデイジタ
ル信号列を処理する信号処理回路に制御用同期信
号を供給する同期信号発生回路であつて、前記同
期信号パターンのｋビツト（ｋ≦ｎ）に一致する
パターンを検出する第１の同期検出回路、前記同
期信号パターンのｌビツト（ｌ＜ｋ）に一致する
パターンを検出する第２の同期検出回路、前記第
１の同期検出回路および第２の同期検出回路のそ
れぞれに接続された第１および第２のゲート、
ほゞ前記ｋビツトの同期信号パターンが入力する
と予想される時間だけ前記第１のゲートを開くよ
うに該第１のゲートを制御する第１のゲート制御
手段、該第１のゲート制御手段から出力される信
号によつて前記ｋビツトの同期信号パターンの検
出が１個欠けたことを検出する１発欠落信号検出
手段、該１発欠落信号検出手段に接続され、１発
欠落信号を利用して連続する２個以上の同期信号
パターンの欠落を検出する２発欠落信号検出手
段、前記第１のゲートの出力信号を調べることに
よりｋビツトの同期信号パターンが連続して検出
されているかどうかを検知する手段、前記第１の
ゲートから出力された信号および前記１発欠落信
号にもとづいて、ほゞ前記ｌビツトの同期信号パ
ターンが入力すると予想される時間だけ前記第２
のゲートを開くように前記第２のゲートを制御す
る第２のゲート制御手段、前記第２のゲートから
出力される信号をゲートする第３のゲート、前記
第２のゲートから出力される信号によつてクリア
され、ほぼ前記一定間隔T_Sの周期で自走する計
数回路、該計数回路の出力をゲートする第４のゲ
ートを具備し、前記第３のゲートと第４のゲート
の開閉を前記２発欠落信号および同期信号パター
ンが連続していることを検知した信号によつて切
りかえるようにし、前記第２のゲート、第３のゲ
ートおよび第４のゲートを通つた信号を前記デイ
ジタル信号列を処理する信号処理回路に制御用同
期信号として供給するようにしたことを特徴とす
る同期信号発生回路。