JPH0144062B2 - - Google Patents
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- JPH0144062B2 JPH0144062B2 JP58098871A JP9887183A JPH0144062B2 JP H0144062 B2 JPH0144062 B2 JP H0144062B2 JP 58098871 A JP58098871 A JP 58098871A JP 9887183 A JP9887183 A JP 9887183A JP H0144062 B2 JPH0144062 B2 JP H0144062B2
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- 239000003550 marker Substances 0.000 claims description 29
- 230000007812 deficiency Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は受信PCM信号を端局装置のクロツク
及びフレーム位相に同期化させる機能を有するバ
ツフア回路に関する。
及びフレーム位相に同期化させる機能を有するバ
ツフア回路に関する。
伝送速度やビツト及びフレーム構成の異なる受
信PCM信号と端局装置とを結合して動作させる
ためには、ビツトレートやフレーム構成の変換を
行う回路が必要であり、直列形式で伝送される受
信PCM信号を例えば８ビツトの並列信号に変換
してデイジタル処理するバツフア回路が用いられ
る。このような目的で用いられる従来のバツフア
回路の一例を第１図に示す。第１図において、８
ビツトの並列信号に変換された受信PCM信号１
００のうち、４ビツトは書込順読出非同期メモリ
回路（FIFOメモリ……First−In、First−Outメ
モリ……と略記する）に入力され、残りの４ビツ
トは、データ選択回路１に入力される。データ選
択回路１は、受信PCM信号に同期した書込制御
回路３からのフレームパルス１０１によつて、そ
のタイムスロツトに固定パターンのマーカ信号１
０２を挿入してFIFOメモリ２に送出する。FIFO
メモリ２の入力データ１０３は書込制御回路３か
らの書込クロツク１０４によつてFIFOメモリ２
内に書き込まれる。FIFOメモリ２内のデータは、
端局装置のクロツク及びフレームに同期した読出
制御回路４からの読出クロツク１０５によつて、
メモリ内に書き込まれた順に読み出される。読み
出されたデータ１０６は、データレジスタ５にお
いて読出制御回路４からのクロツク１０７で読み
直されて出力される。マーカ検出回路６は、デー
タレジスタ５の出力のうちマーカ信号の挿入され
た４ビツトを監視し、読出制御回路４から信号線
１０９にフレームパルスが送出されたときにこの
４ビツトの信号がマーカ信号である場合には、信
号線１１０に常に“１”を送出してFIFOメモリ
２を正常に動作させる。ところが、信号線１０９
にフレームパルスが送出されたときの４ビツトの
信号がマーカ信号でない場合には、信号線１１０
にリセツトパルスを送出してFIFOメモリ２の内
容を消去し、カウンタ７を初期設定する。FIFO
メモリ２の内容が消去されると同時に書込クロツ
ク１０４及び読出クロツク１０５が停止される。
そして、FIFOメモリ２の入力データ１０３がマ
ーカ信号になつたときに書込クロツク１０４が再
び動作を開始し、マーカ信号から順次FIFOメモ
リ２に入力データが書き込まれる。書き込まれた
データの数をカウンタ７で数え、ある程度のデー
タがFIFOメモリ２に書き込まれた後、信号線１
１１に読み出しを開始させる信号が送出され、読
出制御回路４は信号線１０９にフレームパルスを
送出すると同時に信号線１０５に読出クロツクを
送出する。このとき、FIFOメモリ２の出力デー
タ１０６にはマーカ信号から始まるPCM信号が
順に読み出され、データレジスタ５の出力信号１
０８がマーカ信号になつたときに信号線１０９に
フレームパルスが送出されるようになつており、
マーカ信号の位置とフレームパルス１０９の位置
が一致する限り正常動作が継続して行われる。カ
ウンタ７のカウント数はFIFOメモリ２の容量と
書き込みと読み出しの速度差等を考慮し、FIFO
メモリ２でアンダーフローやオーバーフローが生
じないように決められている。
信PCM信号と端局装置とを結合して動作させる
ためには、ビツトレートやフレーム構成の変換を
行う回路が必要であり、直列形式で伝送される受
信PCM信号を例えば８ビツトの並列信号に変換
してデイジタル処理するバツフア回路が用いられ
る。このような目的で用いられる従来のバツフア
回路の一例を第１図に示す。第１図において、８
ビツトの並列信号に変換された受信PCM信号１
００のうち、４ビツトは書込順読出非同期メモリ
回路（FIFOメモリ……First−In、First−Outメ
モリ……と略記する）に入力され、残りの４ビツ
トは、データ選択回路１に入力される。データ選
択回路１は、受信PCM信号に同期した書込制御
回路３からのフレームパルス１０１によつて、そ
のタイムスロツトに固定パターンのマーカ信号１
０２を挿入してFIFOメモリ２に送出する。FIFO
メモリ２の入力データ１０３は書込制御回路３か
らの書込クロツク１０４によつてFIFOメモリ２
内に書き込まれる。FIFOメモリ２内のデータは、
端局装置のクロツク及びフレームに同期した読出
制御回路４からの読出クロツク１０５によつて、
メモリ内に書き込まれた順に読み出される。読み
出されたデータ１０６は、データレジスタ５にお
いて読出制御回路４からのクロツク１０７で読み
直されて出力される。マーカ検出回路６は、デー
タレジスタ５の出力のうちマーカ信号の挿入され
た４ビツトを監視し、読出制御回路４から信号線
１０９にフレームパルスが送出されたときにこの
４ビツトの信号がマーカ信号である場合には、信
号線１１０に常に“１”を送出してFIFOメモリ
２を正常に動作させる。ところが、信号線１０９
にフレームパルスが送出されたときの４ビツトの
信号がマーカ信号でない場合には、信号線１１０
にリセツトパルスを送出してFIFOメモリ２の内
容を消去し、カウンタ７を初期設定する。FIFO
メモリ２の内容が消去されると同時に書込クロツ
ク１０４及び読出クロツク１０５が停止される。
そして、FIFOメモリ２の入力データ１０３がマ
ーカ信号になつたときに書込クロツク１０４が再
び動作を開始し、マーカ信号から順次FIFOメモ
リ２に入力データが書き込まれる。書き込まれた
データの数をカウンタ７で数え、ある程度のデー
タがFIFOメモリ２に書き込まれた後、信号線１
１１に読み出しを開始させる信号が送出され、読
出制御回路４は信号線１０９にフレームパルスを
送出すると同時に信号線１０５に読出クロツクを
送出する。このとき、FIFOメモリ２の出力デー
タ１０６にはマーカ信号から始まるPCM信号が
順に読み出され、データレジスタ５の出力信号１
０８がマーカ信号になつたときに信号線１０９に
フレームパルスが送出されるようになつており、
マーカ信号の位置とフレームパルス１０９の位置
が一致する限り正常動作が継続して行われる。カ
ウンタ７のカウント数はFIFOメモリ２の容量と
書き込みと読み出しの速度差等を考慮し、FIFO
メモリ２でアンダーフローやオーバーフローが生
じないように決められている。
第２図１〜１０は第１図の構成のバツフア回路
のタイムチヤートであり、24チヤンネルの受信
PCM信号を28チヤンネルのタイムスロツトに変
換する場合の一例を示す。第２図１，２，３，４
はそれぞれ信号線１００，１０１，１０３，１０
４のタイムチヤートであり、受信PCM信号１０
０にフレーム同期しており、第２図５，６，７，
８はそれぞれ信号線１０５，１０６，１０８，１
０９のタイムチヤートであつて、端局装置のクロ
ツク及びフレームに同期している。第２図１の24
チヤンネルの受信PCM信号W1，…，W24は、第
２図２のフレームパルスのタイムスロツト位置に
マーカ信号Ｍが挿入され、第２図３に示す１フレ
ームに25個のタイムスロツトの信号に変換され
て、第２図４の書込クロツクによつてFIFOメモ
リ２にＭ，W1，W2，…，W24の順で書き込まれ
る。FIFOメモリ２の読出クロツクは第２図５の
ように１フレームを28等分割するクロツクのうち
破線で示す３個のパルスを除去して１フレーム25
個のパルスとなつている。FIFOメモリ２は読出
クロツク１０５が“１”から“０”になつたとき
にFIFOメモリ２内のデータが書き込まれた順に
読み出される。そして、書き込みと読み出しのフ
レーム長が同じであれば１フレームに書き込まれ
るデータ数と読み出されるデータ数は同じである
から、あらかじめFIFOメモリ２内にデータを書
き込んでおけば、FIFOメモリ２においてオーバ
フローやアンダーフローは発生せず常にＭ，W1，
W2，…，W24の順でデータが読み出され、FIFO
２の出力１０６は第２図６のようなタイムスロツ
トになり、データレジスタ５の出力１０８は第２
図７のタイムスロツトとなる。第２図８は端局装
置に同期したフレームパルスであり、このフレー
ムパルスが“１”になるとき、第２図７の信号が
マーカ信号Ｍであれば正常に動作する。しかし、
このときマーカ信号Ｍ以外の信号であれば、マー
カ検出回路６から第２図９のリセツトパルスが信
号線１１０に送出され、書込クロツク１０４は第
２図１０のように一たん停止して入力がマーカ信
号Ｍとなつたときから書き込みを再開する。読出
クロツク１０５及びフレームパルス１０９は
FIFOメモリ２に適当なデータ数が書き込まれる
まで動作を停止し、第２図５のハツチしてあるパ
ルスから読出クロツク１０５及びフレームパルス
１０９が動作を再開する。読出クロツク１０５が
動作を再開するときには、FIFOメモリ２の出力
は必ずマーカ信号Ｍになつているから、第２図
６，７，８に示す正常なタイムスロツト関係とな
つて動作が開始される。
のタイムチヤートであり、24チヤンネルの受信
PCM信号を28チヤンネルのタイムスロツトに変
換する場合の一例を示す。第２図１，２，３，４
はそれぞれ信号線１００，１０１，１０３，１０
４のタイムチヤートであり、受信PCM信号１０
０にフレーム同期しており、第２図５，６，７，
８はそれぞれ信号線１０５，１０６，１０８，１
０９のタイムチヤートであつて、端局装置のクロ
ツク及びフレームに同期している。第２図１の24
チヤンネルの受信PCM信号W1，…，W24は、第
２図２のフレームパルスのタイムスロツト位置に
マーカ信号Ｍが挿入され、第２図３に示す１フレ
ームに25個のタイムスロツトの信号に変換され
て、第２図４の書込クロツクによつてFIFOメモ
リ２にＭ，W1，W2，…，W24の順で書き込まれ
る。FIFOメモリ２の読出クロツクは第２図５の
ように１フレームを28等分割するクロツクのうち
破線で示す３個のパルスを除去して１フレーム25
個のパルスとなつている。FIFOメモリ２は読出
クロツク１０５が“１”から“０”になつたとき
にFIFOメモリ２内のデータが書き込まれた順に
読み出される。そして、書き込みと読み出しのフ
レーム長が同じであれば１フレームに書き込まれ
るデータ数と読み出されるデータ数は同じである
から、あらかじめFIFOメモリ２内にデータを書
き込んでおけば、FIFOメモリ２においてオーバ
フローやアンダーフローは発生せず常にＭ，W1，
W2，…，W24の順でデータが読み出され、FIFO
２の出力１０６は第２図６のようなタイムスロツ
トになり、データレジスタ５の出力１０８は第２
図７のタイムスロツトとなる。第２図８は端局装
置に同期したフレームパルスであり、このフレー
ムパルスが“１”になるとき、第２図７の信号が
マーカ信号Ｍであれば正常に動作する。しかし、
このときマーカ信号Ｍ以外の信号であれば、マー
カ検出回路６から第２図９のリセツトパルスが信
号線１１０に送出され、書込クロツク１０４は第
２図１０のように一たん停止して入力がマーカ信
号Ｍとなつたときから書き込みを再開する。読出
クロツク１０５及びフレームパルス１０９は
FIFOメモリ２に適当なデータ数が書き込まれる
まで動作を停止し、第２図５のハツチしてあるパ
ルスから読出クロツク１０５及びフレームパルス
１０９が動作を再開する。読出クロツク１０５が
動作を再開するときには、FIFOメモリ２の出力
は必ずマーカ信号Ｍになつているから、第２図
６，７，８に示す正常なタイムスロツト関係とな
つて動作が開始される。
上述したように従来の回路構成においては、書
込制御回路３と読出制御回路４の動作がクロツク
が第２図に示したようにフレーム長が同じで同期
している場合には、１フレーム当りにFIFOメモ
リ２に書き込まれるデータ数と読み出されるデー
タ数とが等しくなるため、オーバーフローやアン
ダーフローは発生しない。しかしながら、上述し
た第２図の関係よりも書込制御回路３の動作クロ
ツクが読出制御回路４の動作クロツクより速い場
合には、FIFOメモリ２の内容が飽和（オーバー
フロー）して書き込みが行われず、書き込まれる
データが１個または２個欠落する。一方、読み出
し側では書き込まれた順にデータを読み出すか
ら、第２図７のマーカ信号の位置と第２図８のフ
レームパルスの位置が異なり、信号線１１０にリ
セツトパルスが送出され初期状態となる。これに
よつて、FIFOメモリ２に書き込まれていた通常
１フレーム分以上のデータが消去され、書き込み
が再開されるまでのデータと合わせて数フレーム
分の受信PCM信号が欠落され、リセツトパルス
が出される直前のフレームには誤りが含まれるこ
とととなる。逆に、書込制御回路３の動作クロツ
クが読出制御回路４の動作クロツクより遅い場合
には、FIFOメモリ２の内容が空き（アンダーフ
ロー）となり、読み出されるデータは第２図６と
は異なるため、信号線１１０にリセツトパルスが
送出され初期状態となる。これによつて、１フレ
ームの受信PCM信号が欠落される。すなわち、
上述した従来のバツフア回路では、書込制御回路
３と読出制御回路４の動作クロツクが非同期の場
合には、FIFOメモリ２においてオーバーフロー
やアンダーフローが発生し、数フレーム分の受信
PCM信号が欠落されるという欠点がある。
込制御回路３と読出制御回路４の動作がクロツク
が第２図に示したようにフレーム長が同じで同期
している場合には、１フレーム当りにFIFOメモ
リ２に書き込まれるデータ数と読み出されるデー
タ数とが等しくなるため、オーバーフローやアン
ダーフローは発生しない。しかしながら、上述し
た第２図の関係よりも書込制御回路３の動作クロ
ツクが読出制御回路４の動作クロツクより速い場
合には、FIFOメモリ２の内容が飽和（オーバー
フロー）して書き込みが行われず、書き込まれる
データが１個または２個欠落する。一方、読み出
し側では書き込まれた順にデータを読み出すか
ら、第２図７のマーカ信号の位置と第２図８のフ
レームパルスの位置が異なり、信号線１１０にリ
セツトパルスが送出され初期状態となる。これに
よつて、FIFOメモリ２に書き込まれていた通常
１フレーム分以上のデータが消去され、書き込み
が再開されるまでのデータと合わせて数フレーム
分の受信PCM信号が欠落され、リセツトパルス
が出される直前のフレームには誤りが含まれるこ
とととなる。逆に、書込制御回路３の動作クロツ
クが読出制御回路４の動作クロツクより遅い場合
には、FIFOメモリ２の内容が空き（アンダーフ
ロー）となり、読み出されるデータは第２図６と
は異なるため、信号線１１０にリセツトパルスが
送出され初期状態となる。これによつて、１フレ
ームの受信PCM信号が欠落される。すなわち、
上述した従来のバツフア回路では、書込制御回路
３と読出制御回路４の動作クロツクが非同期の場
合には、FIFOメモリ２においてオーバーフロー
やアンダーフローが発生し、数フレーム分の受信
PCM信号が欠落されるという欠点がある。
本発明の目的は、受信PCM信号と端局装置の
クロツク及びフレーム位相とが非同期の場合でも
フレーム構成を乱すことなく、１フレーム分の受
信PCM信号を欠落させるだけで受信PCM信号を
端局装置のクロツク及びフレーム位相に同期化さ
せる機能を有するバツフア回路を提供することに
ある。
クロツク及びフレーム位相とが非同期の場合でも
フレーム構成を乱すことなく、１フレーム分の受
信PCM信号を欠落させるだけで受信PCM信号を
端局装置のクロツク及びフレーム位相に同期化さ
せる機能を有するバツフア回路を提供することに
ある。
本発明のバツフア回路は、受信PCM信号にマ
ーカ信号を各フレームごとに挿入するデータ選択
回路と、前記マーカ信号の挿入された受信PCM
信号を書込制御回路からの書込クロツクによつて
書き込み読出制御回路からの読出クロツクによつ
て書き込んだ順に読み出すことのできるFIFOメ
モリ回路と、読み出された前記マーカ信号の位相
と前記読出制御回路のフレーム位相とを比較し読
み出されたPCM信号を前記フレーム位相に同期
化させる回路とから成るバツフア回路において、
前記マーカ信号のタイムスロツトに挿入する数値
列を発生させるカウンタと、前記FIFOメモリ回
路の出力において抽出された数値列と前記カウン
タの数値列とを比較して前記FIFOメモリ回路を
オーバフローやアンダーフローさせずしかも前記
受信PCM信号のフレーム構成を乱さないように
前記FIFOメモリ回路の書き込みと読み出しを制
御する制御手段と、それにより発生する受信
PCM信号の不足分を補正するメモリ回路とを備
えることによつて構成される。
ーカ信号を各フレームごとに挿入するデータ選択
回路と、前記マーカ信号の挿入された受信PCM
信号を書込制御回路からの書込クロツクによつて
書き込み読出制御回路からの読出クロツクによつ
て書き込んだ順に読み出すことのできるFIFOメ
モリ回路と、読み出された前記マーカ信号の位相
と前記読出制御回路のフレーム位相とを比較し読
み出されたPCM信号を前記フレーム位相に同期
化させる回路とから成るバツフア回路において、
前記マーカ信号のタイムスロツトに挿入する数値
列を発生させるカウンタと、前記FIFOメモリ回
路の出力において抽出された数値列と前記カウン
タの数値列とを比較して前記FIFOメモリ回路を
オーバフローやアンダーフローさせずしかも前記
受信PCM信号のフレーム構成を乱さないように
前記FIFOメモリ回路の書き込みと読み出しを制
御する制御手段と、それにより発生する受信
PCM信号の不足分を補正するメモリ回路とを備
えることによつて構成される。
次に本発明によるバツフア回路について実施例
を挙げ、図面を参照して詳細に説明する。
を挙げ、図面を参照して詳細に説明する。
第３図は本発明によるバツフア回路の一実施例
のブロツク図である。第３図において、第１図と
同一の記号で示した部分は、それぞれ同じ構成お
よび機能を有するものとしてその説明を省略す
る。第４図および第５図は第３図の実施例の説明
に必要なタイムチヤートを示す。第３図におい
て、カウンタ１０は、受信PCM信号１００にフ
レーム同期した書込制御回路１１からのフレーム
パルス２００により、信号線２０１に数値列を送
出するカウンタである。送出された数値列はデー
タ選択回路１２によつて受信PCM信号１００に
挿入され、FIFOメモリ２に書き込まれる。この
数値列はマーカ信号１０２と同時に書き込まれ、
FIFOメモリ２の出力側のデータレジスタ１５に
よつて読み出される。読み出された数値列２０４
と書き込まれた数値列２０１との引算が比較回路
１６で行われる。書き込まれる数値と読み出され
た数値の差が大きくなるということは、FIFOメ
モリ２に書き込まれているデータの数が多くなつ
てオーバフローする危険性があることを示すか
ら、その数値の差がある値にまで大きくなると、
比較回路１６は信号線２０６に“０”を送出して
カウンタ１０のカウントを停止させる。同時に、
FIFOメモリ２の書き込みを１フレーム分停止さ
せる信号が信号線２０７，２０２に送出され、
FIFOメモリ２に書き込まれたデータ数を減少さ
せ（FIFOメモリ２には１フレーム分以上のデー
タが書き込めるようになつている。）再びＭ，
W1，…，W24の順に書き込みを再開させること
によつてオーバフローを防ぐことができる。この
動作は書込速度が読出速度より速い場合に生ず
る。なお、書込制御回路１１から送出される信号
２０８，２０９によりフリツプフロツプ（F.Fと
略記）１７，１８が動作し、カウンタ１０を停止
させるパルス２０７及び書き込みを停止させるパ
ルス２０２が得られる。逆に、書き込まれる数値
と読み出される数値の差が小さくなるということ
は、FIFOメモリ２に書き込まれているデータ数
が少なくなりアンダーフローする危険性があるこ
とを示すから、信号線２０１と２０４の数値差が
ある値まで小さくなると信号線２０５に“０”を
送出し、データレジスタ１５の読み出しを停止す
ると同時に、FIFOメモリ２の読み出しを１フレ
ーム分停止させる信号が信号線２１０，２０３に
送出され、FIFOメモリ２にデータを蓄積させ、
再びＭ，W1，…W24，W24，W24の順で読み出し
を再開させてアンダーフローになることを防ぐこ
とができる。この動作は書込速度が読出速度より
遅い場合に生ずる。なお、データレジスタ１５
は、端局装置のクロツク及びフレーム位相に同期
した読出制御回路１９から送出される信号２１１
によつて動作するF.F２０の出力２１０と信号線
２１３の論理積をとつたANDゲート２２の出力
信号２１４によつて動作し、F.F２１は信号線２
１２によつて動作してFIFOメモリ２の読み出し
を停止させるパルス２０３を送出すると同時にメ
モリ回路２３を動作させる。メモリ回路２３は通
常はデータをそのまま通過させるが、信号線２１
３よりFIFOメモリ２の読出停止パルスが送出さ
れると、１フレーム分の同じデータが繰り返し信
号線２１５に送出される。
のブロツク図である。第３図において、第１図と
同一の記号で示した部分は、それぞれ同じ構成お
よび機能を有するものとしてその説明を省略す
る。第４図および第５図は第３図の実施例の説明
に必要なタイムチヤートを示す。第３図におい
て、カウンタ１０は、受信PCM信号１００にフ
レーム同期した書込制御回路１１からのフレーム
パルス２００により、信号線２０１に数値列を送
出するカウンタである。送出された数値列はデー
タ選択回路１２によつて受信PCM信号１００に
挿入され、FIFOメモリ２に書き込まれる。この
数値列はマーカ信号１０２と同時に書き込まれ、
FIFOメモリ２の出力側のデータレジスタ１５に
よつて読み出される。読み出された数値列２０４
と書き込まれた数値列２０１との引算が比較回路
１６で行われる。書き込まれる数値と読み出され
た数値の差が大きくなるということは、FIFOメ
モリ２に書き込まれているデータの数が多くなつ
てオーバフローする危険性があることを示すか
ら、その数値の差がある値にまで大きくなると、
比較回路１６は信号線２０６に“０”を送出して
カウンタ１０のカウントを停止させる。同時に、
FIFOメモリ２の書き込みを１フレーム分停止さ
せる信号が信号線２０７，２０２に送出され、
FIFOメモリ２に書き込まれたデータ数を減少さ
せ（FIFOメモリ２には１フレーム分以上のデー
タが書き込めるようになつている。）再びＭ，
W1，…，W24の順に書き込みを再開させること
によつてオーバフローを防ぐことができる。この
動作は書込速度が読出速度より速い場合に生ず
る。なお、書込制御回路１１から送出される信号
２０８，２０９によりフリツプフロツプ（F.Fと
略記）１７，１８が動作し、カウンタ１０を停止
させるパルス２０７及び書き込みを停止させるパ
ルス２０２が得られる。逆に、書き込まれる数値
と読み出される数値の差が小さくなるということ
は、FIFOメモリ２に書き込まれているデータ数
が少なくなりアンダーフローする危険性があるこ
とを示すから、信号線２０１と２０４の数値差が
ある値まで小さくなると信号線２０５に“０”を
送出し、データレジスタ１５の読み出しを停止す
ると同時に、FIFOメモリ２の読み出しを１フレ
ーム分停止させる信号が信号線２１０，２０３に
送出され、FIFOメモリ２にデータを蓄積させ、
再びＭ，W1，…W24，W24，W24の順で読み出し
を再開させてアンダーフローになることを防ぐこ
とができる。この動作は書込速度が読出速度より
遅い場合に生ずる。なお、データレジスタ１５
は、端局装置のクロツク及びフレーム位相に同期
した読出制御回路１９から送出される信号２１１
によつて動作するF.F２０の出力２１０と信号線
２１３の論理積をとつたANDゲート２２の出力
信号２１４によつて動作し、F.F２１は信号線２
１２によつて動作してFIFOメモリ２の読み出し
を停止させるパルス２０３を送出すると同時にメ
モリ回路２３を動作させる。メモリ回路２３は通
常はデータをそのまま通過させるが、信号線２１
３よりFIFOメモリ２の読出停止パルスが送出さ
れると、１フレーム分の同じデータが繰り返し信
号線２１５に送出される。
前記動作を第４図および第５図のタイムチヤー
トを用いて説明する。第４図はFIFOメモリ２の
書込速度が読出速度よりも速い場合の動作例を示
す。まず、第４図１の受信PCM信号１００に第
４図２の数値列２０１を挿入して第４図３の信号
１０３が得られる。FIFOメモリ２の読み出し側
の信号１０６は第４図４で示され、データレジス
タ１５によつて第４図５の数値列が抽出される。
第４図２と５の差をとると第４図６の様になる。
その差が３になつたときに比較回路１６から信号
線２０６に“０”が送出されるとすると、その信
号を第４図７のパルス列２０８で打ち直して第４
図８のパルス２０７が得られる。このパルスでカ
ウンタ１０のカウントが停止して第２図２のよう
に数値１０が２度続き、第４図９の書込停止パル
ス２０２によつて第４図３の１フレームF13分の
データがFIFOメモリ２に書き込まれない。従つ
て、FIFOメモリ２の出力側の信号１０６，１０
８，２１５は第４図１０のような１フレームF13
のみが欠落した信号となる。第５図はFIFOメモ
リ２の書込速度が読出速度よりも遅い場合の動作
例を示す。まず、第５図１の受信PCM信号１０
０に第５図２の数値列２０１を挿入して第５図３
の信号１０３が得られる。FIFOメモリ２の読み
出し側の信号１０６は第５図４で示され、データ
レジスタ１５によつて第５図５の数値列が抽出さ
れる。第５図２と５の差をとると第５図６の様に
なる。その差が０になつた時に比較回路１６から
信号線２０５に“０”が送出されるとすると、そ
の信号を第５図７のパルス列２０８で打ち直すと
第５図８のパルス２１０が得られる。このパルス
でデータレジスタ１５の動作が停止して第５図５
のように数値７が２度続き、第５図９の続出停止
パルス２０３によつて第５図４のF9とF10との間
に１フレーム分の空白が生ずる。従つて、信号線
１０８には第５図１０の信号が得られ、信号線２
１５にはメモリ回路２３において空白のタイムス
ロツトにF9の１フレーム分のデータが挿入され
た第５図１１のような信号が送出される。
トを用いて説明する。第４図はFIFOメモリ２の
書込速度が読出速度よりも速い場合の動作例を示
す。まず、第４図１の受信PCM信号１００に第
４図２の数値列２０１を挿入して第４図３の信号
１０３が得られる。FIFOメモリ２の読み出し側
の信号１０６は第４図４で示され、データレジス
タ１５によつて第４図５の数値列が抽出される。
第４図２と５の差をとると第４図６の様になる。
その差が３になつたときに比較回路１６から信号
線２０６に“０”が送出されるとすると、その信
号を第４図７のパルス列２０８で打ち直して第４
図８のパルス２０７が得られる。このパルスでカ
ウンタ１０のカウントが停止して第２図２のよう
に数値１０が２度続き、第４図９の書込停止パル
ス２０２によつて第４図３の１フレームF13分の
データがFIFOメモリ２に書き込まれない。従つ
て、FIFOメモリ２の出力側の信号１０６，１０
８，２１５は第４図１０のような１フレームF13
のみが欠落した信号となる。第５図はFIFOメモ
リ２の書込速度が読出速度よりも遅い場合の動作
例を示す。まず、第５図１の受信PCM信号１０
０に第５図２の数値列２０１を挿入して第５図３
の信号１０３が得られる。FIFOメモリ２の読み
出し側の信号１０６は第５図４で示され、データ
レジスタ１５によつて第５図５の数値列が抽出さ
れる。第５図２と５の差をとると第５図６の様に
なる。その差が０になつた時に比較回路１６から
信号線２０５に“０”が送出されるとすると、そ
の信号を第５図７のパルス列２０８で打ち直すと
第５図８のパルス２１０が得られる。このパルス
でデータレジスタ１５の動作が停止して第５図５
のように数値７が２度続き、第５図９の続出停止
パルス２０３によつて第５図４のF9とF10との間
に１フレーム分の空白が生ずる。従つて、信号線
１０８には第５図１０の信号が得られ、信号線２
１５にはメモリ回路２３において空白のタイムス
ロツトにF9の１フレーム分のデータが挿入され
た第５図１１のような信号が送出される。
以上の説明により明らかなように、本発明によ
れば、受信PCM信号を端局装置のクロツク及び
フレーム位相に同期化させるバツフア回路におい
て、受信PCM信号と端局装置のフレームクロツ
クが非同期の場合にも、誤りのあるフレームを生
じたり受信PCM信号を数フレームも欠落させる
ことはなく、１フレームの欠落または重複としそ
の発生の頻度も最少限に制御することとなるの
で、受信PCM信号を復号化したときの波形の歪
を最小限にすることができるという大きな効果が
得られる。
れば、受信PCM信号を端局装置のクロツク及び
フレーム位相に同期化させるバツフア回路におい
て、受信PCM信号と端局装置のフレームクロツ
クが非同期の場合にも、誤りのあるフレームを生
じたり受信PCM信号を数フレームも欠落させる
ことはなく、１フレームの欠落または重複としそ
の発生の頻度も最少限に制御することとなるの
で、受信PCM信号を復号化したときの波形の歪
を最小限にすることができるという大きな効果が
得られる。
第１図は従来のバツフア回路を示すブロツク
図、第２図は従来のバツフア回路の回路動作を説
明するためのタイムチヤート、第３図は本発明の
一実施例のブロツク図、第４図および第５図は第
３図の実施例の回路動作を説明するためのタイム
チヤートである。 １，１２……データ選択回路、２……FIFOメ
モリ、３，１１……書込制御回路、４，１９……
読出制御回路、５，１５……データレジスタ、６
……マーカ検出回路、７，１０……カウンタ、１
３，１４，２２……ANDゲート、１６……比較
回路、１７，１８，２０，２１……フリツプフロ
ツプ（F.F）、２３……メモリ回路。
図、第２図は従来のバツフア回路の回路動作を説
明するためのタイムチヤート、第３図は本発明の
一実施例のブロツク図、第４図および第５図は第
３図の実施例の回路動作を説明するためのタイム
チヤートである。 １，１２……データ選択回路、２……FIFOメ
モリ、３，１１……書込制御回路、４，１９……
読出制御回路、５，１５……データレジスタ、６
……マーカ検出回路、７，１０……カウンタ、１
３，１４，２２……ANDゲート、１６……比較
回路、１７，１８，２０，２１……フリツプフロ
ツプ（F.F）、２３……メモリ回路。
Claims (1)
- １ 受信PCM信号にマーカ信号を各フレームご
とに挿入するデータ選択回路と、前記マーカ信号
の挿入された受信PCM信号を書込制御回路から
の書込クロツクによつて書き込み読出制御回路か
らの読出クロツクによつて書き込んだ順に読み出
すことのできる書込順読出非同期メモリ回路と、
読み出された前記マーカ信号の位相と前記読出制
御回路のフレーム位相とを比較し読み出された
PCM信号を前記フレーム位相に同期化させる回
路とから成るバツフア回路において、前記マーカ
信号のタイムスロツトに挿入する数値列を発生す
るカウンタと、前記書込順読出非同期メモリ回路
の出力において前記マーカ信号から抽出した数値
列と前記カウンタの数値列とを比較して前記書込
順読出非同期メモリ回路をオーバフローやアンダ
ーフローさせずしかも前記受信PCM信号のフレ
ーム構成を乱さないように前記書込順読出非同期
メモリ回路の書き込みと読み出しを制御する制御
手段と、それにより発生する受信PCM信号の不
足分を補正するメモリ回路とを備えたことを特徴
とするバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098871A JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098871A JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224943A JPS59224943A (ja) | 1984-12-17 |
| JPH0144062B2 true JPH0144062B2 (ja) | 1989-09-25 |
Family
ID=14231243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098871A Granted JPS59224943A (ja) | 1983-06-03 | 1983-06-03 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224943A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220450A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | バツフアメモリ制御方式 |
| JP2764590B2 (ja) * | 1988-11-21 | 1998-06-11 | 横河電機株式会社 | 信号中継装置 |
| JP5515718B2 (ja) * | 2009-12-17 | 2014-06-11 | 株式会社Ｊｖｃケンウッド | 無線通信装置及び無線通信方法 |
-
1983
- 1983-06-03 JP JP58098871A patent/JPS59224943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59224943A (ja) | 1984-12-17 |
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