JP2764590B2 - 信号中継装置 - Google Patents
信号中継装置Info
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- JP2764590B2 JP2764590B2 JP63294119A JP29411988A JP2764590B2 JP 2764590 B2 JP2764590 B2 JP 2764590B2 JP 63294119 A JP63294119 A JP 63294119A JP 29411988 A JP29411988 A JP 29411988A JP 2764590 B2 JP2764590 B2 JP 2764590B2
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- JP
- Japan
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- signal
- clock
- circuit
- data
- component
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、通信バスを介して伝送されるクロック成分
とデータ成分とを含む信号の中継装置に関し、更に詳し
くは、歪み等により発生したジッタを整形する機能を持
った信号中継装置に関する。
とデータ成分とを含む信号の中継装置に関し、更に詳し
くは、歪み等により発生したジッタを整形する機能を持
った信号中継装置に関する。
〈従来の技術〉 光ファイバからなる伝送路を介してデータを伝送する
場合、はじめに電気信号を光信号に変換し、光伝送路に
送り出し、相手局において、光信号を電気信号に変換す
ることが行われている。
場合、はじめに電気信号を光信号に変換し、光伝送路に
送り出し、相手局において、光信号を電気信号に変換す
ることが行われている。
このような通信系では、伝送信号は各所で歪み、ジッ
タとなる。特に光信号を電気信号に変換するときにジッ
タは大きく発生する。
タとなる。特に光信号を電気信号に変換するときにジッ
タは大きく発生する。
〈発明が解決しようとする課題〉 ジッタが大きくなると、送信端の波形が正常に受信端
まで伝わらず、通信が正確に行われなくなるという不具
合が発生する。
まで伝わらず、通信が正確に行われなくなるという不具
合が発生する。
本発明は、このような点に鑑みてなされたもので、そ
の目的は、通信系で発生したジッタを各受信端で整形す
ることによってジッタの発生を防ぎ、受信誤りを起こさ
ないで正確な通信を行えるようにした中継装置を実現す
ることにある。
の目的は、通信系で発生したジッタを各受信端で整形す
ることによってジッタの発生を防ぎ、受信誤りを起こさ
ないで正確な通信を行えるようにした中継装置を実現す
ることにある。
〈課題を解決するための手段〉 本発明は、クロック成分に従ってデータ成分をFIFO
（First In First Out）に格納し、送出タイミングでこ
のFIFOよりクロック成分を含む通信信号を合成するもの
であり、その詳しい構成は次の通りである。
（First In First Out）に格納し、送出タイミングでこ
のFIFOよりクロック成分を含む通信信号を合成するもの
であり、その詳しい構成は次の通りである。
即ち、本発明は、信号レベルが変化しないときは
“1",変化するときは“0"となるようなクロック成分と
データ成分とを含む信号を入力して中継する信号中継装
置であって、 水晶振動子を備えて基準となるクロックを出力する基
準クロック発生回路と、 前記基準クロック発生回路からのクロックに従って前
記信号のエッジを検出するエッジ検出回路と、 このエッジ検出信号により前記基準クロック発生回路
からの基準クロックをカウントしそのカウント結果を前
記信号に含まれるデータ成分とするとともに前記基準ク
ロックから前記信号に含まれるクロック成分を作成する
クロック／データ抽出回路と、 前記クロック成分に従って１ビット単位で前記データ
成分を格納するFIFOと、 前記エッジ検出信号により前記信号のはじめを検出し
てこのFIFOをクリアするクリア回路と、 前記FIFOの格納できるビット数に応じて前記FIFOから
の送出タイミングを決定する送出タイミング作成回路
と、 この送出タイミングにより前記基準クロック発生手段
で生成したクロックにより前記FIFOよりデータを取り出
しこのデータと前記信号内に含まれるクロック成分に対
応したクロック成分とを合成して前記信号に対応する信
号として送出するクロック成分合成回路と を設けたことを特徴とする信号中継装置である。
“1",変化するときは“0"となるようなクロック成分と
データ成分とを含む信号を入力して中継する信号中継装
置であって、 水晶振動子を備えて基準となるクロックを出力する基
準クロック発生回路と、 前記基準クロック発生回路からのクロックに従って前
記信号のエッジを検出するエッジ検出回路と、 このエッジ検出信号により前記基準クロック発生回路
からの基準クロックをカウントしそのカウント結果を前
記信号に含まれるデータ成分とするとともに前記基準ク
ロックから前記信号に含まれるクロック成分を作成する
クロック／データ抽出回路と、 前記クロック成分に従って１ビット単位で前記データ
成分を格納するFIFOと、 前記エッジ検出信号により前記信号のはじめを検出し
てこのFIFOをクリアするクリア回路と、 前記FIFOの格納できるビット数に応じて前記FIFOから
の送出タイミングを決定する送出タイミング作成回路
と、 この送出タイミングにより前記基準クロック発生手段
で生成したクロックにより前記FIFOよりデータを取り出
しこのデータと前記信号内に含まれるクロック成分に対
応したクロック成分とを合成して前記信号に対応する信
号として送出するクロック成分合成回路と を設けたことを特徴とする信号中継装置である。
〈作用〉 本発明の信号中継装置は次のように動作する。
伝送信号が入力されるとそのエッジによりクロック成
分とデータ成分とを抽出し、一旦FIFOに格納する。FIFO
に一定量のデータが格納されると送出タイミングによ
り、データが読み出され、送信用クロックに従ってデー
タ成分が合成されて同期を取り直して波形整形する。
分とデータ成分とを抽出し、一旦FIFOに格納する。FIFO
に一定量のデータが格納されると送出タイミングによ
り、データが読み出され、送信用クロックに従ってデー
タ成分が合成されて同期を取り直して波形整形する。
〈実施例〉 以下図面を用いて、本発明の実施例を詳細に説明す
る。
る。
第２図は、本発明の一例を示す構成ブロック図であ
る。この図において、第１図の各部分に対応するものに
は同一の符号を付けて示す。
る。この図において、第１図の各部分に対応するものに
は同一の符号を付けて示す。
基準クロック発生回路１は16MHzを発生する水晶振動
子11、2MHzクロックを作成するシンクロナス４ビット・
カウンタ12より構成される。
子11、2MHzクロックを作成するシンクロナス４ビット・
カウンタ12より構成される。
エッジ検出回路２は、16MHzのクロックに従って、入
力信号Inのエッジを検出するシリアル・シフトレジスタ
21、エクスクルーシブ・オア回路22より構成される。
力信号Inのエッジを検出するシリアル・シフトレジスタ
21、エクスクルーシブ・オア回路22より構成される。
クロック／データ抽出回路３は、エッジ検出信号ESを
CK端子に受けるＤフリップ・フロップ回路31、CK端子に
16MHzクロックを受け、クリア端子▲▼にＤフリ
ップ・フロップ回路31の端子出力を受けるシンクロナ
ス４ビット・カウンタ32、このシンクロナス４ビット・
カウンタ32の出力側に備えたオア・ゲート33から構成さ
れる。更に、オア・ゲート33の出力とＤフリップ・フロ
ップ回路31の端子出力を入力してＤフリップ・フロッ
プ回路31をクリアするオア・ゲート34、シンクロナス４
ビット・カウンタ32をホールドするナンド・ゲート35を
備える。36はオア・ゲート、37はＤフリップ・フロップ
回路で入力信号Inのクロック成分を抽出する。
CK端子に受けるＤフリップ・フロップ回路31、CK端子に
16MHzクロックを受け、クリア端子▲▼にＤフリ
ップ・フロップ回路31の端子出力を受けるシンクロナ
ス４ビット・カウンタ32、このシンクロナス４ビット・
カウンタ32の出力側に備えたオア・ゲート33から構成さ
れる。更に、オア・ゲート33の出力とＤフリップ・フロ
ップ回路31の端子出力を入力してＤフリップ・フロッ
プ回路31をクリアするオア・ゲート34、シンクロナス４
ビット・カウンタ32をホールドするナンド・ゲート35を
備える。36はオア・ゲート、37はＤフリップ・フロップ
回路で入力信号Inのクロック成分を抽出する。
FIFO4は、例えば、64×１ビットの格納回路部であ
る。即ち、供給されるクロックに従って１ビットずつ64
ビットまで格納できるものであり、新たに１ビット格納
する毎に先頭位置にあるビットが外部へ送出されるもの
である。
る。即ち、供給されるクロックに従って１ビットずつ64
ビットまで格納できるものであり、新たに１ビット格納
する毎に先頭位置にあるビットが外部へ送出されるもの
である。
クリア回路５は、データ受信中に“H"状態を保持する
リトリガブル単安定マルチバイブレータ51と、このマル
チバイブレータ51の出力αを受けてFIFO4へリセットを
かけ、リセットの確認、解除を行う論理が組まれるＤフ
リップ・フロップ回路52、オア・ゲート53,54,55、ノッ
ト・ゲート56とを有する。
リトリガブル単安定マルチバイブレータ51と、このマル
チバイブレータ51の出力αを受けてFIFO4へリセットを
かけ、リセットの確認、解除を行う論理が組まれるＤフ
リップ・フロップ回路52、オア・ゲート53,54,55、ノッ
ト・ゲート56とを有する。
送出タイミング作成回路６は、2MHzクロックを分周す
るＤフリップ・フロップ回路61、マルチバイブレータ51
の出力αと2MHzクロックを入力してFIFO4内のデータ送
出タイミングを発生する３段の８ビット・パラレル出力
シリアル・シフトレジスタ62,63,64より構成される。更
に、FIFO4からデータを取り出すためのクロックを生成
するＤフリップ・フロップ回路65,アンド・ゲート66を
備えるとともに、FIFO4内にデータが蓄えられているか
否かを監視する（FIFO4内にデータが格納されている場
合でもデータを準備する間アウトプット・レディ信号OR
が一瞬“L"となる）ための単安定マルチバイブレータ6
7、オア・ゲート68、ノット・ゲート回路69を備える。
るＤフリップ・フロップ回路61、マルチバイブレータ51
の出力αと2MHzクロックを入力してFIFO4内のデータ送
出タイミングを発生する３段の８ビット・パラレル出力
シリアル・シフトレジスタ62,63,64より構成される。更
に、FIFO4からデータを取り出すためのクロックを生成
するＤフリップ・フロップ回路65,アンド・ゲート66を
備えるとともに、FIFO4内にデータが蓄えられているか
否かを監視する（FIFO4内にデータが格納されている場
合でもデータを準備する間アウトプット・レディ信号OR
が一瞬“L"となる）ための単安定マルチバイブレータ6
7、オア・ゲート68、ノット・ゲート回路69を備える。
FIFO4のデータ出力DOは一旦Ｄフリップフロップ回路
８にラッチされ、クロック成分合成回路７に与えられ
る。
８にラッチされ、クロック成分合成回路７に与えられ
る。
クロック成分合成回路７は、送出するクロック成分を
データと合成するためのナンド・ゲート71、JKフリップ
・フロップ回路72,73を有している。74,75は出力ゲート
である。
データと合成するためのナンド・ゲート71、JKフリップ
・フロップ回路72,73を有している。74,75は出力ゲート
である。
このように構成された本発明の信号中継装置の動作を
第３図のタイムチャートを用いて説明する。
第３図のタイムチャートを用いて説明する。
はじめに、通信バスを介して伝送されてくる、クロッ
ク成分とデータ成分とを含む、光電変換された入力信号
Inは（イ）の通りである。即ち、途中で信号レベルが変
化しないときは“1",変化するときは“0"であり、第３
図の例では“1010110・・・”のようなデータを想定す
る。
ク成分とデータ成分とを含む、光電変換された入力信号
Inは（イ）の通りである。即ち、途中で信号レベルが変
化しないときは“1",変化するときは“0"であり、第３
図の例では“1010110・・・”のようなデータを想定す
る。
エッジ検出回路２はこのような入力信号In（イ）を取
り込み、その変化点、即ち、入力信号In（イ）の立ち上
がりエッジまたは立ち下がりエッジを装置内部の基準ク
ロック発生回路１からの16MHz（ロ）により検出する。
エッジ検出信号ESは（ハ）の通りであり、入力信号In
（イ）の立ち上がりエッジまたは立ち下がりエッジを検
出したときに、短時間、信号レベルが立ち下がる信号と
なる。
り込み、その変化点、即ち、入力信号In（イ）の立ち上
がりエッジまたは立ち下がりエッジを装置内部の基準ク
ロック発生回路１からの16MHz（ロ）により検出する。
エッジ検出信号ESは（ハ）の通りであり、入力信号In
（イ）の立ち上がりエッジまたは立ち下がりエッジを検
出したときに、短時間、信号レベルが立ち下がる信号と
なる。
Ｄフリップ・フロップ回路31はこのエッジ検出信号ES
（ハ）を入力してシンクロナス４ビット・カウンタ32を
クリアし、シンクロナス４ビット・カウンタ32は16MHz
のカウントを開始する。そのカウント出力値は、Qa
（ニ）,Qb（ホ）,Qc（ヘ）,Qd（ト）となる。
（ハ）を入力してシンクロナス４ビット・カウンタ32を
クリアし、シンクロナス４ビット・カウンタ32は16MHz
のカウントを開始する。そのカウント出力値は、Qa
（ニ）,Qb（ホ）,Qc（ヘ）,Qd（ト）となる。
ここで、シンクロナス４ビット・カウンタ32は、エッ
ジ検出信号ES（ハ）によりクリアされてカウントを開始
するものであり、エッジ検出信号ES（ハ）にエッジ検出
がなければ（入力信号In（イ）に変化がない場合（デー
タ“1"のとき））、端子Qd出力は“H"であり、一方、エ
ッジ検出信号ES（ハ）にエッジ検出があれば（入力信号
In（イ）に変化がある場合（データ“0"のとき））、端
子Qd出力は“L"出力である。即ち、端子Qdからの出力
（ト）は、入力信号In（イ）内のデータ成分Ｒ×Ｄに対
応する。
ジ検出信号ES（ハ）によりクリアされてカウントを開始
するものであり、エッジ検出信号ES（ハ）にエッジ検出
がなければ（入力信号In（イ）に変化がない場合（デー
タ“1"のとき））、端子Qd出力は“H"であり、一方、エ
ッジ検出信号ES（ハ）にエッジ検出があれば（入力信号
In（イ）に変化がある場合（データ“0"のとき））、端
子Qd出力は“L"出力である。即ち、端子Qdからの出力
（ト）は、入力信号In（イ）内のデータ成分Ｒ×Ｄに対
応する。
また、Ｄフリップ・フロップ回路37はシンクロナス４
ビット・カウンタ32のQc出力（ヘ）をCK端子に入力し、
データ成分Ｒ×Ｄ（Qd出力（ト））とそのＱ端子出力を
オア・ゲート36を介してＤ端子に入力する。これによ
り、第３図（チ）に示すように、Ｄフリップ・フロップ
回路37のＱ端子出力は、もともとの入力信号In（イ）に
含まれている1MHzクロック成分Ｒ×Ｃ（チ）に対応させ
るようにする。
ビット・カウンタ32のQc出力（ヘ）をCK端子に入力し、
データ成分Ｒ×Ｄ（Qd出力（ト））とそのＱ端子出力を
オア・ゲート36を介してＤ端子に入力する。これによ
り、第３図（チ）に示すように、Ｄフリップ・フロップ
回路37のＱ端子出力は、もともとの入力信号In（イ）に
含まれている1MHzクロック成分Ｒ×Ｃ（チ）に対応させ
るようにする。
一方、クリア回路５はエッジ検出信号ES（ハ）によ
り、マルチバイブレータ51で入力信号In（イ）のフレー
ム開始を検出し（信号α（リ））、Ｄフリップ・フロッ
プ回路52の出力は、オア・ゲート55を介してFIFO4をク
リアする（信号β（ル））。そして、FIFO4からのクリ
ア信号（OR）は、オア・ゲート54,53、ノット・ゲート5
6を介してＤフリップ・フロップ回路52をクリアする。
り、マルチバイブレータ51で入力信号In（イ）のフレー
ム開始を検出し（信号α（リ））、Ｄフリップ・フロッ
プ回路52の出力は、オア・ゲート55を介してFIFO4をク
リアする（信号β（ル））。そして、FIFO4からのクリ
ア信号（OR）は、オア・ゲート54,53、ノット・ゲート5
6を介してＤフリップ・フロップ回路52をクリアする。
このような状態にあって、FIFO4は、クロック成分Ｒ
×Ｃ（チ）をSI端子に受け、その立ち上がりタイミング
でデータ成分Ｒ×Ｄ（ト）をDI端子より内部に取り込ん
でいく。この時のFIFO4の内容、即ち、ビット格納状況
は（ル）に示すように、順次、“1010110・・・”とな
る。
×Ｃ（チ）をSI端子に受け、その立ち上がりタイミング
でデータ成分Ｒ×Ｄ（ト）をDI端子より内部に取り込ん
でいく。この時のFIFO4の内容、即ち、ビット格納状況
は（ル）に示すように、順次、“1010110・・・”とな
る。
一方、送出タイミング作成回路６は、各部分のクロッ
ク誤差を吸収するものであり、FIFO4にデータを蓄える
ビット数を作成するためにフレーム開始を検出（信号α
（リ））し、３段の８ビット・パラレル出力シリアル・
シフトレジスタ62,63,64により20μｓ後にＤフリップ・
フロップ回路65を信号γにより反転させる（信号65Q
（ヲ））。尚、この例では、FIFO4は64×１ビットであ
り、20μｓの間に、データＲ×Ｄを20ビット格納し、後
述するクロックＴ×Ｃ（ワ）により取り込んだデータを
順次古いものから出力する。
ク誤差を吸収するものであり、FIFO4にデータを蓄える
ビット数を作成するためにフレーム開始を検出（信号α
（リ））し、３段の８ビット・パラレル出力シリアル・
シフトレジスタ62,63,64により20μｓ後にＤフリップ・
フロップ回路65を信号γにより反転させる（信号65Q
（ヲ））。尚、この例では、FIFO4は64×１ビットであ
り、20μｓの間に、データＲ×Ｄを20ビット格納し、後
述するクロックＴ×Ｃ（ワ）により取り込んだデータを
順次古いものから出力する。
さて、信号65Q（ヲ）によって、Ｄフリップ・フロッ
プ61はアンド・ゲート66を開き、1MHzクロックＴ×Ｃ
（ワ）をFIFO4のデータ送出端子SOに供給する。尚、送
出タイミング回路６において、入力信号In（イ）のフレ
ーム長さ、FIFO4の容量等によって、８ビット・パラレ
ル出力シリアル・シフトレジスタ62,63,64の段数を変
え、この例では20μｓであるが、任意に適切な時間に設
定する。
プ61はアンド・ゲート66を開き、1MHzクロックＴ×Ｃ
（ワ）をFIFO4のデータ送出端子SOに供給する。尚、送
出タイミング回路６において、入力信号In（イ）のフレ
ーム長さ、FIFO4の容量等によって、８ビット・パラレ
ル出力シリアル・シフトレジスタ62,63,64の段数を変
え、この例では20μｓであるが、任意に適切な時間に設
定する。
尚、単安定マルチバイブレータ67、ノット・ゲート6
9、オア・ゲート68は、FIFO4内にデータがあるときは
“H"出力を行い、データがなくなると“L"出力を行って
Ｄフリップ・フロップ回路65をリセットし、FIFO4に与
える1MHzクロック（Ｔ×Ｃ（ヲ））の供給を停止する。
9、オア・ゲート68は、FIFO4内にデータがあるときは
“H"出力を行い、データがなくなると“L"出力を行って
Ｄフリップ・フロップ回路65をリセットし、FIFO4に与
える1MHzクロック（Ｔ×Ｃ（ヲ））の供給を停止する。
FIFO4は、1MHzクロックＴ×Ｃ（ワ）に従って、端子D
Oより格納しているデータを古いものから送出し、この
データはＤフリップ・フロップ８に一旦ラッチされる。
尚、このときは、Ｄフリップ・フロップ回路８の出力は
そのままFIFO4出力と全く同様となる。
Oより格納しているデータを古いものから送出し、この
データはＤフリップ・フロップ８に一旦ラッチされる。
尚、このときは、Ｄフリップ・フロップ回路８の出力は
そのままFIFO4出力と全く同様となる。
そして、ノア・ゲート71は、Ｄフリップ・フロップ回
路８（FIFO4）からのデータ成分Ｔ×Ｄ（ヨ）と、JKフ
リップ・フロップ回路72により基準クロック回路１から
の2MHzクロック（カ）を分周した1MHzクロック（72
（タ））とを入力し、信号Ｃ（レ）を出力する。この信
号Ｃ（レ）は、後段のJKフリップ・フロップ回路73、ナ
ンド・ゲート74,75を介してデータ成分Ｔ×Ｄ（ヨ）と1
MHzクロック（72）とを合成した信号、即ち、入力信
号In（イ）の信号波形に対応したデータ信号MLA（レ）
を次段の回路等に伝送する。
路８（FIFO4）からのデータ成分Ｔ×Ｄ（ヨ）と、JKフ
リップ・フロップ回路72により基準クロック回路１から
の2MHzクロック（カ）を分周した1MHzクロック（72
（タ））とを入力し、信号Ｃ（レ）を出力する。この信
号Ｃ（レ）は、後段のJKフリップ・フロップ回路73、ナ
ンド・ゲート74,75を介してデータ成分Ｔ×Ｄ（ヨ）と1
MHzクロック（72）とを合成した信号、即ち、入力信
号In（イ）の信号波形に対応したデータ信号MLA（レ）
を次段の回路等に伝送する。
また、入力信号In（イ）にジッタが発生してその波形
が歪むような場合であっても、本発明にあっては、上述
したような動作により、エッジ検出信号ESと基準クロッ
ク発生回路１からの16MHz（ロ）により、入力信号Inか
らクロック成分とデータ成分とを抽出して、データ成分
をFIFO4に取り込み、更に、基準クロック発生回路１に
て作成されたクロックと合成してから外部に送出するの
で、ジッタが除去された出力信号を得ることができる。
が歪むような場合であっても、本発明にあっては、上述
したような動作により、エッジ検出信号ESと基準クロッ
ク発生回路１からの16MHz（ロ）により、入力信号Inか
らクロック成分とデータ成分とを抽出して、データ成分
をFIFO4に取り込み、更に、基準クロック発生回路１に
て作成されたクロックと合成してから外部に送出するの
で、ジッタが除去された出力信号を得ることができる。
〈発明の効果〉 本発明の信号中継装置によれば次の効果を得ることが
できる。
できる。
ジッタ等によって歪んだ波形をFIFOを使用して内部の
基準クロックにより整形するため、歪みを除去できる。
これにより、光電変換、電光変換等でジッタ、歪みが発
生することがなく、多段に伝送回路を構成できる。
基準クロックにより整形するため、歪みを除去できる。
これにより、光電変換、電光変換等でジッタ、歪みが発
生することがなく、多段に伝送回路を構成できる。
FIFOへ蓄えるデータ量分だけの遅れで波形整形できる
ため、プロセッサ等を用いてデータ構成を解釈して再構
成するよりも高速である。
ため、プロセッサ等を用いてデータ構成を解釈して再構
成するよりも高速である。
FIFOのクリア回路は、入力信号のエッジ変化がある時
間以上検出されない状態でエッジ変化があるとFIFOがク
リアされるので、単発のノイズ信号、通信波より遅い周
波数ノイズが混入しても出力端からクリア出力を行わな
いのでフィルタの機能も有する。
間以上検出されない状態でエッジ変化があるとFIFOがク
リアされるので、単発のノイズ信号、通信波より遅い周
波数ノイズが混入しても出力端からクリア出力を行わな
いのでフィルタの機能も有する。
第１図は本発明の信号中継装置の構成図、第２図は本発
明を実施した装置の１例の回路図、第３図は本発明装置
の動作を表わすタイムチャートである。 １……基準クロック発生回路、11……水晶振動子、12…
…シンクロナス４ビット・カウンタ、２……エッジ検出
回路、21……シリアル・シフトレジスタ、22……エクス
クルーシブ・オア回路、３……クロック／データ抽出回
路、31……Ｄフリップ・フロップ回路、32……シンクロ
ナス４ビット・カウンタ、33,34,36……オア・ゲート、
35……ナンド・ゲート、37……Ｄフリップ・フロップ回
路、４……FIFO、５……クリア回路、51……単安定マル
チバイブレータ、52……Ｄフリップ・フロップ回路、5
3,54,55……オア・ゲート、56……ノット・ゲート、６
……送出タイミング作成回路、61,65……Ｄフリップ・
フロップ回路、62,63,64……８ビット・パラレル出力シ
リアル・シフトレジスタ、66……アンド・ゲート、67…
…単安定マルチバイブレータ、68……オア・ゲート、69
……ノット・ゲート回路、７……クロック成分合成回
路、71……ナンド・ゲート、72,73……JKフリップ・フ
ロップ回路、74,75……出力ゲート、８……Ｄフリップ
・フロップ回路。
明を実施した装置の１例の回路図、第３図は本発明装置
の動作を表わすタイムチャートである。 １……基準クロック発生回路、11……水晶振動子、12…
…シンクロナス４ビット・カウンタ、２……エッジ検出
回路、21……シリアル・シフトレジスタ、22……エクス
クルーシブ・オア回路、３……クロック／データ抽出回
路、31……Ｄフリップ・フロップ回路、32……シンクロ
ナス４ビット・カウンタ、33,34,36……オア・ゲート、
35……ナンド・ゲート、37……Ｄフリップ・フロップ回
路、４……FIFO、５……クリア回路、51……単安定マル
チバイブレータ、52……Ｄフリップ・フロップ回路、5
3,54,55……オア・ゲート、56……ノット・ゲート、６
……送出タイミング作成回路、61,65……Ｄフリップ・
フロップ回路、62,63,64……８ビット・パラレル出力シ
リアル・シフトレジスタ、66……アンド・ゲート、67…
…単安定マルチバイブレータ、68……オア・ゲート、69
……ノット・ゲート回路、７……クロック成分合成回
路、71……ナンド・ゲート、72,73……JKフリップ・フ
ロップ回路、74,75……出力ゲート、８……Ｄフリップ
・フロップ回路。
Claims (1)
- 【請求項１】信号レベルが変化しないときは“1",変化
するときは“0"となるようなクロック成分とデータ成分
とを含む信号を入力して中継する信号中継装置であっ
て、 水晶振動子を備えて基準となるクロックを出力する基準
クロック発生回路と、 前記基準クロック発生回路からのクロックに従って前記
信号のエッジを検出するエッジ検出回路と、 このエッジ検出信号により前記基準クロック発生回路か
らの基準クロックをカウントしそのカウント結果を前記
信号に含まれるデータ成分とするとともに前記基準クロ
ックから前記信号に含まれるクロック成分を作成するク
ロック／データ抽出回路と、 前記クロック成分に従って１ビット単位で前記データ成
分を格納するFIFOと、 前記エッジ検出信号により前記信号のはじめを検出して
このFIFOをクリアするクリア回路と、 前記FIFOの格納できるビット数に応じて前記FIFOからの
送出タイミングを決定する送出タイミング作成回路と、 この送出タイミングにより前記基準クロック発生手段で
生成したクロックにより前記FIFOよりデータを取り出し
このデータと前記信号内に含まれるクロック成分に対応
したクロック成分とを合成して前記信号に対応する信号
として送出するクロック成分合成回路と を設けたことを特徴とする信号中継装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294119A JP2764590B2 (ja) | 1988-11-21 | 1988-11-21 | 信号中継装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294119A JP2764590B2 (ja) | 1988-11-21 | 1988-11-21 | 信号中継装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141043A JPH02141043A (ja) | 1990-05-30 |
| JP2764590B2 true JP2764590B2 (ja) | 1998-06-11 |
Family
ID=17803539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294119A Expired - Lifetime JP2764590B2 (ja) | 1988-11-21 | 1988-11-21 | 信号中継装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764590B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2702351B2 (ja) * | 1992-03-23 | 1998-01-21 | 日本電気株式会社 | データ乗せ替え装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775046A (en) * | 1980-10-29 | 1982-05-11 | Fujitsu Ltd | Phose absorbing circuit |
| JPS59224943A (ja) * | 1983-06-03 | 1984-12-17 | Nec Corp | バツフア回路 |
-
1988
- 1988-11-21 JP JP63294119A patent/JP2764590B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141043A (ja) | 1990-05-30 |
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Legal Events
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