KR930011360B1 - 전전자 교환기의 프레임 감지회로 - Google Patents

전전자 교환기의 프레임 감지회로 Download PDF

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Abstract

내용 없음.

Description

전전자 교환기의 프레임 감지회로
제1도는 전전자 교환기의 노드 버퍼의 구성을 나타낸 블럭도.
제2도는 본 발명이 적용된 수신 인터페이스의 구성을 나타낸 블럭도.
제3도는 본 발명에 의한 프레임 감지회로의 구성을 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수신 인터페이스 2 : FIFO 제어부
3 : 송신 인터페이스 4, 5, 6 : 메모리
7, 8, 9, 10 : 시프트 레지스터 11 : 프레임 감지부
12 : ATR 발생부 13 : WRREQ 신호 발생부
14 : 수신클럭 분주기 15, 16, 17 : 래치
18, 19 : 플래그 및 아이들 감지회로 20 : RXVALID 신호 발생회로
본 발명은 전전자 교환기에 있어서, IPC(Inter Processor Communication) 네트워크를 구성하는 기본 요소인 IPC 노드의 노드버퍼 중, 수신 인터페이스의 프레임 감지회로에 관한 것이다.
노드 버퍼는 IPC 노드의 핵심 부분으로서, SDLC 프로토콜의 프레임 형태를 가지는 IPC 메시지를 수신하여 메모리에 저장하였다가 이를 다시 송신하는 기능을 가진다.
일반적으로 HDLC 프로토콜의 프레임을 수신하여 메모리에 저장하는 방식은, SIO 콘트롤러와 DMA 콘트롤러가 연동하여 수신 프레임을 메모리에 저장하는 것이다. SIO 콘트롤러는 프레임의 시작과 끝을 감지하며, SIO 콘트롤러에 세트되어 있는 수신 어드레스와 일치하는 프레임만을 수신한다. 또한, DMA 콘트롤러는 SIO 콘트롤러에 의해 수신된 프레임을 메모리에 저장한다.
그런데, 전전자 교환기의 IPC 네트워크를 구성하는 IPC 노드 버퍼에서 상기 종래의 방식으로 구현할 경우 SIO 콘트롤러, DMA 콘트롤러의 사용으로 인한 하드웨어의 복잡성 증가 및 프레임 송수신의 지연 등이 수반되어 신속한 프레임 송수신이 어렵게 되는 단점이 있다.
따라서, 본 발명의 목적은 노드 버퍼의 수신 인터페이스 내에서 비트 스트림 형태로 수신되는 프레임의 시작과 끝을 신속하게 감지할 수 있는 프레임 감지회로를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명는 전전자 교환기의 IPC 네트워크를 구성하는 기본 요소인 IPC 노드의 노드 버퍼중, 수신 인터페이스의 프레임 감지회로에 있어서, 프레임의 시작과 끝에 존재하는 플래그를 감지하거나 수신되는 프레임이 없는 아디들 상태를 감지하는 플래그 및 아이들 감지수단, 및 상기 플래그 및 아이들 감지수단에 연결되어 상기 플래그 및 아이들 감지수단의 출력 신호에 의해 프레임이 수신되는 동안 신호를 발생시키며 프레임이 시작되거나 끝나는 시점에서 신호를 발생시키는 RXVALID 신호 발생수단으로 구성하였다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 전전자 교환기의 노드 버퍼의 구성을 나타낸 블록도로, 1은 수신 인터페이스, 2는 FIFO 제어부, 3은 송신 인터페이스부, 4, 5, 6은 메모리를 각각 나타낸다.
전전자 교환기의 노드 버퍼는 제1도에 도시한 바와 같이 비트 스트림(bit-stream) 형태로 수신되는 IPC 프레임을 병렬 형태로 변환하여 메모리에 쓸수 있도록 하는 기능을 가지는 수신 인터페이스(1)와, 메모리로부터 읽은 프레임을 직렬 형태로 변환하여 송신하는 송신 인터페이스(3)와, 상기 수신 인터페이스(1)로부터 오는 프레임과 상기 프레임의 시작과 끝을 나타내는 데이터(이하, ATR1,ATR2라 함)를 해당 메모리에 쓰거나, 해당 메모리(4,5,6)로부터 프레임, ATR1, ATR2를 읽어 송신 인터페이스(3)로 보내는 FIFO 제어부(2)와, 프레임이 저장되는 메모리(4), ATR1이 저장되는 메모리(5), 그리고 ATR2가 저장되는 메모리(6)를 구비한다.
수신 인터페이스(1)는 수신(RX) 클럭에 동기되어 수신 데이터로서 직렬로 입력되는 IPC 프레임을 수신하며, 동시에 프레임의 시작과 끝을 표시하는 ATR1, ATR2를 직렬형태로 발생시킨다. 직렬 형태의 프레임, ATR1, ATR2는 1바이트 병렬 형태의 데이터로 변환되며 각각은 수신 인터페이스(1) 내의 해당 래치에 저장된다.
또한, 수신 인터페이스(1)는 해당 래치에 프레임, ATR1, ATR2의 1바이트가 저장될 때 마다 FIFO 제어부(2)에게 이를 알려서 FIFO 제어부(2)가 해당 래치를 읽어 해당 메모리에 프레임, ATR1, ATR2를 쓸수 있도록 한다.
FIFO 제어부(2)는 수신 인터페이스(1)로부터 프레임, ATR1, ATR2 각 1바이트가 래치에 저장되었음을 알리는 신호를 받았을 때, 해당 래치로부터 각 1바이트를 읽어서 해당 메모리에 라이트(Write)하며, 어드레스 메모리 제어를 통해 다음 1바이트를 라이트할 메모리 어드레스를 지정한다. 또한, FIFO 제어부(2)는 송신(TX) 제어입력과 기준(REF) 출력에 따라 지정된 메모리 어드레스로부터 프레임, ATR1, ATR2를 리드(Read)하여 송신 인터페이스(3)로 1바이트씩 넘겨주며, 이 과정은 송신 인터페이스(3)로부터 메모리 리드 요청이 있는 한 계속된다. 물론 이때에도 어드레스 메모리 제어를 통해 다음 1바이트를 리드할 메모리 어드레스를 지정한다.
송신 인터페이스(3)는 FIFO 제어부(2)로부터 넘어온 프레임, ATR1, ATR2 각 1바이트를 직렬 형태로 변환하여 송신하며, 이때, 프레임의 시작과 끝을 구분하기 위하여 ATR1, ATR2를 분석하는 기능을 가진다.
제2도는 본 발명의 적용된 수신 인터페이스(제1도의 1)의 구성을 나타낸 블록도로, 7, 8, 9, 10은 시프트 레지스터, 11은 프레임 감지부, 12는 ATR 발생부, 13은 WRREQ 신호 발생부, 14는 수신클럭 분주기, 15, 16, 17은 래치를 각각 나타낸다.
노드 버퍼의 수신 인터페이스(1) 제2도에서와 같이, 비트 스트림 형태로 수신되는 프레임의 시작과 끝을 감지하는 프레임 감지부(11), 프레임이 메모리에 저장될 때, 프레임의 시작과 끝을 표시하기 위해 ATR1, ATR2를 발생시키는 ATR 발생부(12), 병렬 형태의 프레임, ATR1, ATR2를 FIFO 제어부(2)가 해당 메모리에 쓸수 있도록 쓰기 요청신호(이하, WRREQ라 함)를 발생시키는 WRREQ 신호 발생부(13), 수신 클럭 분주기(14), 시프트 레지스터(7),(8),(9),(10), 그리고 래치(15),(16),(17)를 구비한다.
시프트 레지스터(7,8)은 서로 직렬형태로 연결되며, 시프트 레지스터(7)로 입력되는 수신(RX) 데이터는 수신(RX) 클럭에 따라 시프트 되어 프레임 감지부(11)로 하위 데이터(LD[7 : 0])를 제공하며, 시프트 레지스터(8)는 시프트 레지스터(7)로부터 입력되는 데이터를 수신 클럭에 따라 시프트시키고, 상위 데이터(UD[7 : 0])를 프레임 감지부(11) 및 프레임 래치(15)에 제공한다.
프레임 감지부(11)는 시프트 레지스터(7,8)의 출력된 하위데이타, 상위 데이터를 입력받아 프레임의 시작과 끝을 구분하여 프레임이 수신됨을 알리는 신호를 ATR 발생부(12) 및 쓰기 요청(WRREQ)신호 발생부(13)로 출력시키며, 그중 한 프레임의 수신이 완료되었음을 알리는 수신 카운터 신호(RXCNT1, RXCNT2)를 FIFO 제어부(2)로 출력시킨다. 프레임 감지부(11)의 동작은 수신 인에이블 신호(RXEN)에 제어되며 수신 클럭 분주기(14)로 부터의 분주클럭을 공급받는다.
ATR 발생부(12)는 프레임 감지부(11)로부터 프레임이 수신됨을 알리는 신호를 받아 프레임 수신상태에 따라 적당한 ATR1, ATR2를 발생시킨다. 아래의 [표 1]은 프레임 수신상태에 따른 ATR1, ATR2의 상태를 나타낸 것이다.
[표 1]
WRREQ 신호 발생부(13)는, 수신클럭 분주기(14)의 분주클럭을 동기클럭으로 사용하며, 프레임 감지부(11)로부터 프레임이 수신됨을 알리는 신호를 받아 쓰기 요청(WRREQ) 신호를 출력시킨다. 쓰기 요청신호는, 시프트 레지스터(8,9,10)의 출력인 프레임 ATR1, ATR2 각 1바이트를 해당래치에 저장하는 기능을 가지며, FIRO 제어부의 라이트(WR) 신호에 의해 소거(Clear) 되는데 이 과정은 프레임이 수신되는 반복된다.
시프트 레지스터(9,10)는 ATR 발생부(12)로 부터의 ATR1, ATR2를 수신 클럭에 의해 각각 시프트시키며, 1바이트의 ATR1, ATR2를 출력시켜 래치(16,17)에 각각 저장되도록 한다.
상기 래치(15,16,17)는 프레임, ATR1, ATR2 각 1바이트를 저장하는 기능을 가지며, 이 기능은 쓰기요청 신호 발생부(13)의 쓰기 요청신호(WRREQ)에 의해 이루어진다.
제3도는 본 발명에 의한 프레임 감지회로의 구성을 나타낸 블록도로, 18, 19는 플래그 및 아이들 감지회로, 20은 수신 유효신호(RXVALID) 발생회로를 각각 나타낸다.
본 발명에 의한 프레임 감지회로는 제3도에 도시한 바와 같이, 시프트 레지스터(7,8)로부터의 상위 및 하위 데이터(UD[7 : 0], LD[7 : 0])를 입력받아 프레임의 시작과 끝에 존재하는 플래그를 감지하거나, 수신되는 프레임이 없는 상태인 아이들 상태를 감지하는 플래그 및 아이들 감지회로(18,19)와, 수신 인에이블(RXEN)와 수신(RX) 클럭을 입력받고 상기 플래그 및 아이들 감지회로(18,19)의 출력 신호인 플래그(UFLAG,LFLAG) 및 아이들신호(UIDLE,LIDLE)를 입력받아 유효한 프레임이 수신되는 동안 수신 유효(RXVALID) 신호를 발생시키며, 프레임이 시작되거나 끝나는 시점에서 수신 카운트 신호(RXCNT1,RXCNT2)를 발생시키는 수신 유효신호(RXVALID) 발생회로(20)를 구비한다.
플래그 및 아이들 감지회로(18), (19)는 제2도의 시프트 레지스터(7), (8)의 출력인 사위 및 하위 데이터(UD[7 : 0], LD[7 : 0])이 플래그 또는 아이들 상태를 나타내는 비트 패턴(bit-pattern) 일 때, 이를 나타내는 신호를 출력시킨다. 아래 [표 2]와 [표 3]은 플래그 및 아이들 감지회로(18,19)의 동작을 나타낸 것이다.
[표 2]
[표 3]
[표 2]는 상위 데이터와 출력 신호인 UFLAG, UIDLE 사이의 관계를 나타낸 것으로서, 상위 데이터(UD[7 : 0])가 플래그를 나타내는 비트 패턴인 0 1 1 1 1 1 1 0일 때, UFLAG를 0으로, UIDLE를 1로 출력시키며, 상위 데이터가 아이들을 나타내는 비트 패턴인 1 1 1 1 1 1 1 1일 때, UFLAG를 1로, UIDLE를 0으로 출력시킨다. 상위 데이터가 플래그도 아이들도 아닌 나머지인 경우에는 UFLAG, UIDLE을 모두 1로 출력시킨다. [표 3]은 하위 데이터(LD[7 : 0])와 출력신호인 LFLAG, LIDLE 사이의 관계를 나타낸 것으로서, [표 2]와 동일하다.
RXVALID 신호 발생회로(20)는 플래그 및 아이들 감지회로(18),(19)의 출력 신호인 UFLAG, UIDLE, LFLAG, LIDLE 등에 의해 프레임의 시작과 끝을 판단하여 프레임이 수신되는 동안 RXVALID 신호를 출력시키며, 프레임이 시작되거나 끝나는 시점에서 RXDNT1 또는 RXCNT2 신호를 출력시킨다.
수신 클럭은 RXVALID 신호 발생회로(20)의 동작을 동기시키는 동기 클럭이며, 수신 인에이블(RXEN) 입력신호는 RXVALID 신호 발생회로(20)의 기능을 제어하는 신호로서, 수신 인에이블 신호가 1인 경우 RXVALID 신호 발생회로(20)는 동작하지 않는다.
그리고 RXVALID 신호는 한 프레임이 수신되는 동안 0으로 출력된다. 즉, 플래그 및 아이들 감지회로(18)에서 UFLAG 신호가 0으로, UIDLE 신호가 1로 출력되며 플래그 및 아이들 감지회로(19)에서 LFLAG 신호, LIDLE 신호가 모두 1로 출력될 때부터 RXVALID 신호는 0으로 출력되기 시작된다. 그후, RXVALID 신호는 다음의 경우 1, 또는 경우 2가 되기까지 0으로 출력되며, 그 이후 1로 출력된다.
＜ 경우 1＞ : 플래그 및 아이들 감지회로(18)에서 UFLAG, UIDLE 신호가 모두 1로 출력되며, 플래그 및 아이들 감지회로(19)에서 LFLAG 신호가 0으로 출력되는 경우(정상적인 프레임인 경우).
＜ 경우 2＞ : 플래그 및 아이들 감지회로(18)에서 UFLAG, UIDLE 신호가 모두 1로 출력되며, 플래그 및 아이들 감지회로(19)에서 LIDLE 신호가 0으로 출력되는 경우(비정상적인 프레임인 경우).
RXVALID 신호는 RXVALID 신호 발생회로(20)로 다시 피드백되어 RXCNT1, RXCNT2 신호를 발생시키는데 이용된다.
한편, RXVALID 신호발생회로(20)는 수신 클럭 분주기(14)의 출력인 Q2 신호를 입력받아, RXCNT1, RXCNT2 신호를 동기시켜 출력하는데 이용하며, 상기 RXCNT1, RXCNT2 신호는 제1도의 FIFO 제어부(2)로 새로운 프레임이 수신됨을 알리는데 사용된다. RXCNT1 신호는 프레임이 시작될 때, 0상태에서 1상태로 변하며, 프레임이 끝날 때, 1상태에서 0상태로 변한다. RXCNT2 신호는 RXCNT1 신호의 역이다.
또한, 상기 플래그 및 아이들 감지회로(18,19) 및 RXVALID 신호발생회로(20)는 PAL(Programmable Array Logic)을 사용하여 구현하였다.
따라서, 상기와 같이 구성되어 작동하는 본 발명은 비트 스트림(bit-stream) 형태로 수신되는 IPC 프레임의 시작과 끝을 신속하게 감지할 수 있으며, 단순한 하드웨어로 구현할 수 있는 효과가 있다.

Claims (3)

  1. 전전자 교환기의 IPC(Inter Processor Communication) 네트워크를 구성하는 기본 요소인 IPC 노드의 노드 버퍼중, 수신 인터페이스의 프레임 감지회로에 있어서; 전송되어온 프레임의 시작과 끝에 존재하는 플래그 및 수신되는 프레임이 없는 아이들(Idle) 상태를 감지하여 플래그 및 아이들 신호를 출력하는 플래그 및 아이들 감지수단(18,19), 및 상기 플래그 및 아이들 감지수단(18,19)에 연결되어 상기 플래그 및 아이들 감지수단(18,19)의 출력신호에 의해 프레임이 수신되는 동안 수신 유효신호(RXVALID)를 발생시키며 프레임이 시작되거나 끝나는 시점을 알리는 신호(RXCNT1,RXCNT2)를 발생시키는 RXVALID 신호 발생수단(20)을 구비하는 것을 특징으로 하는 프레임 감지회로.
  2. 제1항에 있어서, 상기 플래그 및 아이들 감지수단(18,19)은 PAL(Programmable Array Logic)을 이용하여 구현한 것을 특징으로 하는 프레임 감지회로.
  3. 제1항에 있어서, 상기 RXVALID 신호 발생수단(20)은 PAL(Programmable Array Logic)을 이용하여 구현된 것을 특징으로 하는 프레임 감지회로.
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