KR960000539B1

KR960000539B1 - 동기데이타링크제어/고레벨데이타링크제어(sdlc/hdlc)통신에서의 데이타프레임 동기비트생성장치

Info

Publication number: KR960000539B1
Application number: KR1019930021302A
Authority: KR
Inventors: 권환우
Original assignee: 대우통신주식회사; 박성규
Priority date: 1993-10-14
Filing date: 1993-10-14
Publication date: 1996-01-08
Also published as: KR950013100A

Abstract

내용 없음.

Description

동기데이타링크제어/고레벨데이타링크제어(SDLC/HDLC)통신에서의 데이타프레임 동기비트생성장치

제1도는 종래의 데이타프레임 동기비트생성장치의 블럭도.

제2도는 본 발명에 따른 데이타프레임 동기비트생성장치의 블럭도.

제3도는 본 발명에 따른 데이타프레임 동기비트생성장치의 상세 블럭도.

제4도는 제3도에 도시된 숏프레임 검출회로, 아이들 검출회로 및 플래그 검출회로에서 출력되는 신호들에 대한 정의를 위한 타이밍도.

제5도 및 제6도는 숏프레임이 검출되지 않을 때, 제3도의 각 부분의 동작파형도.

제7도는 제3도에 도시된 조합회로 Ⅳ의 상세회로도.

제8도는 제3도에 도시된 동기비트생성회로내의 조합회로 Ⅰ,Ⅱ,Ⅲ의 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

1,2,21,22,23 : 직/병렬 변환회로 3,5,25,27 : 아이들 검출회로

4,6,26,28 : 플래그 검출회로 24 : 숏(Short)프레임 검출회로

7,29 : 동기 비트 생성회로 30 : 조합회로 Ⅳ

31,32,36 : NAND 게이트 33 : AND 게이트

34,35 : NOT 게이트 37 : 조합회로 Ⅰ

38 : D플립플롭 39 : 조합회로 Ⅱ

40 : 조합회로 Ⅲ

본 발명은 동기데이타 링크제어(Synchronous Data Link Control, 이하 SDLC라 함)/고레벨데이타 링크제어(High Level Data Link Control, 이하 HDLC라 함)통신에 있어서, 데이타프레임 동기비트를 생성하는 데이타프레임 동기 비트 생성장치에 관한 것이다.

SDLC/HDLC 통신기술을 이용하는 직렬통신에서는 데이타프레임 동기비트를 생성하는 회로가 필수적이다. 이러한 데이타프레임 동기비트 생성장치는 종래에는 제1도에 도시된 바와같이 2단의 직/병렬 변환회로(1,2), 각 2개씩의 아이들(IDLE) 검출회로(3,5)와 플래그(FLAG) 검출회로(4,6) 및 동기 비트 생성회로(7)로 구성되어 데이타프레임 동기비트를 생성하였다. 즉 2단의 직/병렬 변환회로(1,2)는 각 8비트씩의 병렬로 변환된 데이타 비트를 추출하여 상기 아이들 검출회로(3,5) 및 플래그검출회로(4,6)로 각각 보내준다. 아이들 검출회로(3,5)와 플래그검출회로(4,6)는 각각의 대응되는 직병렬 변환회로(1,2)로부터 전송된 병렬데이타비트로부터 현재 진행되고 있는 데이타의 아이들(IDLE)상태 유무 및 플래그(FLAG) 상태 유무를 나타내는 아이들 신호 및 플래그 신호를 검출하여 동기비트 생성회로(7)로 보내준다. 동기비트 생성회로(7)는 인가된 아이들 신호 및 플래그 신호를 이용하여 수신 데이타프레임 동기 비트(RxSync1, RxSync2)를 각각 생성하여 출력한다.

그러나, 상술한 바와같이 데이트프레임 동기비트를 생성시, 시작 플래그(START FLAG)와 끝 플래그(END FLAG) 사이의 데이타가 8비트 미마인 데이타프레임이 수신될 경우에는 동기비트 생성에 오류가 발생하고 공유 플래그 아이들 상태에 대한 처리가 불가능한 문제점이 있었다.

따라서,본 발명의 목적은 상술한 문제점을 해결하기 위하여 SDLC/HDLC 통신에 있어서, 숏프레임 검출시 아이들상태와 같이 데이타프레임 동기비트신호를 생성하여 안정된 수신 데이타프레임 동기비트신호를 생성하기 위한 데이타프레임 동기비트 생성장치를 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명에 따른 데이타프레임 동기비트 생성장치는, 직렬로 연결되어 입력되는 직렬 데이타(SIN)를 수신클럭(RxCLX)에 동기시켜 병렬로 변환하는 제1, 제2 및 제3직/병렬 변환회로 ; 제1 및 제2직/병렬 변환회로로부터 출력되는 병렬 데이타를 입력으로 하여 유효데이타영역을 통해 8비트 미만의 데이타프레임이 전송되는 경우와 공유플래그가 연속되는 경우를 검출하는 숏프레임 검출회로 ; 제2직/병렬 변환회로로부터 출력되는 병렬데이타를 입력으로 하여 전송되는 데이타프레임에 대한 아이들상태를 검출하는 제1아이들 검출회로 ; 제3직/병렬 변환회로로로부터 출력되는 병렬 데이타를 입력으로 하여 전송되는 데이타프레임에 아이들 상태를 검출하는 제2아이들 검출회로 ; 제2직/병렬 변환회로에서 출력되는 병렬데이타를 입력으로 하여 전송되는 데이타프레임에 플래그가 존재하는지를 검출하기 위한 제1플래그 검출회로 ; 제3직/병렬 변환회로로부터 출력되는 병렬 데이타를 입력으로 하여 전송되는 데이타프레임에 플래그가 존재하는 지를 검출하기 위한 제2플래그 검출회로 ; 와 숏프레임 검출회로, 상기 제1 및 제2아이들 검출회로, 및 제1 및 제2플래그 검출회로로부터 출력되는 신호(YB,IL,IH,FL,FH)를 입력으로 하여 수신 데이타프레임 동기 비트신호(RxSync1,RxSync2)를 출력하는 동기 비트 생성회로를 포함함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

제2도는 본 발명에 의한 데이타프레임 동기비트 생성장치의 블럭도로서, 3개의 직/병렬 변환회로(21,22,23), 각 2개씩의 아이들 검출회로(25,27)와 플래그 검출회로(26,28), 숏프레임검출회로(24), 및 동기비트생성회로(29)로 구성된다.

직/병렬 변환회로(21,22,23)는 직렬로 연결되어 수신클럭(RxCLK)에 동기된 직렬 데이타(SIN)를 입력으로 각 8비트식의 병렬로 변환된 데이타를 출력한다. 이 때 직/병렬 변환회로(21,22,23)로 인가되는 직렬데이타(SIN)의 프레임 SDLC/HDLC 통신규정에 의하여 프레임의 시작과 끝에 각각 시작 플래그와 끝 플래그가 위치하며 플래그는 헥사(HEX)값으로 ″7E″, 이진수로는 ″01111110″로 표현된다. 그리고 시작 플래그와 끝 플래그사이에는 8비트 이상의 유효데이타가 실리게 된다.

아이들 검출회로(25,27)는 직/병렬 변환회로(22,23)로부터출력되는 수신클럭 (RxCLK)에 동기되어 전송되는 병렬데이타 비로부터 데이타프레임에 아이들 상태가 있는지를 상술한 제1도에서와 같이 검출한다. 여기서 아이들상태는 전송되는 데이타가 7비트 이상 연속해서 ″1″의 상태로 전송되는 경우를 말한다. 이와같이 검출된 결과는 동기비트 생성회로(29)로 출력한다.

플래그 검출회로(26,28)는 상술한제1도에서와 같이 직/병렬 변환회로(22,23)로부터 출력되는 수신클럭(RxCLK)에 동기되어 전송되는 병렬데이타비트로부터 데이타프레임에 플래그가 있는지를 검출하고, 검출결과를 동기비트 생성회로(29)로 출력한다.

숏프레임 검출회로(24)는 2개의 직/병렬 변환회로(21,22)로부터 DL7~0와 HD7~0에 해당되는 16비트의 병렬데이타 비트를 받아서 아이들상태 혹은 플래그상태가 존재하는지를 판단하고, 유효데이타 영역을 통해 전송되는 데이타가 8비트 미만의 숏프레임 데이타로 전송되는지, 공유 플래그가 존재하는지를 검출한 결과를 동기비트 생성회로(29)로 출력한다. 여기서 숏프레임은 시작 플래그와 끝 플래그사이의 유효데이타영역을 통해 전송되는 데이타가 8비트 미만으로 전송되는 경우를 말하고, 공유플래그는 예를들어 2개의 프레임이 연속될 때, 1번째 프레임의 끝플래그를 2번째 프레임의 시작플래그로 간주하여 2개의 프레임이 공유하게 되는 플래그를 말한다. 따라서, 공유플래그가 존재하면, 그 다음에 연속되어 인가되는 데이타는 유효데이타 영역으로 간주하게 된다.

상술한 숏프레임 검출회로(24), 아이들 검출회로(25,27) 및 플래그 검출회로 (26,28)의 동작은 상기 직/병렬 변환회로(21,22,23)로부터 병렬 데이타 비트를 받아 동시에 이루어진다.

동기 비트 생성회로(29)는 상기 숏프레임 검출회로(24), 아이들 검출회로 (25,27), 및 플래그 검출회로(26,28)로부터 출력되는 신호를 받아 다음 〈표 1〉에 정의된 바와같은 수신 데이타프레임 동기 비트신호(RxSyn1, RxSync2)를 오류없이 출력한다.

[표 1]

즉, 상기 동기 비트 생성회로(29)는 상기 숏프레임 검출회로(24), 아이들 검출회로(25,27), 및 플래그 검출회로(26,28)로부터 출력되는 신호를 이용하여 수신 데이타 비트의 상태를 판단하고, 수신데이타 비트가 숏프레임상태이거나 아이들 상태이면 수신 데이타프레임 동기 비트신호(RxSync1, RxSync2)를 ″00″으로 출력하고, 수신 데이타 비트가 프레임의 시작을 나타내면 수신데이타프레임동기 비트신호(RxSync1,RxSync2)를 ″01″로 출력하고, 수신데이타 비트가 프레임의 끝을 나타내면 수신데이타프레임 동기비트신호(RxSync1,RxSync2)를 ″10″으로 출력하고, 수신데이타 비트가 유효 데이타이면 수신 데이타프레임 동기 비트신호 (RxSync1,RxSync2)를 ″11″로 출력한다. 그리고 이와같이 출력되는 수신데이타프레임 동기비트(RxSync1, RxSync2)에 따라 상기 직/병렬 변환회로(21,22,23)를 통해 출력되는 데이타(Dout)를 처리하게 된다. 여기서 수신데이타프레임 동기비트 (RxSync1)는 유효데이타가 전송되는 기간을 위한 동기신호이고, 수신데이타프레임 동기비트(RxSync2)는 전송되는 데이타의 프레임의 시작과 끝을 위한 동기신호가 된다.

제3도는 본 발명에 따른 데이타프레임 동기비트 생성장치의 상세블럭도이고, 제4도는 단순히 제3도에 도시된 쇼프레임 검출회로(24), 아이들 검출회로(25,27) 및 플래그 검출회로(26,28)에서 출력되는 신호의 논리상태를 설명하기 위한 타이밍도이고, 제5도 및 제6도는 숏프레임이 발생되지 않을 때 제3도의 동작 타이밍도이고, 제7도는 제3도에 도시된 숏프레임 검출회로(24)내의 조합회로 Ⅳ(30)의 상세회로도이고, 제8도는 제3도에 도시된 동기비트생성회로(29)내의 조합회로 Ⅰ,Ⅱ,Ⅲ (37,39,40)의 상세회로도이다.

그러면 제3도의 동작을 첨부된 제4도, 제5도, 제6도, 제7도 및 제8도를 참조하여 상세하게 설명하기로 한다.

아이들 검출회로(25,27)는 상기 직/병렬 변환회로(22,23)로부터 출력되는 데이타 비트를 각각 7비트, 6비트씩 부정 논리곱하는 NAND 게이트(31,32), NAND게이트(31,32)의 출력을 논리곱하여 신호(IL,IH)를 출력하는 AND 게이트(33)로 구성되어 전송도는 프레임데이타에 대한 아이들 항태를 검출한다. 여기서 아이들상태는 전송되는 데이타비트가 연속해서 7개이상이 '1'인 상태로 전송되는 경우로서, 아이들상태가 검출되면 제4도에 도시된 바와같이 아이들 검출회로(225,27)에서 출력되는 IL과 IH는 수신클럭(RxCLK)에 동기되어 로우논리상태로 출력되고, 검출되지 않으면 출력되는 IL과 IH가 하이논리상태로 출력된다. 여기서 IL은 2번째 직/병렬 변환회로(22)에서 출력되는 신호에 대한 아이들상태를 검출한 신호이고, IH는 1번째 직/병렬 변환회로(23)에서 출력되는 신호에 대한 아이들상태를 검출한 신호이다. 이와같이 검출된 결과신호 IL 및 IH는 동기비트 생성회로(29)의 조합회로 I(37), 조합회로 Ⅱ(39) 및 조합회로 Ⅲ(40)로 전송된다.

플래그 검출회로(26,28)는 상기 직/병렬 변환회로(22,23)로부터 출력되는 데이타 비트중 2비트만을 각각 반전시키는 2개의 NOT 게이트(34,35) 및 상기 직/병렬 변환회로(22,23)로부터 출력되는 데이타 비트중 6비트와 상기 AND 게이트(34,35)의 출력을 부정 논리곱하는 NAND 게이트(36)로 구성되어 플래그를 검출한다. 이때 SDLC/HDLC 통신포맷에서는 시작 플래그와 끝 플래그를 동일한 값을 사용하므로 검출되는 플래그는 시작 플래그와 끝플래그가 모두 대상이 된다. 따라서 전송되는 데이타가 존재하지 않는 상태에서 플래그가 검출되면 시작 플래그가 되고, 데이타가 전송되는 중에 플래그가 검출되면 현재 전송되는 프레임데이타의 끝 플래그로 판단하게 된다.

이와같이 플래그 검출회로(26,28)를 통해 플래그가 검출되면, FL과 FH는 제4도에 도시된 바와같이 로우논리상태로 출력되나 플래그가 검출되지 않으면 하이논리상태로 출력된다. 여기서 FL은 2번째 직/병렬 변환회로(22)의 출력신호에 대한 플래그 검출여부를 나타내는 신호이고, FH는 1번째 직/병렬 변환회로(23)의 출력신호에 대한 플래그 검출여부를 나타내는 신호로서, FH는 동기비트 생성회로(29)내의 조합회로 Ⅰ(37), 조합회로 Ⅱ(37) 및 조합회로 Ⅲ(40)로 전송되고, FL은 조합회로 Ⅰ(37) 및 조합회로 Ⅱ(37)로 각각 전송된다.

한편, 숏프레임 검출회로(24)는 제7도에 도시된 바와같은 조합회로 Ⅳ(30)로 구성되어 전송되는 데이타내에 숏프레임 데이타가 존재하는지를 검출한다. 즉, 제7도에 도시된 바와같이 19개의 논리곱소자(AND1~19)와, 논리합소자(OR) 및 인버터(IN)로 구성되어 직/병렬 변환회로(21)에서 출력되는 8비트의 DL7~0와 직/병렬 변환회로(22)에서 출력되는 8비트 DH7~0가 전송되면, 시작플래그와 끝 플래그사이의 데이타가 8비트 미만인 프레임을 검출할 수 있도록 구성된 논리소자들 (AND1~19,OF,IN)를 통해 숏프레임 발생을 검출한다. 이 때, 공유플래그의 존재로 인한 유효데이타 영역에 대한 판단이 잘못되지 않도록 상술한 제2도에서와 같이 인가된 16비트데이타내에 공유플래그가 존재하는 지도 검출하고, 공유플래그가 검출될 경우, 검출된 공유플래그를 고려하여 숏프레임 발생여부를 검출하게 한다. 이와같은 숏프레임 검출회로(24)의 검출결과인 YB는 동기비트생성회로(29)의 조합회로 Ⅰ(37)로 전송된다.

동기 비트생성회로(29)는 숏프레임 검출회로(24)에서 출력되는 YB신호, 아이들 검출회로(25,27)에서 출력되는 IL, IH 및 플래그 검출회로(26,28)에서 출력되는 FI, FH를 입력으로 하는 조합회로 Ⅰ(37), 상기 조합회로 Ⅰ(37)의 출력을 데이타 입력으로 하고 수신클럭(RxCLK)을 클럭입력으로 하여 수신 유효신호 (RxVALID,/RxVALID)를 상술한 조합회로Ⅰ(37)로 각각 출력하는 D플립플롭(38), D플립플롭(38)에서 출력되는 수신 유효신호(RxVALID), 아이들 검출회로(25,27)에서 출력되는 IL, IH신호 및 플래그 검출회로(26,28)에서 출력되는 FH, FL신호를 논리조합하여 수신동기비트(RxSync2)를 생성하는 조합회로 Ⅱ(39), 수신 유효신호 (RxVALID)와 아이들 검출회로(25,27)에서 출력되는 IL, IH와 플래그 검출회로(28)에서 출력되는 FH신호를 입력신호로 하고 논리조합하여 수신동기비트(RxSync1)를 생성하는 조합회로 Ⅲ(10)로 구성된다.

이와같이 구성된 동기비트 생성회로(29)의 조합회로Ⅰ(37)는 제8도에 도시된 로직게이트들로 구성되어 시작 플래그가 직/병렬 변환회로(23)에서 출력되는 비트에서 검출되어 플래그 검출회로(28)에서 출력되는 신호 FH가 수신클럭신호(RxCLK)에 동기되어 제5도에 도시된 바와같이 액티브 로우상태가 될 때, 숏프레임 검출회로(24)에서 출력되는 YB가 하이상태로 출력되면 현재 전송되는 데이타가 유효프레임으로 간주되어 D플립플롭(38)에서 출력되는 수신유효신호(RxVALID)가 액티브상태로 전환되도록 논리조합된 결과를 D플립플롭(38)의 입력단으로 전송한다. 그리고 플래그 검출회로(26)에서 플래그를 검출하여 출력되는 FL신호가 액티브 로우상태가 되면, 끝 플래그가 검출된 것으로 간주하여 D플립플롭(38)에서 출력되는 수신 유효신호(RxVALID)가 비액티브상태로 전환되도록 논리조합된 결과를 D플립플롭(38)의 입력단으로 전송한다. 이에 따라 D플립플롭(38)는 수신클럭신호(RxCLK)에 동기된 수신유효신호(RxVALID)를 제5도에 도시된 바와같이 출력한다. 즉, 제5도는 시작 플래그를 검출한뒤, 16비트데이타가 유효 프레임인지를 숏프레임검출회로(24)에서 출력되는 YB신호에 의하여 체크한 뒤, YB가 비액티브상태이면 수신 유효상태를 계속유지하다가 끝플래그가 검출되면, 프레임 수신을 종료하도록 하는 동작상태를 나타낸 타이밍도이다.

제5도와 같은 처리로 D플립플롭(38)에서 수신 유효신호(RxVALID)가 출력되면, 제8도에 도시된 바와 같은 로직게이트들로 구성된 조합회로 Ⅱ(39)와 조합회로 Ⅲ(40)는 제6도에 도시된 타이밍도에 의하여 수신동기신호(RxSync2,RxSync1)를 생성한다. 즉, 조합회로 Ⅱ(39)는 플래그 검출회로(28)에서 출력되는 FH가 액티브 로우상태로 인가되고 수신유효신호(RxVALID)가 액티브상태이면, 수신동기신호 (RxSync2)가 제6도에 도시된 바와같이 하이논리상태로 출력되도록 제8도에 도시된 회로에 의하여 논리조합을 수행한다. 그리고 조합회로 Ⅲ(40)는 D플립플롭(38)에서 전송되는 RxVALID신호가 액티브 로우상태가 되면, 출력되는 RxSync1이 하이상태가 되도록 제8도에 도시된 논리게이트를 이용한 논리조합을 한다.

그 다음 FH가 액티브상태가 되면, 조합회로 Ⅱ(39)는 출력되는 동기신호 (RxSync2)를 로우상태로 변환시키고, 조합회로 Ⅲ(40)는 수신유효신호(RxVALID)에 의하여 로우상태로 변환된 동기신호(RxSync1)를 출력한다.

이상, 상술한 바와같이 본 발명에 따른 데이타프레임 동기비트 생성장치는 SDLC/HDLC통신시 8비트 미만의 데이타프레임이 전송되면, 동기비트 생성회로에서 생성되는 동기비트가 비액티브상태로 생성되도록 함으로써, 숏프레임 전송으로 인한 동기비트 생성에 오류가 발생하는 것을 방지하여 안정된 수신데이타프레임의 동기비를 생성할 수 있는 효과가 있다.

Claims

직렬로 연결되어 입력되는 직렬 데이타(SIN)를 수신클럭(RxCLX)에 동기시켜 병렬로 변환하는 제1, 제2 및 제3직/병렬 변환회로(21,22,23) ; 상기 제1 및 제2직/병렬 변환회로(21,22)로부터 출력되는 병렬 데이타를 입력으로 하여 유효데이타영역을 통해 8비트 미만의 데이타프레임이 전송되는 경우와 공유플래그가 연속되는 경우를 검출하는 숏프레임 검출회로(24) ; 상기 제2직/병렬 변환회로(22)로부터 출력되는 병렬데이타를 입력으로 하여 전송되는 데이타프레임에 대한 아이들상태를 검출하는 제1아이들 검출회로(25) ; 상기 제3직/병렬 변환회로(23)로부터 출력되는 병렬 데이타를 입력으로 하여 전송되는 데이타프레임에 아이들 상태를 검출하는 제2아이들 검출회로(27) ; 상기 제2직/병렬 변환회로(22)에서 출력되는 병렬데이타를 입력으로 하여 전송되는 데이타프레임에 플래그가 존재하는 지를 검출하기 위한 제1플래그 검출회로(26) ; 상기 제3직/병렬 변환회로(23)로부터 출력되는 병렬 데이타를 입력으로 하여 전송되는 데이타프레임에 플래그가 존재하는 지를 검출하기 위한 제2플래그 검출회로(28) ; 및 상기 숏프레임 검출회로(24), 상기 제1 및 제2아이들 검출회로(25,27), 및 상기 제1 및 제2플래그 검출회로(26,28)로부터 출력되는 신호(YB,IL,IH,FL,FH)를 입력으로 하여 수신 데이타프레임 동기비트신호 (RxSync1,RxSync2)를 출력하는 동기 비트 생성회로(29)를 포함함을 특징으로 하는 동기데이타 링크제어/하이레벨 데이타 링크제어(SDLC/HDLC) 통신에서의 데이타프레임 동기비트생성장치.
제1항에 있어서, 상기 제1 및 제2아이들 검출수단(25,27)은, 인가되는 병렬 데이타중 최상위비트의 논리를 반전하기 위한 제1논리소자(31), (최상위비트-1)비트에 해당되는 비트의 논리를 반전하기 위한 제2논리소자(32), 및 상기 제1논리소자(31)와 제2논리소자(32)에서 출력되는 신호를 논리곱하기 위한 논리소자(33)으로 이루어짐을 특징으로 하는 동기 데이타 링크 제어/고레벨 데이타 링크제어 (SDLC/HDLC) 통신에서의 데이타프레임 동기비트 생성장치.
제1항에 있어서, 상기 제1 및 제2플래그 검출수단(26,28)은, 인가되는 병렬데이타중 6번째 비트를 제외한 임의의 1비트를 반전하는 제1반전수단(34), 상기 병렬데이타중 상기 6번째 비트와 상기 임의의 1비트를 제외한 1비트를 반전하는 제2반전수단(35), 및 상기 6번째 비트와 상기 제1 및 제2반전수단(34,35)에서 출력되는 신호는 부논리곱하는 논리소자(36)으로 이루어짐을 특징으로 하는 동기 데이타 링크제어/고레벨 데이타링크제어(SDLC/HDLC) 통신에서의 데이타프레임 동기 비트 생성회로.
제1항에 있어서, 상기 동기비트 생성수단(29)은, 수신클럭(RxCLK)에 동기되어 수신 유효신호(RxVALID,/RxVALID)를 출력하는 D플립플롭(38), 상기 숏프레임 검출수단(24)의 출력신호(YB)와 상기 제1 및 제2아이들 검출수단(25,27)의 출력신호 (FL,FH)와 상기 제1 및 제2플래그 검출수단(26,28)의 출력신호(FL,FH) 및 상기 D플립플롭(38)에서 출력되는 수신 유효신호(RxVALID,/RxVALID)를 논리조합하여 상기 D플립플롭(38)의 입력신호를 제공하기 위한 조합회로 Ⅰ(37), 상기 제1 및 제2아이들 검출수단(25,27), 상기 제1 및 제2플래그 검출수단(26,28) 및 상기 D플립플롭(38)의출력신호(/RxVALID)를 논리조합하여 상기 수신데이터 프레임 동기비트신호(RxSync2)를 출력하는 조합회로 Ⅱ(39), 및 상기 제1 및 제2아이들 검출수단(25,27), 상기 제2플래그 검출수단(28) 및 상기 D플립플롭(38)의 출력신호 (RxVALID)를 논리조합하여 상기 수신데이타프레임 동기비트신호(RxSync1)를 출력하는 조합회로 Ⅲ(40)를 포함함을 특징으로 하는 동기 데이타 링크제어/고레벨 데이타 링크제어(SDLC/HDLC) 통신에서의 데이타프레임 동기 비트 생성장치.