JPH11136295A - バイフェーズ符号伝送方式 - Google Patents
バイフェーズ符号伝送方式Info
- Publication number
- JPH11136295A JPH11136295A JP9297306A JP29730697A JPH11136295A JP H11136295 A JPH11136295 A JP H11136295A JP 9297306 A JP9297306 A JP 9297306A JP 29730697 A JP29730697 A JP 29730697A JP H11136295 A JPH11136295 A JP H11136295A
- Authority
- JP
- Japan
- Prior art keywords
- data
- synchronization flag
- pattern
- flag
- transmission system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】バイフェーズ符号データに２クロック分の無変
化部を挿入することにより、フレーム同期信号のピット
長短縮、並びにデータパターンの制約を除去させる。 【解決手段】送信側１でバイフェーズ符号データｆ1を
先行する同期フラグｆ2と共に伝送し、受信側２で同期
フラグを検出してバイフェーズ符号データのフェーズ変
化部を判別してデジタル信号に変換して読み取るバイフ
ェーズ符号伝送方式において、同期フラグを２クロック
分の無変化部に置き換えて、同期フラグを簡略化したも
のである。
化部を挿入することにより、フレーム同期信号のピット
長短縮、並びにデータパターンの制約を除去させる。 【解決手段】送信側１でバイフェーズ符号データｆ1を
先行する同期フラグｆ2と共に伝送し、受信側２で同期
フラグを検出してバイフェーズ符号データのフェーズ変
化部を判別してデジタル信号に変換して読み取るバイフ
ェーズ符号伝送方式において、同期フラグを２クロック
分の無変化部に置き換えて、同期フラグを簡略化したも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、バイフェーズ符
号伝送方式に係わり、特にバイフェーズ符号伝送におけ
るフレーム同期信号の生成および検出を行なうバイフェ
ーズ符号伝送方式に関する。
号伝送方式に係わり、特にバイフェーズ符号伝送におけ
るフレーム同期信号の生成および検出を行なうバイフェ
ーズ符号伝送方式に関する。
【０００２】
【従来の技術】従来から、この種のバイフェーズ符号伝
送方式として図３、図４に示す方式が提案されている。
図３に示すバイフェーズ符号伝送方式では、送信側５１
と、伝送路Ｌ51を介して接続されている受信側５２とが
設けられている。
送方式として図３、図４に示す方式が提案されている。
図３に示すバイフェーズ符号伝送方式では、送信側５１
と、伝送路Ｌ51を介して接続されている受信側５２とが
設けられている。
【０００３】送信側５１は、同期フラグｆ52のフラグパ
ターンを送出するシフトレジスタ６１と、アボート又は
アイドル信号ｆ53を送出するアボート又はアイドル信号
送出部６２と、データｆ51をゼロ・インサート回路６４
を介して出力するデータ送出部６３と、スイッチング素
子ＳＷ51とが備えられている。受信側５２は、同期フラ
グｆ52を入力するシフトレジスタ７１ａと、比較回路７
１ｂと、同期フラグパターン７１ｃと、同期フラグｆ52
を検出する同期フラグ検出回路８１と、アボート又はア
イドル信号ｆ53を入力するシフトレジスタ７２ａと、比
較回路７２ｂと、アボート又はアイドル信号パターン７
２ｃと、アボート又はアイドル信号ｆ53を検出するアボ
ート又はアイドル信号パターン検出回路８２と、ゼロ・
リムーブ回路７３と、データｆ51を検出するデータ受信
部８３とが備えられている。
ターンを送出するシフトレジスタ６１と、アボート又は
アイドル信号ｆ53を送出するアボート又はアイドル信号
送出部６２と、データｆ51をゼロ・インサート回路６４
を介して出力するデータ送出部６３と、スイッチング素
子ＳＷ51とが備えられている。受信側５２は、同期フラ
グｆ52を入力するシフトレジスタ７１ａと、比較回路７
１ｂと、同期フラグパターン７１ｃと、同期フラグｆ52
を検出する同期フラグ検出回路８１と、アボート又はア
イドル信号ｆ53を入力するシフトレジスタ７２ａと、比
較回路７２ｂと、アボート又はアイドル信号パターン７
２ｃと、アボート又はアイドル信号ｆ53を検出するアボ
ート又はアイドル信号パターン検出回路８２と、ゼロ・
リムーブ回路７３と、データｆ51を検出するデータ受信
部８３とが備えられている。
【０００４】送信側５１のシフトレジスタ６１、アボー
ト又はアイドル信号送出部６２、および入力側にデータ
送出部６３が接続されたゼロ・インサート回路６４の出
力側は、夫々割り当てられたスイッチング素子ＳＷ51を
介して送信側端子Ｔ51に接続されており、送信側端子Ｔ
51は伝送路Ｌ51を介して受信側端子Ｔ52に接続されてい
る。
ト又はアイドル信号送出部６２、および入力側にデータ
送出部６３が接続されたゼロ・インサート回路６４の出
力側は、夫々割り当てられたスイッチング素子ＳＷ51を
介して送信側端子Ｔ51に接続されており、送信側端子Ｔ
51は伝送路Ｌ51を介して受信側端子Ｔ52に接続されてい
る。
【０００５】受信側５２のシフトレジスタ７１ａ、７２
ａ、およびゼロ・リムーブ回路７３の入力側は、夫々、
受信側端子Ｔ52に接続されている。シフトレジスタ７１
ａ、同期フラグパターン７１ｃの出力側は比較回路７１
ｂの入力側に接続されており、比較回路７１ｂの出力側
は同期フラグ検出回路８１に接続されている。また、シ
フトレジスタ７２ａの出力側、アボート又はアイドル信
号パターン７２ｃの出力側は比較回路７２ｂの入力側に
接続されており、比較回路７２ｂの出力側はアボート又
はアイドル信号パターン検出回路８２に接続されてい
る。更に、ゼロ・リムーブ回路７３の出力側はデータ受
信部８３に接続されている。
ａ、およびゼロ・リムーブ回路７３の入力側は、夫々、
受信側端子Ｔ52に接続されている。シフトレジスタ７１
ａ、同期フラグパターン７１ｃの出力側は比較回路７１
ｂの入力側に接続されており、比較回路７１ｂの出力側
は同期フラグ検出回路８１に接続されている。また、シ
フトレジスタ７２ａの出力側、アボート又はアイドル信
号パターン７２ｃの出力側は比較回路７２ｂの入力側に
接続されており、比較回路７２ｂの出力側はアボート又
はアイドル信号パターン検出回路８２に接続されてい
る。更に、ゼロ・リムーブ回路７３の出力側はデータ受
信部８３に接続されている。
【０００６】このように構成されたバイフェーズ符号伝
送方式において、送信側５１のシフトレジスタ６１より
フラグパターンが「01111110」である同期フラグｆ52が
（１段目から）出力され、アボート又はアイドル信号送
出回路６２よりアボートパターンが連続する「1」（「1
1111111」）であるアボート又はアイドル信号ｆ53が２
段目を介して出力される。また、データ送出部６３より
出力されるデータｆ51のフレームが例えば「00111110」
とすると、データｆ51はゼロ・インサート回路６４を介
して「1」が５ビット連続したとき、６ビット目にデー
タには存在しない「0」を追加挿入し「000111110」とし
て送出する。尚、データｆ51のフレームにおいて、
「1」が５ビット連続しないときには、そのままのデー
タを送出する。
送方式において、送信側５１のシフトレジスタ６１より
フラグパターンが「01111110」である同期フラグｆ52が
（１段目から）出力され、アボート又はアイドル信号送
出回路６２よりアボートパターンが連続する「1」（「1
1111111」）であるアボート又はアイドル信号ｆ53が２
段目を介して出力される。また、データ送出部６３より
出力されるデータｆ51のフレームが例えば「00111110」
とすると、データｆ51はゼロ・インサート回路６４を介
して「1」が５ビット連続したとき、６ビット目にデー
タには存在しない「0」を追加挿入し「000111110」とし
て送出する。尚、データｆ51のフレームにおいて、
「1」が５ビット連続しないときには、そのままのデー
タを送出する。
【０００７】したがって、「0」が追加挿入されたデー
タｆ51は、同期フラグｆ52のフラグパターンおよびアボ
ート又はアイドル信号ｆ52のアボートパターンと合致せ
ずに、送信側端子Ｔ51および伝送路Ｌ51を介して受信側
端子Ｔ52に入力される。受信側５２において、同期フラ
グｆ52はシフトレジスタ７１ａに入力され、比較回路７
１ｂにて同期フラグパターン７１ｃと比較されて一致さ
れた場合には、同期フラグ検出回路８１に送出されて入
力検出される。同様に、アボート又はアイドル信号ｆ53
もシフトレジスタ７２ａに入力され、比較回路７２ｂに
てアボート又はアイドル信号パターン７１ｃと比較され
て一致された場合には、アボート又はアイドル信号パタ
ーン検出回路８２に送出されて入力検出される。
タｆ51は、同期フラグｆ52のフラグパターンおよびアボ
ート又はアイドル信号ｆ52のアボートパターンと合致せ
ずに、送信側端子Ｔ51および伝送路Ｌ51を介して受信側
端子Ｔ52に入力される。受信側５２において、同期フラ
グｆ52はシフトレジスタ７１ａに入力され、比較回路７
１ｂにて同期フラグパターン７１ｃと比較されて一致さ
れた場合には、同期フラグ検出回路８１に送出されて入
力検出される。同様に、アボート又はアイドル信号ｆ53
もシフトレジスタ７２ａに入力され、比較回路７２ｂに
てアボート又はアイドル信号パターン７１ｃと比較され
て一致された場合には、アボート又はアイドル信号パタ
ーン検出回路８２に送出されて入力検出される。
【０００８】尚、前述のアボート又はアイドル信号ｆ53
は、通常、送信側５１で何らかの理由で送信を途中で打
ち切る場合に、同期フラグｆ52のシーケンスの代わりに
送出されるものである。次に、送信側５１のゼロ・イン
サート回路６４で「0」が追加挿入された「000111110」
のフレームパターンのデータｆ51は、ゼロ・リムーブ回
路７３を介して「0」が除去されたもとの「00111110」
のデータｆ51としてデータ受信部８３に送出され入力検
出される。
は、通常、送信側５１で何らかの理由で送信を途中で打
ち切る場合に、同期フラグｆ52のシーケンスの代わりに
送出されるものである。次に、送信側５１のゼロ・イン
サート回路６４で「0」が追加挿入された「000111110」
のフレームパターンのデータｆ51は、ゼロ・リムーブ回
路７３を介して「0」が除去されたもとの「00111110」
のデータｆ51としてデータ受信部８３に送出され入力検
出される。
【０００９】また、図４に示すようなパターン構成のよ
うに、データ（データ１、データ２）ｆ51は先行する同
期フラグｆ52と共に伝送される。
うに、データ（データ１、データ２）ｆ51は先行する同
期フラグｆ52と共に伝送される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
バイフェーズ符号伝送方式は以上のように構成されてい
るので、データの透過性およびフレームを検出するのに
同期フラグが必要であり、また同期フラグを使用するこ
とにより、データ中に同期フラグと同一のパターンが生
じることを防ぐため、ゼロ・インサート、ゼロ・リムー
ブなどの複雑なビット操作をする必要があるなどの難点
があった。
バイフェーズ符号伝送方式は以上のように構成されてい
るので、データの透過性およびフレームを検出するのに
同期フラグが必要であり、また同期フラグを使用するこ
とにより、データ中に同期フラグと同一のパターンが生
じることを防ぐため、ゼロ・インサート、ゼロ・リムー
ブなどの複雑なビット操作をする必要があるなどの難点
があった。
【００１１】本発明はこのような難点を解消するために
なされたもので、バイフェーズ符号データに２クロック
分の無変化部を挿入することで、フレーム同期信号のビ
ット長短縮、データ・パターンの制約を除去するバイフ
ェーズ符号伝送方式を提供することを目的とする。
なされたもので、バイフェーズ符号データに２クロック
分の無変化部を挿入することで、フレーム同期信号のビ
ット長短縮、データ・パターンの制約を除去するバイフ
ェーズ符号伝送方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
る本発明のバイフェーズ符号伝送方式は、送信側でバイ
フェーズ符号データを先行する同期フラグと共に伝送
し、受信側で同期フラグを検出してバイフェーズ符号デ
ータのフェーズ変化部を判別してデジタル信号に変換し
て読み取るバイフェーズ符号伝送方式において、同期フ
ラグを２クロック分の無変化部に置き換えて、同期フラ
グを簡略化したものである。
る本発明のバイフェーズ符号伝送方式は、送信側でバイ
フェーズ符号データを先行する同期フラグと共に伝送
し、受信側で同期フラグを検出してバイフェーズ符号デ
ータのフェーズ変化部を判別してデジタル信号に変換し
て読み取るバイフェーズ符号伝送方式において、同期フ
ラグを２クロック分の無変化部に置き換えて、同期フラ
グを簡略化したものである。
【００１３】このようなバイフェーズ符号伝送方式にお
いて、送信側から出力されるバイフェーズ符号データ
と、バイフェーズ符号データに先行して伝送される同期
フラグとを受信側に伝送する際に、同期フラグをバイフ
ェーズ符号データの２クロック分の無変化部に置き換え
て簡略化して伝送する。
いて、送信側から出力されるバイフェーズ符号データ
と、バイフェーズ符号データに先行して伝送される同期
フラグとを受信側に伝送する際に、同期フラグをバイフ
ェーズ符号データの２クロック分の無変化部に置き換え
て簡略化して伝送する。
【００１４】
【発明の実施の形態】以下、本発明のバイフェーズ符号
伝送方式の一実施例について、図面を参照して説明す
る。図１に示すバイフェーズ符号伝送方式には、送信側
１と、伝送路Ｌ1を介して接続されている受信側２とが
設けられている。
伝送方式の一実施例について、図面を参照して説明す
る。図１に示すバイフェーズ符号伝送方式には、送信側
１と、伝送路Ｌ1を介して接続されている受信側２とが
設けられている。
【００１５】送信側１は、バイフェーズ符号化されたデ
ータである差動バイフェーズ符号データｆ1およびフレ
ーム同期信号ｆ2を送出するデータ送信部１１と、無変
化部発生回路１２とが備えられている。受信側２は、デ
ータ受信部２１と、エッジ検出回路２２と、ＮＡＮＤ素
子２３と、シングルショットマルチバイブレータ２４、
２５と、フレーム同期検出回路２６とが備えられてい
る。
ータである差動バイフェーズ符号データｆ1およびフレ
ーム同期信号ｆ2を送出するデータ送信部１１と、無変
化部発生回路１２とが備えられている。受信側２は、デ
ータ受信部２１と、エッジ検出回路２２と、ＮＡＮＤ素
子２３と、シングルショットマルチバイブレータ２４、
２５と、フレーム同期検出回路２６とが備えられてい
る。
【００１６】データ送信部１１は無変化部発生回路１２
の入力側に接続されており、無変化部発生回路１２の出
力側は送信側端子Ｔ1および伝送路Ｌ1を介して受信側端
子Ｔ2に接続されている。データ受信部２１の入力側は
受信側端子Ｔ2に接続されており、エッジ検出回路２２
の入力側はデータ受信部２１の入力側と受信側端子Ｔ2
間に接続されている。また、エッジ検出回路２２の出力
側とシングルショットマルチバイブレータ２４の出力側
はＮＡＮＤ素子２３の入力端子に接続されており、ＮＡ
ＮＤ素子２３の出力端子はシングルショットマルチバイ
ブレータ２５を介してフレーム同期検出回路２６に接続
されている。
の入力側に接続されており、無変化部発生回路１２の出
力側は送信側端子Ｔ1および伝送路Ｌ1を介して受信側端
子Ｔ2に接続されている。データ受信部２１の入力側は
受信側端子Ｔ2に接続されており、エッジ検出回路２２
の入力側はデータ受信部２１の入力側と受信側端子Ｔ2
間に接続されている。また、エッジ検出回路２２の出力
側とシングルショットマルチバイブレータ２４の出力側
はＮＡＮＤ素子２３の入力端子に接続されており、ＮＡ
ＮＤ素子２３の出力端子はシングルショットマルチバイ
ブレータ２５を介してフレーム同期検出回路２６に接続
されている。
【００１７】このように構成されたバイフェーズ符号伝
送方式において、以下、その動作について説明する。送
信側１のデータ送信部１１から出力された差動バイフェ
ーズ符号データｆ1と、差動バイフェーズ符号データｆ1
を先行するフレーム同期信号ｆ2は、夫々、無変化部発
生回路１２に入力される。無変化部発生回路１２は、図
２に示すようにフレーム同期信号ｆ2の同期フラグを、
差動バイフェーズ符号データｆ1に２クロック分の無変
化部を挿入して差動バイフェーズ符号データｆ3として
送出する。
送方式において、以下、その動作について説明する。送
信側１のデータ送信部１１から出力された差動バイフェ
ーズ符号データｆ1と、差動バイフェーズ符号データｆ1
を先行するフレーム同期信号ｆ2は、夫々、無変化部発
生回路１２に入力される。無変化部発生回路１２は、図
２に示すようにフレーム同期信号ｆ2の同期フラグを、
差動バイフェーズ符号データｆ1に２クロック分の無変
化部を挿入して差動バイフェーズ符号データｆ3として
送出する。
【００１８】この差動バイフェーズ符号データｆ3は、
送信側端子Ｔ1→伝送路Ｌ1→受信側端子Ｔ2を介してデ
ータ受信部２１およびエッジ検出回路２２に夫々入力さ
れる。エッジ検出回路２２を介してエッジ検出された図
２に示すような出力波形の差動バイフェーズ符号データ
ｆ10と、シングルショットマルチバイブレータ２４から
出力されたパルス信号ｆ11がＮＡＮＤ素子２３の入力端
子に夫々入力されると、出力端子より図２に示すような
出力波形のパルス信号ｆ12が出力される。
送信側端子Ｔ1→伝送路Ｌ1→受信側端子Ｔ2を介してデ
ータ受信部２１およびエッジ検出回路２２に夫々入力さ
れる。エッジ検出回路２２を介してエッジ検出された図
２に示すような出力波形の差動バイフェーズ符号データ
ｆ10と、シングルショットマルチバイブレータ２４から
出力されたパルス信号ｆ11がＮＡＮＤ素子２３の入力端
子に夫々入力されると、出力端子より図２に示すような
出力波形のパルス信号ｆ12が出力される。
【００１９】このパルス信号ｆ12は、シングルショット
マルチバイブレータ２５を介して図２に示すような出力
波形の（同期）パルス信号ｆ13として送出され、フレー
ム同期検出回路２６に入力されて同期フレームが認識お
よび検出される。尚、上記実施例では、差動バイフェー
ズ符号化されたデータの場合を示したが、バイフェーズ
符号でも同様の効果を奏する。
マルチバイブレータ２５を介して図２に示すような出力
波形の（同期）パルス信号ｆ13として送出され、フレー
ム同期検出回路２６に入力されて同期フレームが認識お
よび検出される。尚、上記実施例では、差動バイフェー
ズ符号化されたデータの場合を示したが、バイフェーズ
符号でも同様の効果を奏する。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
のバイフェーズ符号伝送方式によれば、２クロック分の
無変化部を挿入することで、フレーム同期がとれるよう
に構成したので、フレーム同期検出のためのビット数が
少なくでき、またフラグパターンを検出するものではな
いため、ゼロ・リムーブといった複雑な操作が必要な
く、更に、データのパターンの制約を受けることがなく
なる。
のバイフェーズ符号伝送方式によれば、２クロック分の
無変化部を挿入することで、フレーム同期がとれるよう
に構成したので、フレーム同期検出のためのビット数が
少なくでき、またフラグパターンを検出するものではな
いため、ゼロ・リムーブといった複雑な操作が必要な
く、更に、データのパターンの制約を受けることがなく
なる。
【図１】本発明のバイフェーズ符号伝送方式の一実施例
を示すブロック図。
を示すブロック図。
【図２】本発明のバイフェーズ符号伝送方式における出
力タイミングを示すパルス波形図。
力タイミングを示すパルス波形図。
【図３】従来のバイフェーズ符号伝送方式のブロック
図。
図。
【図４】従来のバイフェーズ符号伝送方式におけるフレ
ーム構成図。
ーム構成図。
１・・・・・送信側 ２・・・・・受信側 ｆ1・・・・・差動バイフェーズ符号データ ｆ2・・・・・フレーム同期信号
Claims (1)
- 【請求項１】送信側でバイフェーズ符号データを先行す
る同期フラグと共に伝送し、受信側で同期フラグを検出
して前記バイフェーズ符号データのフェーズ変化部を判
別してデジタル信号に変換して読み取るバイフェーズ符
号伝送方式において、 前記同期フラグを２クロック分の無変化部に置き換え
て、前記同期フラグを簡略化したことを特徴とするバイ
フェーズ符号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297306A JPH11136295A (ja) | 1997-10-29 | 1997-10-29 | バイフェーズ符号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297306A JPH11136295A (ja) | 1997-10-29 | 1997-10-29 | バイフェーズ符号伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136295A true JPH11136295A (ja) | 1999-05-21 |
Family
ID=17844812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9297306A Pending JPH11136295A (ja) | 1997-10-29 | 1997-10-29 | バイフェーズ符号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11136295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288978B2 (en) | 2005-02-02 | 2007-10-30 | Sanyo Electric Co., Ltd. | Delay circuit and ring oscillator using the same |
-
1997
- 1997-10-29 JP JP9297306A patent/JPH11136295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288978B2 (en) | 2005-02-02 | 2007-10-30 | Sanyo Electric Co., Ltd. | Delay circuit and ring oscillator using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4592072A (en) | Decoder for self-clocking serial data communications | |
| US6449315B2 (en) | Serial line synchronization method and apparatus | |
| EP0094178A2 (en) | Interface for serial data communications link | |
| EP0813153A2 (en) | Serial-to-parallel converter in a data communication system | |
| EP0829978A2 (en) | Digital optical transmitter and digital optical receiver making communication by superimposing subdata on modulated waveform of main data | |
| US7907681B2 (en) | Circuit and method for differential signaling receiver | |
| US4524462A (en) | System for jointly transmitting high-frequency and low-frequency digital signals over a fiber-optical carrier | |
| US6256325B1 (en) | Transmission apparatus for half duplex communication using HDLC | |
| US20040267951A1 (en) | Data transmission system, data transmission apparatus, data reception apparatus, and data transmission method | |
| JP2648752B2 (ja) | データ情報の正確なデコードを保証する装置 | |
| CA2038472C (en) | System for suppressing spread of error generated in differential coding | |
| JPH11136295A (ja) | バイフェーズ符号伝送方式 | |
| US5265105A (en) | Decoding circuit for inhibiting error propagation | |
| JPH10322404A (ja) | シリアルデータ通信方法および装置 | |
| JP3612219B2 (ja) | 画像データ送受信処理方法及びその装置 | |
| JP3234758B2 (ja) | バースト同期回路 | |
| US6425080B1 (en) | Asynchronous Transfer Mode (ATM) cell descrambling circuit | |
| JPH04354219A (ja) | データ伝送方式 | |
| KR960014412B1 (ko) | 티1(t1) 전송로를 이용한 에이치.디.엘.씨(hdlc) 통신 시스템 | |
| JP2658927B2 (ja) | 多重伝送方法およびその装置 | |
| JP2908185B2 (ja) | パッケージ間接続監視方式 | |
| JPH05336099A (ja) | Ａｔｍセル先頭同期方法 | |
| JPS63245130A (ja) | シリアルデ−タ伝送方式 | |
| JPH06164571A (ja) | 同期検出回路 | |
| JP2000134190A (ja) | データ送信装置およびデータ通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040420 |